JPH07226512A

JPH07226512A - 半導体装置

Info

Publication number: JPH07226512A
Application number: JP16912194A
Authority: JP
Inventors: Masanobu Saito; 雅伸斎藤; Tamashiro Ono; 瑞城小野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-17
Filing date: 1994-07-21
Publication date: 1995-08-22

Abstract

(57)【要約】【構成】ソースないしはドレイン領域となる拡散層が第
１，第２，第３の拡散層からなる第２の拡散層１１２，
１１３は第１の拡散層１１４，１１５のチャネル形成領
域側に隣接し、第３の拡散層１１０，１１１は第２の拡
散層１１２，１１３のチャネル形成領域側に隣接し、第
２の拡散層１１２，１１３は第１の拡散層１１４，１１
５よりも浅く高濃度に第３の拡散層１１０，１１１は第
２の拡散層１１２，１１３よりもさらに浅く、形成され
る。これにより、短チャネル効果を押え、電流の駆動力
を向上させる。又、拡散層とゲート酸化膜間のオーバー
ラップ長を抑えることで、実効チャネル長を確保し、オ
ーバーラップ容量を抑制する。【効果】短チャネル効果を抑制し、電流駆動力を確保
し、電極部のコンタクト抵抗ならびにリーク電流の抑制
を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特にＭＯ
ＳＦＥＴの拡散層の構造を改良した半導体装置に関す
る。

【０００２】

【従来の技術】従来、チャネル形成領域近傍に比較的低
濃度で浅い拡散層を有するＬＤＤ（ＬｉｇｈｔｌｙＤ
ｏｐｅｄＤｒａｉｎ）構造のＭＯＳＦＥＴが知られて
いる。この構造によればドレイン端の電界を緩和できる
ため、ホットキャリア信頼性を良くすることができ、ま
た同時にドレイン拡散層まわりの空乏層のチャネル方向
への広がりを小さくすることができ、短チャネル効果を
抑制できる。この様な従来のＬＤＤ構造のＭＯＳＦＥＴ
では、２０００オングストローム以下のゲート長となっ
た場合、電流駆動力を犠牲にすることなく短チャネル効
果を抑制できるチャネル領域近傍の拡散層の接合深さ、
ピーク濃度等を制御することは、従来のイオン注入では
困難となってくる。そこで、図１０（ｄ）に示すような
従来のＬＤＤ構造を改良したＳＰＤＤ（ＳｏｌｉｄＰ
ｈａｓｅＤｉｆｆｕｓｅｅｄＤｒａｉｎ）と呼ばれ
るＭＯＳＦＥＴの構造が提案されている。図１０（ａ）
〜（ｂ）はその製造プロセスを示す図である。

【０００３】以下、このＳＰＤＤ構造のＭＯＳＦＥＴの
製造プロセスについて説明する。まず、ｎ型ウェルを形
成した後、寄生チャネル防止用のイオン注入を行ったシ
リコン基板４０１表面に選択酸化を施し、素子分離領域
としてのフィールド酸化膜４０２を形成する。その後、
基板４０１上における酸化膜４０２で囲まれる領域全面
に熱酸化により酸化膜を形成し、その表面全面にゲート
電極となる多結晶シリコン膜をＬＰＣＶＤ（ＬｏｗＰ
ｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｕｒＤ
ｅｐｏｓｉｔｉｏｎ）法を用い２０００オングストロー
ム形成する。さらに、この多結晶シリコン膜上に常圧Ｃ
ＶＤ法によってシリコン酸化膜を形成する。そして、図
１０（ａ）に示すようにゲート電極となる多結晶シリコ
ン膜上に、光リソグラフィによって、フォトレジストの
マスク（図示せず）を形成し、ＲＩＥ法により多結晶シ
リコン膜及びこの上下の酸化膜を一度にパターニング
し、ゲート酸化膜４０３、多結晶シリコン膜４０４及び
シリコン酸化膜４０５からなるゲート部を形成する。

【０００４】次に、図１０（ｂ）に示すように基板４０
１上に全面にＢＳＧ（ボロンド−プトシリケートガラ
ス）膜（Ｂ濃度１８ｍｏｌ％）を形成し、ＲＩＥ法によ
りゲート電極の両側壁にＢＳＧ膜４０６，４０７を残置
する。

【０００５】その後、図１０（ｃ）に示すように基板４
０１全面に前記ゲート部及びその両側のＢＳＧ膜をマス
クとして不純物ＢＦ₂ ⁺ をドーズ量３×１０¹⁵ｃｍ^-2加
速エネルギー３０ＫｅＶでイオン注入する。さらに１０
００℃，２０秒のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ
Ａｎｎｅａｌ）を行い、イオン注入した不純物の活性
化を行う。このＲＴＡの熱処理によって、ＢＳＧ膜側壁
４０６，４０７中の不純物が基板４０１内への拡散し、
ＢＳＧ膜側壁４０６，４０７下に浅いＰ⁺ 拡散層４０
８，４０９が形成されるとともにイオン注入した不純物
からなるＰ⁺ 拡散層４１０，４１１が形成される。これ
ら浅い拡散層４０８，４０９は基板４０１表面から深さ
４００オングストロームで１×１０¹⁸ｃｍ^-3ピーク位置
で５×１０¹⁸ｃｍ^-3のキャリア濃度の深さ方向の分布と
ある。その後、図１０（ｄ）に示すように拡散層４１
０，４１１上にチタン等の高融点金属を形成後、熱処理
を行うことにより、前記拡散層４１０，４１１表面をシ
リサイド膜４１２，４１３とする。

【０００６】この従来技術においては、固相拡散により
シリコン基板４０１にドープした浅いＰ⁺ 拡散層４０
８，４０９のボロン濃度を２×１０¹⁹ｃｍ^-3以上にする
ことはシリコン基板に対するＢＳＧ膜の偏析係数から困
難であり、そのためゲート長が１０００オングストロー
ム以下のデバイスにおいては、チャネルのＯＮ抵抗に比
してゲート側壁下の寄生抵抗が無視できないほど大きく
なり、ドレイン電流の低下を生じる。そこで、接合の深
さを抑制しつつ、従来技術よりも更に高濃度の拡散層を
形成する技術の開発が必要とされてきた。

【０００７】一方、図１１に示すゲート電極４０４近傍
の拡大図からわかるように、この従来技術におけるＰ⁺
拡散層４０８，４０９は、基板４０１の深さ方向に拡散
すると同時に横方向へも拡散する。例えばそのゲート長
が１０００オングストロームのゲート部４０３，４０
４，４０５を形成し、ＢＳＧ膜側壁４０６，４０７が基
板４０１と接する長さを、１０００オングストロームと
する。このような構造を形成した後に、その深さが４０
０オングストロームのＰ⁺ 拡散層４０８，４０９を固相
拡散法により形成する場合には、拡散源より横方向に約
３００オングストロームの拡散が進行し、この横方向に
拡散した部分は、ゲート酸化膜４０３と重なりあう。よ
ってゲート部４０３，４０４，４０５の両脇の拡散源か
らの拡散ではゲート酸化膜の下に約６００オングストロ
ームの重なりが生じる。結果として実効チャネル長は約
４００オングストロームと、ゲート長の値である１００
０オングストロームの半分以下となってしまい、短チャ
ネル効果が容易に発生することとなる。加えてゲート酸
化膜４０３とＰ⁺ 拡散層４０８，４０９が重なる長さを
示すオーバーラップ長が増大すると、この両者の界面に
発生するオーバーラップ容量が増大し、動作特性の劣下
を生じることとなる。

【０００８】

【発明が解決しようとする課題】以上述べたように短チ
ャネル効果の抑制と電流駆動力の確保の観点から半導体
装置としてのＭＯＳＦＥＴを考えると、ゲート側壁下の
ソース・ドレイン拡散層の浅さを確保しつつ、その不純
物濃度をさらに高くする必要がある。

【０００９】又、十分長い実効チャネル長を確保し、ゲ
ートと拡散層のオーバーラップ容量を低減する必要があ
る。本発明の第１は、上記課題に鑑みてなされたもの
で、その目的とするところは、短チャネル効果を抑制し
つつ従来技術に比して高い電流駆動力を確保するために
浅く形成し、かつ不純物濃度の高い拡散層を有する新規
なＳＰＤＤ構造のＭＯＳＦＥＴを構成する半導体装置を
提供することにある。又、本発明の第２は、前記ＳＰＤ
Ｄ構造のＭＯＳＦＥＴにおいて、十分長い実効チャネル
長を有し、オーバーラップ容量を低減する半導体装置を
提供する。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明の第１の半導体装置は、半導体基板上にゲート
絶縁膜を介して設けられたゲート電極の側壁に固相拡散
源となる第１の膜とこの第１の膜とは種類が異なり、第
１の膜のさらに側壁に設けられた固相拡散源となる第２
の膜を設け、前記第１の膜と第２の膜は基板表面に形成
される拡散領域の拡散源として、それぞれが第１の拡散
領域、第２の拡散領域を形成するようにしてたものであ
る。ここで例えば、第１の側壁膜にはソース・ドレイン
を形成する導電型の不純物をドープした絶縁体を用い、
第２の側壁膜にはソース・ドレインを形成する導電型の
不純物をドープした、あるいは含んだ多結晶シリコンも
しくはアモルファスシリコンを用いることができる。

【００１１】上記課題を解決するために本発明の第２の
半導体装置は、半導体基板上にゲート絶縁膜を介して設
けられたゲート電極の側壁に第１の膜とこの第１の膜と
は種類が異なり、第１の膜のさらに側壁に設けられた固
相拡散源となる第２の膜が設けられたのである。ここで
例えば、第１の側壁膜にはソース・ドレインを形成する
導電型の不純物が高濃度にドープされずにある絶縁体を
用い、第２の側壁膜にはソース・ドレインを形成する導
電型の不純物を高濃度にドープした材料を用いることが
できる。

【００１２】

【作用】本発明の第１によれば、第２の領域が第１の領
域に比し深い接合深さで、高濃度に形成されることによ
り、微細ＭＯＳにおいて短チャネル効果を押えつつ寄生
抵抗を減少させることができるため、大きなドレイン電
流を得ることができる。又、本発明の第２によれば、拡
散された第１の側壁膜の形成を、不純物を含まないか、
もしくは低濃度に含む絶縁物により行い、拡散領域の形
成は第２の側壁膜からの拡散により行う。このことから
ゲート酸化膜と拡散領域のオーバーラップ長は抑えられ
ることとなり、十分長い実効チャネルの確保及びオーバ
ーラップ容量の抑制が可能となる。

【００１３】

【実施例】

（実施例１）以下に本発明の一実施例について図面を参
照しつつ説明する。まず、図１は本発明に係る半導体装
置としてＰチャネル型ＭＯＳＦＥＴを例にとり、その製
造工程を示すものである。

【００１４】まず、図１に示すようにシリコン基板１０
１にウェル用のイオン注入を行い、その後引伸し拡散を
行ってｎ型ウェルを形成し、続いて寄生チャネル防止用
のイオン注入を行い、その後、基板１０１表面に選択酸
化を施してフィールド酸化膜１０２を形成し、このフィ
ールド酸化膜１０２に囲まれた素子領域を形成する。次
に基板１０１上の素子領域全面に熱酸化によってゲート
酸化膜１０３を形成し、続いてその表面全面にゲート電
極材となる多結晶シリコン膜１０４をＬＰＣＶＤ法を用
いて２０００オングストローム形成する。さらに、この
多結晶シリコン膜上に常圧ＣＶＤ法によってシリコン酸
化膜１０５を形成する。そしてこのシリコン酸化膜１０
５上に光リソグラフィによってフォトレジストのマスク
パターンを形成し、ＲＩＥ法（ＲｅａｃｔｉｖｅＩｏ
ｎＥｔｃｈｉｎｇ）によりゲート酸化膜１０３、多結
晶シリコン膜１０４及びシリコン酸化膜１０５からなる
ゲート部をパターニングする。

【００１５】次に、図１（ｂ）に示すように基板１０１
上の全面にボロン等Ｐ型の不純物が添加されたシリケー
トガラス膜としてＢＳＧ膜を常圧ＣＶＤ法等の気相成長
法により形成し、続いてＲＩＥ等の異方性エッチングを
行うことにより前記ゲート部の側壁に５００オングスト
ローム程度の膜厚のＢＳＧ側壁膜１０６，１０７を形成
する。

【００１６】次に図１（ｃ）に示すようにＢＳＧ側壁膜
１０６，１０７と同様にして、ボロン等のＰ型不純物が
添加されたポリシリコン膜をＣＶＤ法等により形成し、
続いてＲＩＥ等の異方性エッチングを行うことにより、
前記ゲート部側壁のＢＳＧ膜の側壁にさらに５００オン
グストロームの膜厚のボロン添加ポリシリコン膜１０
８，１０９を形成する。

【００１７】ここで、ボロン添加ポリシリコン膜を形成
する工程にかえて、ポリシリコン膜を同様な工程で形成
した後、ボロンをイオン注入し、ボロン添加ポリシリコ
ン膜とする工程も可能であり、ポリシリコンに代えてア
モルファスシリコンを用いてもよい。又、第２の側壁膜
をＣＶＤ法で形成するとしたが、不純物を添加しないで
ポリシリコンを液相成長させてボロンを注入する工程
や、ポリシリコンを液相成長させた後に、金属ボロンを
液相成長させたポリシリコン膜の上に載せ、熱処理を施
すことにより固相拡散させ、ボロンを含む側壁膜を形成
することも可能である。

【００１８】その後、基板１０１上に不純物ＢＦ₂ ⁺ の
イオンをドーズ量５×１０¹⁵ｃｍ^-3加速エネルギー３０
ＫｅＶで注入した後、１０００℃，１５秒のＲＴＡ（高
温熱処理）を行うことにより、図１（ｄ）に示すように
注入したイオンの活性化を行うと同時にＢＳＧ側壁膜１
０６，１０７及びボロン添加ポリシリコン膜１０８，１
０９からの固相拡散が行われ、ソース・ドレイン領域が
形成される。

【００１９】以下の工程により、イオン注入により形成
されたソース・ドレイン拡散層１１４，１１５はピーク
濃度が３×１０²⁰ｃｍ^-3以上を示し、ボロン添加ポリシ
リコン膜１０８，１０９からの固相拡散により形成され
た拡散層１１２，１１３は前記拡散層１１４，１１５よ
りも浅く、高濃度の拡散層として形成される。

【００２０】さらにＢＳＧ膜１０６，１０７からの固相
拡散により形成された拡散層１１０，１１１は前記拡散
層１１２，１１３よりもさらに浅く形成される。これ
は、シリコン基板に対するＢＳＧ膜とボロン添加ポリシ
リコン膜の偏析係数の違いによる。つまり、ボロンはポ
リシリコン膜に比べてＢＳＧ膜から拡散しにくく、ＢＳ
Ｇ膜の固溶限が５×１０²¹ｃｍ^-3程度であってもＢＳＧ
膜からシリコン基板に形成される拡散層のボロンの濃度
は高々１０¹⁹ｃｍ^-3のオーダーしか得られない。これに
対して、ボロン添加ポリシリコン膜の固溶限が逆にＢＳ
Ｇ膜よりも低く５×１０²⁰ｃｍ^-3程度だとしてもポリシ
リコン膜とシリコン基板は同質のため、ボロン添加ポリ
シリコン膜からの拡散層の濃度は、前記固溶限と同程度
の１０²⁰ｃｍ^-3オーダーのものが得られる。その後、通
常のＭＯＳＦＥＴの製造工程と同様に絶縁膜を全面に形
成した後、ソース・ドレイン電極（図示せず）を加工
し、ＭＯＳＦＥＴが完成する。

【００２１】図２は前記実施例１のＭＯＳＦＥＴのソー
ス・ドレイン拡散層の深さ方向に対する不純物濃度の分
布を示す特性図である。ここで、深い拡散層１１４，１
１５はピーク位置で３×１０²⁰ｃｍ^-3の高い不純物濃度
を示すが、浅くチャネル領域に近い拡散層１１０，１１
１はピーク位置で２×１０¹⁹ｃｍ^-3の高い不純物濃度で
ある。又、拡散層１１２，１１３のピーク位置での不純
物濃度の分布は、前記拡散層１１０，１１１よりも高
く、１０²⁰ｃｍ^-3程度のものが得られている。このよう
に、ドレイン拡散層１１５，１１３，１１１及びソース
拡散層１１４，１１２，１１０はそれぞれチャネル領域
に向かって、連続的に浅く形成されるとともに、浅い拡
散層１１２，１１３はピーク位置で２×１０¹⁹ｃｍ^-3以
上の高い不純物濃度にすることができる。又、ここで拡
散層１１２，１１３の不純物濃度は拡散層１１４，１１
５の濃度より高くても構わない。

【００２２】このような実施例の構造のＭＯＳＦＥＴに
よれば、拡散層１１４，１１５と拡散層１１０，１１１
の間に拡散層１１２，１１３が形成され、これら拡散層
１１２，１１３がそれぞれ拡散層１１０，１１１に比し
高濃度に形成されることにより、短チャネル効果を押え
つつ、寄生抵抗を減少させることができ、大きなドレイ
ン電流を得ることができる。

【００２３】以上はＰチャネルＭＯＳＦＥＴでＰ型不純
物としてボロンを用いた例を示したが、他のＰ型不純物
を用いても上記実施例と同様の工程を経て、同様の効果
が得られる。

【００２４】又、ＰチャネルＭＯＳＦＥＴの他にｎチャ
ネルＭＯＳＦＥＴも上記と同様の工程で形成可能であ
り、例えばｎ型拡散層用の不純物としてＰを用いる場合
には、前記実施例のＢＳＧ側壁膜、ボロン添加ポリシリ
コン側壁膜に代えてそれぞれＰＳＧ側壁膜、リン添加ポ
リシリコン側壁膜を用いることができる。ここで、ＰＳ
Ｇ膜とポリシリコン膜に含まれるリンの不純物濃度が同
じ場合には、両膜からシリコン基板に形成される拡散層
の濃度は、通常ＰＳＧ膜からの拡散層の方が高濃度であ
る。従って、ＰＳＧ膜の濃度をリン添加ポリシリコン膜
のそれよりも低く設定することにより、ポリシリコン膜
から拡散した領域の濃度を濃く制御でき、前記Ｐチャネ
ルＭＯＳＦＥＴの実施例と同様な効果が得られる。（実施例２）図３は本発明の第２の実施例の半導体装置
を示す。本実施例においては、実施例１と同様な工程で
図１（ｃ）まで行った後、実施例１で行ったソース／ド
レイン領域をイオン注入により形成する工程を行わず、
ＢＳＧ膜１０６，１０７ボロン添加ポリシリコン膜１０
８，１０９より固相拡散を行い、これにより形成された
拡散層１１０，１１１，１１２，１１３をソース／ドレ
インとする。

【００２５】次に絶縁膜１２０を全面に形成した後、図
３に示すように前記ボロン添加ポリシリコン膜１０８，
１０９もしくは拡散層１１２，１１３に接続するように
ソース／ドレイン電極１１６を形成する。以上の工程で
図３に示す半導体装置を形成する。

【００２６】本実施例においては実施例１と同様に拡散
層１１２，１１３がそれぞれ拡散層１１０，１１１に比
し、高濃度に形成されることによりドレイン領域におけ
る空冷層の拡がりを抑え、短チャネル効果を抑制しつ
つ、寄生抵抗を減じることができ、大きなドレイン電流
が得られるとともに前記実施例に比べて微細な構造のＭ
ＯＳＦＥＴを得ることができる。（実施例３）図４は本発明の第３の実施例のＭＯＳＦＥ
Ｔの製造工程を示す断面図である。本実施例は図４
（ａ）〜図４（ｃ）までは図１に示した本発明の一実施
例と同様であるため詳細な説明は省略し、符号も図１と
同じものは説明を省略する。続いて、図４（ｄ）に示す
ようにチタン膜を３００オングストローム程度ソース・
ドレインの表面部分と、ボロンを添加したポリシリコン
膜壁の１部あるいは全部にスパッタリング法により形成
し、７５０℃，３０秒間のＲＴＡを行うことにより、選
択的にチタンシリサイド膜２１７，２１８を形成する。
その後、アンモニア過酸化水素、水の混合液、硫酸、過
酸化水の混合液により未反応のチタンをエッチングす
る。この工程を加えることで、ソース・ドレイン領域に
接続する電極を自己整合的に形成することができ、さら
に界面におけるキャリア濃度は、１×１０²⁰ｃｍ^-3程度
になり、コンタクト抵抗を低くすることができる。（実施例４）図６（ａ）は、本発明の第４の実施例であ
るＰチャネル型ＭＯＳＦＥＴのゲート部近傍を、拡大し
た断面図である。図６（ａ）において第一の側壁膜９ａ
は不純物を全く含まないかもしくは低濃度に含む絶縁物
よりなる。又、この絶縁膜は不純物を吸収しにくい材料
であることが望ましい。他方、第二の側壁膜５ａは固相
拡散源として高濃度の不純物を含み、その濃度は後の熱
処理の際に所望の濃度のソース・ドレイン拡散層を得る
ことができるように設定される。具体的には、第一の側
壁膜としてＳｉ₃ Ｎ₄ ，ＳｉＮ，及びＳｉｘＯｙＮｚ
（但しｚ≠０，ｘ≠０，ｙ≠０）を用い、第二の側壁膜
としてボロン濃度が１８ｍｏｌ％程度のＢＳＧ膜を用い
る。

【００２７】図６（ａ）からわかるように、固相拡散源
である第二の側壁膜５ａから拡散したソース・ドレイン
拡散層６ａは、ゲート４下のチャネル領域方向へと拡が
っているが、第一の側壁膜９ａからの拡散はなく、この
側壁膜９ａによって第２の側壁膜５ａとゲート４との距
離が離間するので、ゲート酸化膜３とソース・ドレイン
拡散層６ａとのオーバーラップ長を短く抑えることがで
きる。具体的にこの実施例のＭＯＳＦＥＴの各部のサイ
ズは、図面に示した通りである。すなわち、ゲート長は
約１０００オングストローム、第一の側壁膜９ａの底面
の幅は約２００オングストローム、第二の側壁膜の底面
の幅は約８００オングストロームである。この第２の側
壁膜より固相拡散法により形成された拡散層６ａの接合
深さは約４００オングストローム、ソース・ドレイン拡
散層の片側で横方向への拡散は約３００オングストロー
ムである。横方向への拡散のうち約１００オングストロ
ームがゲート酸化膜３と重なる。従って、ソース及びド
レイン拡散層とゲート４とのオーバーラップ長としては
２００オングソトロームとなる。このため、実効チャネ
ル長は約８００オングストロームとなり、短チャネル効
果の発生を十分に抑制することが可能であるとともにオ
ーバーラップ長が抑えられ、オーバーラップ容量も低減
できる。

【００２８】図７（ａ）〜（ｄ）は図６（ａ）に示した
本実施例の製造方法を説明するための工程別断面図であ
る。まず図７（ａ）に示すように、基板１の表面にＬＯ
ＣＯＳ法により選択的に、素子分離領域２を形成した
後、ゲート酸化膜３及びゲート電極４をパターニング
し、さらにＳｉ₃ Ｎ₄ 層９を堆積する。ＬＯＣＯＳ法に
よる素子分離２の形成は基板１の表面に形成されたＳｉ
Ｎ膜（図示せず）をマスクとして基板を酸化することに
よってなされるが、この素子分離領域２の形成はＬＯＣ
ＯＳ法に限定されるものでなく、トレンチ溝分離法によ
って形成してもよい。このトレンチ溝分離法による場合
には、基板１の表面に絶縁膜等のマスクパターンを形成
し、これをマスクとしたエッチング処理により基板１に
溝を形成し、この溝の中を絶縁物で埋め込むことにより
形成される。また、ゲート酸化膜３の形成及びゲート電
極４の形成は、基板１に、熱処理によって酸化膜を基板
１の表面に形成し、さらにこの上にゲート電極材である
ポリシリコン層をＣＶＤ法等により堆積した後にリソグ
ラフィ工程により形成したレジストマスクとして、ゲー
ト電極４のみ残置させるように選択的にＲＩＥ法等のエ
ッチング処理を行う。ゲート絶縁膜３についてはこのゲ
ート電極４をマスクとして選択的にエッチング除去され
る。続いて後に、第一のゲート側壁膜となる不純物を含
まないかもしくは低濃度に含むＳｉ₃ Ｎ₄ 層を基板１の
表面に堆積する。

【００２９】続いて図７（ｂ）に示すように、前記Ｓｉ
₃ Ｎ₄ 膜９を選択的にゲート４の側壁に残すエッチング
を行ない、ゲート側壁膜９ａを形成した後、第二のゲー
ト側壁膜となるＰ型の不純物を高濃度に含むシリケート
ガラス、例えば、ボロンを含むＢＳＧ層５を堆積する。
ここで、第一のゲート側壁膜９ａの形成は、Ｓｉ₃ Ｎ₄
層９をＲＩＥ法等の異方性のエッチングを行うことによ
り形成する。又ＢＳＧ層５の堆積はＳｉ₃ Ｎ₄ 層９と同
様に行われ、後に行う固相拡散において所望の拡散濃度
及び拡散深さを得るために、このＢＳＧ層の濃度は適宜
調整されるが、この実施例においては１８ｍｏｌ％とし
た。

【００３０】続いて図７（ｃ）に示すように、ＢＳＧ層
５を異方性のエッチングにより第一のゲート側壁膜９ａ
の側壁に選択的に第二のゲート側壁膜５ａを残置させ、
さらに熱処理によりこの第二のゲート側壁膜５ａから基
板表面への回相拡散が行なわれ、不純物層６ａを形成す
る。この熱処理は高速の熱処理のＲＴＡ（ＲａｐｉｄＴ
ｈｅｒｍａｌＡｎｎｅａｌ）法により行われること
で、浅く濃度の薄い拡散層６ａが形成される。

【００３１】さらに、図７（ｄ）に示すように酸化膜よ
りなる層間絶縁膜７を全面に形成した後この絶縁膜７に
ソース・ドレイン拡散層６ａとコンタクトするための開
口部を設け、この開口部に金属電極８を埋め込み、ソー
ス・ドレイン電源としてパターニングする。

【００３２】以上の工程により本発明の第２の一実施例
であるＰチャネル型ＭＯＳＦＥＴが完成する。以上、本
発明の第２の一実施例ではＰチャネル型ＭＯＳＦＥＴに
ついて示したが、ｎチャネル型ＭＯＳＦＥＴにおいて
も、同様の構造とすることで上述の効果は得られる。但
し、第二のゲート側壁膜にはｎ型の不純物を含むシリケ
ートガラスを用いる。例えばリを含むＰＳＧ（Ｐｈｏｓ
ｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）膜を用い
る。この場合にはリンの拡散係数を考慮して、前述した
ＢＳＧ膜を用いた場合とは第１及び第２の側壁膜のサイ
ズが異なる構造とする。図６（ｂ）にｎチャネル型ＭＯ
ＳＦＥＴのサイズの一例を具体的に示す。ゲート長は、
約４００オングストローム、第１のゲート側壁膜が基板
１と接する幅を約１００オングストローム、第２のゲー
ト側壁膜が基板１と接する幅を約１００オングストロー
ムとする。この第２のゲート側壁膜より不純物であるリ
ンを拡散させて、深さ約２００オングストロームの拡散
層を形成すると、横方向への進行は約１４０オングスト
ローム程進むため、オーバーラップ長は、４０オングス
トロームと短くでき、結果として実効チャネル長は３２
０オングストロームと比較的長くとれる。この他、ＰＳ
Ｇ膜の代わりにＡｓＳＧ膜を用いても可能である。

【００３３】このようにｎチャネル型ＭＯＳＦＥＴにお
いても、前述のＰチャネル型ＭＯＳＦＥＴで得られた効
果と同様な効果が得られる。（実施例５）図５は本発明の他の実施例としてＣＭＯＳ
ＦＥＴに適用した例で、その製造工程を示す断面図であ
る。

【００３４】本実施例は、ＣＭＯＳＦＥＴのうち、Ｐチ
ャネルＭＯＳトランジスタを実施例１と同様に固相拡散
法を含む製造方法で形成し、ｎチャネルＭＯＳトランジ
スタは、通常のイオン注入法を用いて形成したもので、
これによれば工程数の増加を伴わずにＰチャネルＭＯＳ
トランジスタの浅い拡散層の形成を可能とするものであ
る。この実施例のＣＭＯＳＦＥＴの製造方法について以
下説明する。

【００３５】まず、Ｐ型シリコン基板のＰウェル形成領
域に例えば、Ｂイオンを１００ＫｅＶ，２．０×１０¹³
ｃｍ^-2で注入した後にＮウェル形成領域に例えばＰイオ
ンを１６ＫｅＶ，６．４×１０¹²ｃｍ^-2で注入し、その
後に１１９０℃，１５０分の熱工程を経ることによりＮ
ウェル領域３０２、Ｐウェル領域３０１を形成する。

【００３６】続いてＬＯＣＯＳ法により前記両ウェル領
域３０２，３０１を分離するための素子分離領域３１１
を形成する。次にシリコン基板上にシリコン酸化膜３０
３，３０４を形成し、さらにこの上にゲート電極となる
多結晶シリコン膜３０５，３０６を形成し、さらにこの
上に酸化膜３０７，３０８を形成する。

【００３７】次に酸化膜３０７，３０８多結晶シリコン
膜３０５，３０６及びシリコン酸化膜３０３，３０４を
例えばＲＩＥ法によりエッチングし、ゲート部を形成す
る。その後、図５（ａ）に示すように、基板全体を８０
０℃，１０分で酸化し、基板全面に酸化膜３０９，３１
０を形成し、その後、ＰチャネルＭＯＳトランジスタ形
成予定領域上にレジスト層３１２を形成し、このレジス
ト層３１２をマスクにＮチャネル電界効果型トランジス
タ領域上にのみＡｓイオンを１×１０¹⁴ｃｍ^-3，４０Ｋ
ｅＶでイオン注入し、浅いソース・ドレイン領域３３５
を形成する。

【００３８】次に図５（ｂ）に示すようにＮチャネルＭ
ＯＳトランジスタ形成予定領域上にレジスト３１２ａを
形成し、これをマスクにしてＰチャネルＭＯＳトランジ
スタ形成予定領域上の酸化膜３１０を選択的に剥離す
る。

【００３９】次にＮチャネル電界効果型トランジスタ形
成予定領域上のレジスト層３１２ａを剥離した後、基板
全面に５００オングストロームの厚さでＢＳＧ膜を成膜
し、ＲＩＥ法等の異方性エッチングを行うことにより、
ＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳト
ランジスタのゲート部の両側にＢＳＧ側壁膜３１８，３
１９，３２２，３２３を形成する。さらに基板全面に５
００オングストロームの厚さでボロンドープトポリシリ
コン膜を成膜し、ＲＩＥ法等の異方性エッチングを同様
に行うことにより、ゲート部の両側にボロンドープトポ
リシリコン側壁膜３２０，３２１，３２４，３２５を形
成する。

【００４０】次に図５（ｃ）に示すようにＰチャネルＭ
ＯＳトランジスタ形成予定領域上にレジスト層３１３を
形成し、これをマスクとして、Ｎチャネル電界効果型ト
ランジスタ領域上にのみＡｓ⁺ イオンを８０ＫｅＶ，５
×１０¹⁵ｃｍ^-3でイオン注入し、深いソース・ドレイン
拡散層３１４，３１５を形成する。

【００４１】次に図５（ｄ）に示すようにＮチャネルＭ
ＯＳトランジスタ形成予定領域上にレジスト層３３４を
形成し、ＰチャネルＭＯＳトランジスタ形成予定領域の
みにＢＦ₂ ⁺ イオンを４０ＫｅＶ，５×１０¹⁵ｃｍ^-3で
イオン注入することにより、深いソース・ドレイン拡散
層３２６，３２７を形成する。

【００４２】次に、レジスト層３３４を剥離した後、図
５（ｅ）に示すように１０００℃，１５秒の高温アニー
ル処理を行うことによりＰチャネルＭＯＳトランジスタ
領域のＢＳＧ側壁３２２，３２３及びボロンドープトポ
リシリコン膜３２４，３２５よりシリコン基板のｎウェ
ル３０２にボロンを固相拡散させ、浅い高濃度の拡散層
３２８，３２９，３３０，３３１を形成する。この時、
ＮチャネルＭＯＳトランジスタ領域では、酸化膜３０９
が拡散のストッパーとなりシリコン基板のＰウェル３０
１へのボロンの拡散はおこらない。最後にレジスト層３
３４を剥離する。

【００４３】なお、上記工程では固相拡散の際のストッ
パー膜として、熱酸化膜を用いているが、この熱酸化膜
のかわりにシリコン酸化膜やシリコン窒化膜等の堆積膜
を用いることも可能である。

【００４４】この実施例では、固相拡散を用いるのは、
ＰチャネルＭＯＳトランジスタのみであるから、従来の
製造工程に比して、工程数の増加にはならないうえに、
前記実施例１と同様にＰチャネルＭＯＳトランジスタの
短チャネル効果を抑制し、ドレイン電流を大きくするこ
とが可能である。又、この実施例において前記実施例３
と同様にシリサイド工程を追加することにより、低いコ
ンタクト抵抗とリーク電流を抑えることができるように
しても、もちろん良い。（実施例６）次に、本発明の実施例の変形例であるＣＭ
ＯＳＦＥＴの製造方法を図８を用いて説明する。この変
形例はＰＭＯＳＦＥＴが固相拡散源となる二重の側壁膜
を有している構造という点で実施例１と同様であるが、
前記２つの側壁膜に含まれる不純物が、お互いに逆導電
型となっている点で異なる。又、この製造方法は、前記
二重の側壁膜を有する実施例５に示した如きＣＭＯＳＦ
ＥＴにおいても同様に適用でき、これにより工程の簡略
化が可能である。

【００４５】まず、図８（ａ）に示すように、ｎ型の基
板１１の表面に素子分離領域１２、Ｐ型ウェル１１ａを
形成し、さらにゲート酸化膜１３及びゲート電極１４か
らなるゲート部をパターニングする。素子分離領域１２
及びゲート部１３，１４の形成方法は先の実施例と同様
に行う。尚、Ｐ型ウェル１１ａは、ｎチャネル型のＭＯ
ＳＦＥＴの形成予定領域にＰ型の不純物をイオン注入し
た後、熱処理を行うことにより形成する。この際、注入
するＰ型の不純物は例えばボロンを用い、その注入エネ
ルギー及びドーズ量はそれぞれ、１×１０⁵ （ｅＶ）、
２×１０¹³（ｃｍ^-2）程度とする。又、基板１１がＰ型
の場合であれば、Ｐチャネル型ＭＯＳＦＥＴの形成予定
領域にｎ型の不純物をイオン注入することにより、ｎ型
ウェルを形成する。

【００４６】さらに、基板１１にＰ型もしくはｎ型の不
純物のどちらも含まれないｉ型の場合には、Ｐチャネル
型ＭＯＳＦＥＴの形成予定領域及びｎチャネル型ＭＯＳ
ＦＥＴの形成予定領域がそれぞれｎウェル、Ｐウェルが
形成される。前記ｎウェルを形成する際の不純物として
はヒ素及びリン等のｎ型不純物を用いる。又、イオン注
入の後の熱処理の温度及び時間は例えば、１１９０℃，
１５０分とする。これら各種のウェルの形成を行った後
に、素子分離領域１２を形成し、さらに必要によりしき
い値調整のためのチャネル形成領域の濃度の調整を行
う。つまりＰウェル領域には、Ｐ型の不純物、例えばボ
ロンをｎ基板１１もしくはｎウェル領域にはｎ型の不純
物、例えばヒ素を所定のドーズ量をもってイオン注入す
る。

【００４７】続いて図８（ｂ）に示すようにＢＳＧ膜１
５をＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍ
ｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法に
より約１００（ｎｍ）の厚さに全面に堆積する。

【００４８】次に、図８（ｃ）に示すようにＢＳＧ膜１
５をＰチャネル型ＭＯＳＦＥＴのゲート部側壁に選択的
に残すようにエッチングし、ゲート側壁膜１５ａを形成
した後、Ｐ型のソースドレイン拡散層１６ａを形成し、
さらにＰＳＧ膜１５ｂを全面に形成する。前記側壁膜１
５ａはＢＳＧ膜１５に異方性のエッチングを施すことに
より形成し、Ｐ型のソース・ドレイン拡散層１６ａはＰ
型の不純物として、例えばＢＦ₂ ⁺ イオンを約３．５×
１０⁴ （ｅＶ），３．０×１０¹⁵（μｍ）のエネルギー
及びドーズ量をもって注入する。この時、ｎチャネル型
ＭＯＳＦＥＴは、ＢＦ₂ ⁺ イオン注入が行なわれないよ
うにマスクをしておく。

【００４９】続いて、前記マスクを除去した後、Ｐ型チ
ャネル領域にのみ例えば、レジスト（図示せず）を形成
し、ｎ型チャネル領域に残存するＢＳＧ膜を弗酸系の処
理により剥離する。この後、基板１１の表面にＬＰＣＶ
Ｄ法により厚さ１００ｎｍのＰＳＧ膜１５６を堆積す
る。

【００５０】さらに続いて、図８（ｄ）に示すように、
ＰＳＧ膜をｎチャネル型ＭＯＳＦＥＴのゲート部側壁及
びＰチャネル型ＭＯＳＦＥＴのＢＳＧ側壁膜１５の側壁
に選択的に残すようにエッチングし、ＰＳＧ側壁膜１５
ｃを形成し、さらにＮチャネル型ＭＯＳＦＥＴのソース
・ドレイン拡散層用のイオン注入を行う。ＰＳＧ側壁膜
１５ｃの形成は異方性エッチングにより行い、イオン注
入はｎ型の不純物、例えばヒ素等を５×１０⁴ （ｅＶ）
の注入エネルギー及び５．０×１０¹⁵（ｃｍ^-2）のドー
ズ量をもって行う。このイオン注入の後にＲＴＡ法によ
り、注入したイオンの活性化を行う。このＲＴＡ法は例
えば、処理温度、及び時間をそれぞれ１０００℃，１０
秒で行う。この時、ｎチャネル型及びＰチャネル型のＭ
ＯＳＦＥＴで共通に固相拡散法による浅いソース・ドレ
イン拡散層１６ｃ，１６ｄが形成される。すなわち、基
板１１に例えば温度を１０００（℃）とした１０秒間の
熱処理を加えることにより、側壁膜からｎチャネル型Ｍ
ＯＳＦＥＴではリンをＰチャネル型のＭＯＳＦＥＴでは
ボロンを拡散させる。この際、Ｐチャネル型ＭＯＳＦＥ
Ｔのゲート部の側壁には、ＰＳＧ側壁膜１５ｃが残置さ
れ、イオン注入により形成されたＰ型の拡散層１６ａの
表面にリンが拡散され、Ｐ型不純物の濃度が低下すると
思われる。しかし、イオン注入により形成された拡散層
１６ａの濃度は、固相拡散法により拡散される濃度に比
して極めて高濃度であり、ＰＳＧ側壁膜１５ｃからの拡
散が若干有ったとしても１６ａは、トランジスタ動作的
に何等障害を及ぼさないことが確認された。

【００５１】続いて、図８（ｅ）に示すように層間絶縁
膜１７及びソース・ドレイン電極１８等を形成し、ＣＭ
ＯＳＦＥＴが完成する。これらの形成方法は先の実施例
で述べたと同様であり、詳細な説明は省略する。

【００５２】上記図８（ｄ）に示す工程において、ｎチ
ャネル型ＭＯＳＦＥＴはＰＳＧ側壁膜１５ｃを形成した
後に、ヒ素のイオン注入を行い、ｎ型の拡散層１６ｂを
形成しているが、図８（ｃ）において説明したｎチャネ
ル型ＭＯＳＦＥＴ側のＢＳＧ側壁膜１５ａ（図示せず）
をＲＩＥ法により形成した後に、このイオン注入による
拡散層１６ｂを形成してもよい。この場合形成される拡
散層はＢＳＧ側壁１５ａ（図示せず）がマスクとなるた
め、ゲート部１３，１４とは後に形成されるＰＳＧ側壁
１５ｃと同じ間隔をもって形成されるように、ＢＳＧ側
壁の幅を調節して行う。

【００５３】又、図８（ｃ）の工程において、ＢＳＧ側
壁膜１５ａの形成を行った後に、Ｐチャネル型ＭＯＳＦ
ＥＴのゲート部の側壁に残置されたＢＳＧ側壁膜を剥離
するが、先に、Ｐチャネル型のＭＯＳＦＥＴの領域に、
レジストを形成し、ｎチャネル型ＭＯＳＦＥＴの領域に
あるＢＳＧ層１５を剥離した後にＢＳＧ側壁膜１５ａを
形成することも可能である。

【００５４】以上のＣＭＯＳＦＥＴの製造工程は全て、
先にＢＳＧ膜１５を堆積し、さらにＰチャネル型のＭＯ
ＳＦＥＴのＢＳＧ側壁膜１５ａを形成した後に、ｎチャ
ネル型のＭＯＳＦＥＴにおける固相拡散用のＰＳＧ側壁
１５ｃを形成している。しかしながら、このＰチャネル
型，ｎチャネル型の順序を全く逆にして、先にｎチャネ
ル型ＭＯＳＦＥＴにおいてＰＳＧ側壁膜を形成し、後に
ｐチャネル型及びｎチャネル型のＭＯＳＦＥＴにおいて
ＢＳＧ側壁膜を形成することももちろん可能である。こ
のような工程ではボロンの拡散係数が低いことから、ｎ
型不純物が高濃度に含まれるイオン注入領域にＢＳＧ側
壁膜からの固相拡散を行うことによるｎ型拡散層への障
害は何等生じない。

【００５５】以上に説明した様に、すでに拡散層用のイ
オン注入がされたＣＭＯＳＦＥＴのうち、−導電型のＭ
ＯＳＦＥＴのための固相拡散用のゲート側壁膜を形成し
た後に他の導電型のＭＯＳＦＥＴのための固相拡散用の
ゲート側壁膜を形成する。この際、−導電型のＭＯＳＦ
ＥＴの領域に形成された他の導電型のゲート側壁膜を除
去する工程を行わないことにより、工程の簡略化が可能
となる。

【００５６】又図９に示すようにＣＭＯＳＦＥＴにおい
てＰＳＧ膜を層間絶縁膜１５ｂとして形成することによ
り、さらに工程を簡略化することが可能である。つま
り、先の実施例の図８（ａ）〜（ｃ）に示される工程を
経た後に、その膜厚が５００（ｎｍ）程のＰＳＧ層１５
ｂを形成し、このＰＳＧ層１５ｂにＰＳＧ膜１５ｃを形
成するためのＲＩＥ法等によるエッチング処理をせず、
ソース・ドレイン電極用のコンタクト開口を形成する。
つまりＰＳＧ膜１５ｃを形成するための、エッチング処
理、層間絶縁膜のＣＶＤ法等による堆積等の工程は省略
され、先のＣＭＯＳＦＥＴにおける実施例よりも更に工
程の簡略化が図れる。

【００５７】

【発明の効果】本発明の第１によれば、ゲート電極側壁
の第２の膜の下の第２の領域の拡散層が上述の如く浅く
かつ高濃度に形成されることから、微細ＭＯＳＦＥＴに
おいて、短チャネル効果を押えつつ、寄生抵抗を減少さ
せることができ、大きなドレイン電流を得ることがで
き、又、本発明の第２によればゲートとソース・ドレイ
ンのオーバーラップ容量を抑えることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例であるＭＯＳＦＥＴの
製造プロセスを示す工程断面図。

【図２】本発明の実施例のＭＯＳＦＥＴの拡散層の深
さ方向に対する不純物濃度の分布を示す特性図。

【図３】本発明の第２の実施例の半導体装置の断面図
を示す。

【図４】本発明の第３の実施例であるＭＯＳＦＥＴの
製造プロセスを示す工程断面図。

【図５】本発明をＣＭＯＳに適用した第５の実施例の
製造プロセスを示す工程断面図。

【図６】本発明の第４の実施例であるＭＯＳＦＥＴの
断面図。

【図７】本発明の第４の実施例であるＭＯＳＦＥＴの
製造プロセスを示す工程断面図。

【図８】本発明をＣＭＯＳに適用した第６の実施例の
製造プロセスを示す工程断面図。

【図９】本発明の他の実施例を示す断面図。

【図１０】本発明の従来技術を説明するためのＭＯＳ
ＦＥＴ製造プロセスを示す工程断面図。

【図１１】本発明の従来技術を説明するためのＭＯＳ
ＦＥＴのチャネル領域近傍の断面の拡大図。

【符号の説明】

１，１１，１０１，４０１…半導体基板２，１２，１０２，４０２…素子分離領域３，１３，１０３，４０３…ゲート絶縁膜４，１４，１０４，４０４…ゲート多結晶シリコン膜１０５，４０５…シリコン酸化膜５ａ，１５ａ，１０６，１０７，４０６，４０７…ＢＳ
Ｇ側壁膜１０８，１０９，４０８，４０９…ボロン添加ポリシリ
コン側壁膜１１０，１１１…第３のソースドレイン拡散層１１２，１１３…第２のソースドレイン拡散層１１４，１１５…第１のソースドレイン拡散層８，１８，１１６…ソース／ドレイン電極７，１７，１２０…絶縁膜２１７，２１８，３１６，３１７，４１２，４１３…Ｔ
ｉシリサイド膜４０８，４０９…浅いソースドレイン拡散層４１０，４１１…深いソースドレイン拡散層３０１…ｎウェル領域１１ａ，３０２…Ｐウェル領域３０３，３０４…シリコン酸化膜３０５，３０６…多結晶シリコン膜３０７，３０８，３０９，３１０…酸化膜３１２，３１２ａ，３１３，３３４…レジスト層３３５…浅い拡散層３１８，３１９，３２２，３２３…ＢＳＧ側壁膜３２０，３２１，３２４，３２５…ボロンドープポリシ
リコン側壁膜３１４，３１５，３２６，３２７…深いソースドレイン
拡散層３２８，３２９，３３０，３３１…浅いソースドレイン
拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上にゲー
ト絶縁膜を介して設けられたゲート電極と、このゲート
電極の側壁に設けられた固相拡散源となる第１の膜と、
この第１の膜とは異なり、前記第１の膜の側壁に設けら
れた固相拡散源となる第２の膜と、前記半導体基板に設
けられたソースまたはドレインとなる拡散領域とを備
え、前記拡散領域は前記第１の膜の下の半導体基板表面
に設けられた第１の領域と、前記第２の膜の下の半導体
基板表面に前記第１の領域よりも深く設けられ、前記第
１の領域よりも高い不純物濃度を有する第２の領域とを
備えたことを特徴とする半導体装置。
【請求項２】半導体基板と、この半導体基板上にゲー
ト絶縁膜を介して設けられたゲート電極と、前記ゲート
電極の両側の前記半導体基板にそれぞれ深さの異なる第
１、第２、第３の拡散層がゲート電極に近い方から順に
連続的に形成され、前記第２の拡散層は前記第１の拡散
層よりも深く設けられ、前記第１の拡散層よりも高い不
純物濃度を有することを特徴とする半導体装置。
【請求項３】第１導電型領域を有する半導体基板と、
素子分離領域によって囲まれる前記第１導電型領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート電極の側壁に第２導電型の不純物がドープされたシ
リケートガラスよりなる第１の側壁膜と、前記第１の側
壁膜に隣接して設けられ、第２導電型の不純物がドープ
されたシリコンよりなる第２の側壁膜と、前記ゲート電
極直下の前記第１導電型領域に形成されるチャネル領域
と、前記ゲート電極の両側の前記半導体基板に設けられ
たソース・ドレイン領域とを備え、前記ソース・ドレイ
ン領域は、前記第１導電型領域内であって前記チャネル
領域に隣接し、前記第１の側壁膜下に設けられた第１の
第２導電型拡散領域と、前記第１導電型領域内であっ
て、前記第１の拡散領域に隣接し、前記第２の側壁膜下
に前記第１の拡散領域よりも深くかつ高濃度に形成され
た第２の第２導電型拡散領域と、前記第１導電型領域内
であって、前記第２の拡散領域に隣接し、前記第２の拡
散領域よりも深く形成された第３の第２導電型拡散領域
とを備えていることを特徴とする請求項１記載の半導体
装置。
【請求項４】前記第２側壁膜の１部または全部と前記
第３の拡散領域表面は高融点金属によってシリサイド化
されていることを特徴とする請求項１記載の半導体装
置。
【請求項５】半導体基板と、この半導体基板上にゲー
ト絶縁膜を介して設けられたゲート電極と、このゲート
電極の側壁に、不純物を高濃度に含むことなく形成され
た第１の膜と、この第１の膜とは異なり、前記第１の膜
の側壁に設けられた不純物を高濃度に含む第２の膜と、
前記半導体基板に設けられたソースまたはドレインとな
る拡散領域とを備え、前記拡散領域はおもに、前記第２
の膜より、拡散される不純物からなることを特徴とする
半導体装置。