KR100305681B1 - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100305681B1
KR100305681B1 KR1019990042620A KR19990042620A KR100305681B1 KR 100305681 B1 KR100305681 B1 KR 100305681B1 KR 1019990042620 A KR1019990042620 A KR 1019990042620A KR 19990042620 A KR19990042620 A KR 19990042620A KR 100305681 B1 KR100305681 B1 KR 100305681B1
Authority
KR
South Korea
Prior art keywords
gate
layer
polysilicon gate
polysilicon
ion implantation
Prior art date
Application number
KR1019990042620A
Other languages
English (en)
Other versions
KR20010035856A (ko
Inventor
김현식
신형호
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990042620A priority Critical patent/KR100305681B1/ko
Priority to US09/679,269 priority patent/US6313020B1/en
Publication of KR20010035856A publication Critical patent/KR20010035856A/ko
Application granted granted Critical
Publication of KR100305681B1 publication Critical patent/KR100305681B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, 보론의 확산을 가속화하는 플로린(F)과 같은 이온을 이온주입한 전자결핍 방지층을 PMOS 트랜지스터의 다결정실리콘 게이트의 하측부에 먼저 형성하고 나서 PMOS 트랜지스터의 P+ 소오스/드레인을 위한 영역에 보론과 같은 이온을 이온주입한 이온주입층을 나중에 형성한다. 이때, 다결정실리콘 게이트의 상측부에도 게이트전극의 도전성을 높이기 위한 보론의 이온주입층이 형성된다.
따라서, P+ 소오스/드레인을 위한 이온주입층의 이온을 확산하여 P+ 소오스/드레인을 형성할 때 다결정실리콘 게이트의 상측부의 보론이 함께 확산하는데, 전자결핍 방지층이 다결정실리콘 게이트의 하측부에 위치하므로 보론이 다결정실리콘 게이트의 하측부에 도달하기 전까지 플로린의 영향을 전혀 받지 않고 다결정실리콘 게이트의 하측부에 도달하고 난 후에 플로린의 영향을 받아서 보론의 활성도(activation rate)를 높여 다결정실리콘 게이트의 전자결핍을 개선하고 보론 침투를 방지하고 나아가 반도체소자 제품의 동작 특성을 안정화시킨다.

Description

반도체소자 및 그 제조방법{semiconductor device and method for manufacturing the same}
본 발명은 반도체소자의 다결정실리콘 게이트에 관한 것으로, 보다 상세하게는 P+ 다결정실리콘 게이트에서의 보론 침투(penetration)와 전자결핍(electron depletion)을 함께 해결하도록 한 반도체소자 및 그 제조방법 관한 것이다.
일반적으로, 반도체장치의 고집적도 추세에 맞추어 반도체장치를 구성하는 소자들의 사이즈가 지속적으로 축소되어 왔고 현재는 트랜지스터의 채널 사이즈가 서브 미크론(sub-micron) 사이즈로까지 축소되고 있다. 이에 따라, 반도체소자의 고속화를 실현하기 위해 다결정실리콘 게이트 사이즈의 축소와 게이트 산화막 두께의 축소도 급속히 진행되어 왔다. 게이트 산화막의 두께가 얇아지면서 다결정실리콘 게이트의 도전성을 높이기 위한 이온, 예를 들어 보론 이온이 게이트 산화막으로 침투하는 보론 침투현상이 심화하는데 이는 반도체소자의 특성, 즉 문턱전압(threshold voltage)과 포화전류의 변화를 가져온다. 또한, 게이트 산화막의 두께가 얇아지면서 다결정실리콘 게이트의 전자결핍현상이 심화한다.
다결정실리콘 게이트의 전자결핍현상을 개선하기 위해서는 다결정실리콘 게이트의 도핑레벨을 높여 주는 것이 필요하다. 즉, 다결정실리콘 게이트의 도핑레벨을 높일수록 다결정실리콘 게이트의 전자결핍현상이 개선된다. 따라서, NMOS 트랜지스터의 경우, 프리도핑(pre-doping)을 이용하여 다결정실리콘 게이트의 전자결핍레벨을 98%의 수준까지 개선 가능하다.
그런데, PMOS 트랜지스터의 경우, 프리도핑을 이용하고 나면, 다결정실리콘 게이트의 전자결핍현상과 함께 보론 침투현상도 발생하는데 이는 반도체소자의 큰 특성변화를 가져온다. 이를 도 1을 참조하여 좀 더 상세히 언급하면, 실리콘기판(10) 상에 게이트 산화막(30)이 형성되고, 게이트 산화막(30) 상에 게이트(40)가 선택적으로 형성되고, LDD구조의 소오스/드레인영역이 게이트(40)를 사이에 두고 이격하며 실리콘기판(10)에 형성된다. 게이트(40)가 다결정실리콘층(41)과 그 위의 살리사이드층(43)의 적층구조로 이루어진다. 소오스/드레인영역의 상부면에 살리사이드층(43)이 형성된다.
이와 같이 구성된 종래의 PMOS 트랜지스터에서는 다결정실리콘층(41)의 상측부에 도전성 게이트를 위해 보론이 이온주입된 이온주입층(42)이 형성되므로 프리도핑된 다결정실리콘층(41)을 후속의 열처리공정에 의해 열처리하면, 이온주입층(42)의 보론이 다결정실리콘층(41)의 입계(grain boundary)를 따라 상이한 속도로 확산하고 그 결과 게이트 산화막(30)을 국부적으로 침투하여 실리콘기판(10)의 채널영역으로 들어간다.
더욱이, 다결정실리콘 게이트의 도핑레벨을 높이더라도 다결정실리콘 게이트의 전자결핍레벨을 92%의 수준까지 개선할 수밖에 없는 한계가 있으므로 근본적인 도핑방법이 요구된다.
일반적으로 플로린(fluorine)이 다결정실리콘 게이트에서 보론 확산을 강화시킴으로써 보론 침투를 가속화하는 것으로 알려져 있다. 이는 93년도 IEDM의 895pp-898pp에서 Ken-ichi Uwasawa 외 다수의 사람이 발표한 'scaling limitations of gate oxide in p+ polysilicon gate MOS structures for sub-quarter micron CMOS devices' 라는 제목의 논문에서도 언급되어 있다. 이 논문의 서론(introduction)에 언급된 내용을 간단히 살펴보면, p+ 게이트를 갖는 PMOS 트랜지스터가 우수한 숏채널 특성 때문에 서브쿼터미크론 CMOS소자에 필수적이다. 하지만, p+ 게이트 MOS구조에서는 게이트 다결정실리콘 도핑을 위해 BF2+ 이온주입이 사용될 때 고온 어닐링이 B+ 이온주입 때에 비해 큰 보론 침투를 야기하는데, 이는 열악한 문턱전압 제어도(controllability) 뿐만 아니라 열악한 게이트 산화막 신뢰도를 가져온다.
반면에, 게이트 산화막 두께(Tox)의 축소는 CMOS소자의 지속적인 축소와 함께 필요로 하여 왔는데 이는 큰 보론침투를 가져온다. 보론 침투를 피하기 위해서는 B+ 이온주입이 좋다. 하지만, 축소된 CMOS소자에서는 샐로우(shallow) 소오스/드레인 접합이 필요하고 게이트 다결정실리콘이 통상 소오스/드레인 접합 형성과 함께 동시에 이온주입된다. 그러므로, 게이트 다결정실리콘은 BF2+ 이온주입에 의해 도핑되어야 하는데, 이는 큰 보론 침투를 야기한다. 보론 침투를 억제하기 위해 질화산화막을 게이트 절연막용으로 적용하는 것이 알려져 왔다. 하지만, 이는 제조공정을 복잡하게 하고, PMOSFET에서 홀 이동도(hole mobility)를 작게 하는 것과 같은 여러 가지 단점을 야기한다. 그러므로, 순수 산화막이 여전히 좋다.
따라서, 본 발명의 목적은 다결정실리콘 게이트의 전자결핍을 개선하고 아울러 보론 침투를 방지하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자의 게이트 구조를 나타낸 확대 단면도.
도 2는 본 발명에 의한 반도체소자의 게이트 구조를 나타낸 확대단면도.
도 3 내지 도 15는 본 발명에 의한 반도체소자의 제조방법을 나타낸 공정도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는
제 1 트랜지스터를 위한 제 1 액티브영역과 제 2 트랜지스터를 위한 제 2 액티브영역을 아이솔레이션하기 위해 이들 사이의 필드영역에 아이솔레이션층이 형성된 실리콘기판;
상기 제 1 액티브영역과 제 2 액티브영역의 실리콘기판 상에 형성된 게이트산화막;
상기 제 1 액티브영역의 게이트 산화막의 일부 영역 상에 형성된 제 1 다결정실리콘 게이트;
상기 제 2 액티브영역의 게이트 산화막의 일부 영역 상에 형성된 제 2 다결정실리콘 게이트;
상기 제 1 다결정실리콘 게이트의 하측부에 형성되어, 상기 제 1 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층;
상기 제 1, 2 다결정실리콘 게이트의 양 측벽에 형성된 절연막의 스페이서;
상기 제 1 다결정실리콘 게이트를 사이에 두고 이격하며 상기 제 1 액티브영역에 형성된 소오스/드레인 그리고
상기 제 2 다결정실리콘 게이트를 사이에 두고 이격하며 상기 제 2 액티브영역에 형성된 소오스/드레인을 포함하는 것을 특징으로 한다.
바람직하게는 상기 제 2 다결정실리콘 게이트의 하측부에도 상기 제 2 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층이 형성된다. 상기 제 1 다결정실리콘 게이트의 전자결핍 방지층의 이온주입된 이온이 플로린, 실리콘, 게르마늄 그리고 알곤 중 어느 하나로 이루어진다. 상기 제 1 다결정실리콘 게이트의 전자결핍 방지층이 상기 제 1 다결정실리콘 게이트에서의 보론 침투를 방지하는 막으로 작용한다. 상기 제 1 다결정실리콘 게이트에 도전성을 높이기 위한 이온주입층의 이온주입된 이온과, 전자결핍 방지층의 이온주입된 이온이 함께 공존한다. 상기 전자결핍 방지층의 최고농도층이 상기 이온주입층의 최고농도층보다 아래에 위치한다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자 제조방법은 실리콘기판의 제 1 트랜지스터를 위한 제 1 액티브영역과 제 2 트랜지스터를 위한 제 2 액티브영역을 아이솔레이션하기 위해 이들 사이의 필드영역에 아이솔레이션층을 형성하는 단계;
상기 실리콘기판 상에 게이트 산화막을 형성하는 단계;
상기 제 1, 2 액티브영역의 게이트 산화막의 일부 영역 상에 각각 제 1, 2 다결정실리콘 게이트를 형성하는 단계;
상기 제 1, 2 액티브영역에 각각 소오스/드레인을 위한 이온주입층을 선택적으로 형성하는 단계;
상기 제 1, 2 다결정실리콘 게이트의 양 측벽에 절연막의 스페이서를 형성하는 단계;
상기 제 1 다결정실리콘 게이트의 하측부에 상기 제 1 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층을 선택적으로 형성하는 단계; 그리고
상기 제 1, 2 액티브영역에 각각 고농도 소오스/드레인을 위한 이온주입층을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 제 1 다결정실리콘 게이트의 하측부에 상기 제 1 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층을 형성함과 아울러 상기 제 2 다결정실리콘 게이트의 하측부에 상기 제 2 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층을 형성한다. 상기 제 1, 2 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층에 플로린, 실리콘, 게르마늄 그리고 알곤 중 어느 하나를 이온주입할 수 있다. 상기 제 1, 2 다결정실리콘 게이트에 게이트의 도전성을 높이기 위한 이온주입층의 이온주입과 전자결핍 방지층을 함께 공존시킨다. 상기 전자결핍 방지층의 최고농도층을 상기 이온주입층의 최고농도층보다 아래에 위치시킨다.
따라서, 본 발명에 의하면, 전자결핍 방지층이 제 1 다결정실리콘 게이트의 전자결핍을 방지하고 제 1 다결정실리콘 게이트의 보론 침투를 방지하여 반도체소자의 제품 동작특성 변화를 방지한다.
이하, 본 발명에 의한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구조와 동일 작용의 부분에는 동일 부호를 부여한다.
도 2는 본 발명에 의한 반도체소자의 게이트 구조를 설명하기 위한 요부 확대도이다.
도 2를 참조하면, 제 1 도전형인 P형 실리콘기판(10)의 필드영역에 PMOS 트랜지스터와 같은 제 1 트랜지스터를 위한 액티브영역(11)과 NMOS 트랜지스터와 같은 제 2 트랜지스터를 위한 액티브영역(13)을 전기적으로 절연하기 위한 아이솔레이션층(15)이 예를 들어 STI(shallow trench isolation)공정에 의해 형성되고, PMOS 트랜지스터를 위한 액티브영역(13)에 제 2 도전형인 n형 웰(17)이 형성된다. 액티브영역(11), (13) 상에 게이트 산화막(30)이 각각 형성되고, 액티브영역(11), (13)의 게이트 산화막(30) 상에 제 1, 2 다결정실리콘 게이트(61),(62)가 선택적으로 형성되고, 제 1, 2 다결정실리콘 게이트(61),(62)의 양 측벽에 절연막의 스페이서(70)가 형성된다. 제 1 다결정실리콘 게이트(61)를 사이에 두고 이격하며 n 웰(17)에 P+ 소오스/드레인(80)이 형성되고, 제 2 다결정실리콘 게이트(62)를 사이에 두고 이격하며 실리콘기판(10)에 N+ 소오스/드레인(90)이 형성된다.
또한, 제 1 다결정실리콘 게이트(61)의 하측부에 게이트(61)의 전자결핍 방지를 위한 전자결핍 방지층(63)이 형성되고, 제 1 다결정실리콘 게이트(61)의 상측부에 제 1 다결정실리콘 게이트(61)의 도전성을 높이기 위한 이온주입층(65)이 형성된다. 제 2 다결정실리콘 게이트(62)의 하측부에 제 2 다결정실리콘 게이트(62)의 전자결핍 방지를 위한 전자결핍 방지층(63)이 형성되고, 제 2 다결정실리콘 게이트(62)의 상측부에 제 2 다결정실리콘 게이트(62)의 도전성을 높이기 위한 이온주입층(67)이 형성된다. 제 1 다결정실리콘 게이트(61)에 도전성을 높이기 위한 이온주입층(65)의 이온주입된 이온과 전자결핍 방지층(63)의 이온이 함께 공존한다. 전자결핍 방지층(63)의 최고농도층이 이온주입층(65),(67)의 최고농도층보다 아래에 위치한다.
여기서, 전자결핍 방지층(63)에 플로린(F)이 이온주입될 수 있고, 플로린 대신에 실리콘(Si), 게르마늄(Ge), 알곤(Ar) 중 어느 하나가 이온주입될 수도 있다.
제 1, 2 다결정실리콘 게이트(61),(62)의 상부면에는 살리사이드층(69)이 형성되고 동시에 소오스/드레인(80),(90)의 상부면에도 살리사이드층(69)이 형성될 수 있다.
이와 같이 구성된 반도체소자에서는 제 1 다결정실리콘 게이트(61)의 하측부에 전자결핍 방지를 위한 전자결핍 방지층(63)이 위치하므로 이온주입층(65)의 보론이 제 1 다결정실리콘 게이트(61)의 상측부에서 플로린의 영향을 전혀 받지 않고 제 1 다결정실리콘 게이트(61)의 입계를 거쳐 전자결핍 방지층(63)에까지 확산하였을 때 플로린(F)의 영향을 받아서 보론의 활성도(activation rate)를 높인다. 따라서, 본 발명은 PMOS 트랜지스터의 다결정실리콘 게이트에서의 전자결핍과 아울러 보론 침투를 모두 개선하여 소자의 특성변화를 방지할 수 있다.
또한, 이와 유사하게 제 2 다결정실리콘 게이트(62)의 하측부에도 전자결핍 방지를 위한 전자결핍 방지층(63)이 형성되므로 NMOS 트랜지스터의 다결정실리콘 게이트에서의 전자결핍도 개선하여 소자의 특성변화를 방지할 수 있다.
이와 같이 구성된 반도체소자의 제조방법을 도 3 내지 도 15를 참조하여 설명하기로 한다. 도 2의 부분과 동일한 부분에는 동일 부호를 부여한다.
도 3을 참조하면, 먼저, 제 1 도전형인 p형 실리콘기판(10)의 PMOS 트랜지스터와 같은 제 1 트랜지스터를 위한 액티브영역(11)과 NMOS 트랜지스터와 같은 제 2 트랜지스터를 위한 액티브영역(13)을 전기적으로 절연하기 위해 실리콘기판(10)의 필드영역에 아이솔레이션층(15)을 예를 들어 STI(shallow trench isolation)공정에 의해 형성한다. 이어서, 액티브영역(13)의 실리콘기판(10)에 제 2 도전형인 n형 웰(17)을 형성한다.
도 4를 참조하면, 그런 다음, 액티브영역(11),(13)의 실리콘기판(10) 상에 버퍼 산화막(19)을 15nm 정도의 두께로 형성하고, PMOS 트랜지스터의 게이트가 형성될 영역의 버퍼 산화막(19)을 노출시키는 개구부(111)를 가지며 나머지 영역의산화막(19)을 덮는 감광막(110)의 패턴을 버퍼산화막(19)의 전면 상에 형성한다. 이후, 감광막(110)의 패턴을 마스크로 이용하여 예를 들어 인듐(In)을 개구부(111) 내의 n형 웰(17)에 얕게 이온주입하여 PMOS 트랜지스터의 문턱전압 조절을 위한 채널 이온주입층(21)을 형성하고 나서 감광막(110)의 패턴을 마스크로 이용하여 예를 들어 보론을 개구부(111) 내의 n형 웰(17)에 깊게 이온주입하여 펀치스루(punch-through)를 방지하기 위한 채널스톱 이온주입층(23)을 형성한다.
도 5를 참조하면, 그런 다음, 감광막(110)의 패턴을 제거하고 NMOS 트랜지스터의 게이트가 형성될 영역의 버퍼 산화막(19)을 노출시키는 개구부(121)를 가지며 나머지 영역의 버퍼 산화막(19)을 덮는 감광막(120)의 패턴을 버퍼 산화막(19)의 전면 상에 형성한다. 이후, 감광막(120)의 패턴을 마스크로 이용하여 예를 들어 비소(As)를 개구부(121) 내의 액티브영역(13)의 실리콘기판(10)에 얕게 이온주입하여 NMOS 트랜지스터의 문턱전압 조절을 위한 채널 이온주입층(25)을 형성하고 나서 감광막(120)의 패턴을 마스크로 이용하여 예를 들어 인(P)을 개구부(121) 내의 액티브영역(13)의 실리콘기판(10)에 깊게 이온주입하여 펀치스루를 방지하기 위한 채널스톱 이온주입층(27)을 형성한다.
한편, 도면에서는 PMOS 트랜지스터의 채널 이온주입층(21) 및 채널스톱 이온주입층(23)을 먼저 형성하고 나서 NMOS 트랜지스터의 채널 이온주입층(25) 및 채널스톱 이온주입층(27)을 나중에 형성하는 것만을 도시하고 있으나 NMOS 트랜지스터의 채널 이온주입층(25) 및 채널스톱 이온주입층(27)을 먼저 형성하고 나서 PMOS 트랜지스터의 채널 이온주입층(21) 및 채널스톱 이온주입층(23)을 나중에 형성하여도 무방하다. 채널 이온주입층(21),(25) 및 채널스톱 이온주입층(23),(27)은 본 발명의 요지에 해당하지 않으므로 설명의 편의상 도 6에서부터는 이를 도시하지 않기로 한다.
도 6을 참조하면, 이후, 식각공정을 이용하여 버퍼 산화막(19)을 그 아래의 실리콘기판(10)의 표면이 노출될 때까지 완전히 제거한다. 이어서, 액티브영역(11),(13)의 실리콘기판(10) 상에 게이트 산화막(30)을 1∼5nm의 두께로 성장시키고 게이트 산화막(30)의 전면 상에 미도핑된 다결정실리콘층(60)을 200∼300nm의 두께로 적층한다.
도 7을 참조하면, 그 다음, 사진식각공정을 이용하여 다결정실리콘층(60)을 PMOS 트랜지스터의 제 1 다결정실리콘 게이트(61)의 패턴 및 NMOS 트랜지스터의 제 2 다결정실리콘 게이트(62)의 패턴으로 각각 형성한다. 이후, 게이트 다결정실리콘층 산화공정을 이용하여 제 1, 2 다결정실리콘 게이트(61),(62)의 표면에 산화막(31)을 3∼10nm의 두께로 성장시킨다. 이때, 제 1, 2 다결정실리콘 게이트(61),(62)의 패턴 외측의 실리콘기판(10)도 일부 두께만큼 산화되므로 제 1, 2 다결정실리콘 게이트(61),(62)의 패턴 하측의 게이트 산화막(30) 만이 당초의 두께로 유지된다.
도 8을 참조하면, 이어서, 사진공정을 이용하여 PMOS 트랜지스터의 액티브영역(11) 상의 산화막(31)을 노출시키는 개구부(131)를 가지며 나머지 영역의 산화막(31)을 덮는 감광막(130)의 패턴을 제 2 다결정실리콘 게이트(62)의 높이 이상의 두께로 산화막(31)의 전면 상에 형성하고, 감광막(130)의 패턴과 제 1 다결정실리콘 게이트(61)의 패턴을 마스크로 이용하여 예를 들어 보론을 n형 웰(17)에 얕게 저농도로 이온주입하여 저농도의 소오스/드레인을 위한 이온주입층(81)을 형성한다. 이때, 이온주입공정은 1E13∼1E14/cm2의 도우즈(dose)와 15∼30KeV의 에너지 및 7∼45도의 경사(tilt)의 조건으로 진행된다.
도 9를 참조하면, 이어서, 도 8의 감광막(130)의 패턴을 제거한 후 사진공정을 이용하여 NMOS 트랜지스터의 액티브영역(13) 상의 산화막(31)을 노출시키는 개구부(141)를 가지며 나머지 영역의 산화막을 덮는 감광막(140)의 패턴을 제 1 다결정실리콘 게이트(61)의 높이 이상의 두께로 산화막(31)의 전면 상에 형성하고, 감광막(140)의 패턴과 제 2 다결정실리콘층(62)의 패턴을 마스크로 이용하여 예를 들어 인을 실리콘기판(10)에 얕게 저농도 이온주입하여 저농도의 소오스/드레인을 위한 이온주입층(83)을 형성한다.
한편, 도면에서는 PMOS 트랜지스터의 이온주입층(81)을 먼저 형성한 후 NMOS 트랜지스터의 이온주입층(83)을 나중에 형성하는 것만을 도시하고 있으나 NMOS 트랜지스터의 이온주입층(83)을 먼저 형성한 후 PMOS 트랜지스터의 이온주입층(81)을 나중에 형성하여도 무방하다.
도 10을 참조하면, 그런 다음, 도 9의 감광막(140)의 패턴을 제거한 후 산화막(31)의 전면 상에 절연막, 예를 들어 산화막을 50∼150nm의 두께로 적층하고 이를 에치백공정에 의해 이방성 에칭하여 제 1, 2 다결정실리콘 게이트(61),(62)의 양 측벽에 스페이서(70)를 형성한다.
도 11을 참조하면, 이어서, 감광막의 마스크를 형성하지 않고 상기 결과 구조물 전면에 제 1, 2 다결정실리콘 게이트(61),(62)의 전자결핍을 방지하기 위한 이온, 예를 들어 플로린(F)을 이온주입함으로써 제 1, 2 다결정실리콘 게이트(61),(62)의 하측부에 전자결핍 방지층(63)을 형성한다. 이때의 이온주입공정은 1E15∼5E15/cm2의 도우즈와 50∼100KeV의 에너지의 조건으로 진행된다. 물론, 이온주입층(63)의 형성을 위해 플로린을 대신하여 실리콘(Si), 게르마늄(Ge) 또는 알곤(Ar) 중 어느 하나의 이온을 이온주입하여도 무방하다.
한편, 소오스/드레인을 위한 액티브영역에도 플로린이 이온주입되더라도 후속의 공정을 거친 후에는 소오스/드레인에서 거의 사라지므로 감광막의 마스크를 이용하지 않아도 무방하다.
여기서, 보론의 확산을 가속화하는 플로린을 이온주입한 전자결핍 방지층(63)을 제 1 다결정실리콘 게이트(61)의 하측부에 형성하는 것은 도 12의 이온주입층(85)의 이온이 후속의 어닐링공정에 의해 확산하여 도 14의 P+ 소오스/드레인(80)을 형성할 때, 제 1 다결정실리콘 게이트(61)의 도전성을 높이기 위한, 제 1 다결정실리콘 게이트(61)의 상측부에 위치한 이온주입층(65)의 보론도 함께 확산하여 전자결핍 방지층(63)에 도달하기 전까지 플로린의 영향을 받지 않도록 하고 전자결핍 방지층(63)에 도달하고 난 후부터 보론의 활성도(activation rate)를 증가시키기 위함이다. 따라서, 본 발명은 제 1 다결정실리콘 게이트(61)의 전자결핍을 개선할 수 있을 뿐만 아니라 보론 침투도 방지할 수 있다.
또한, 전자결핍 방지층(63)을 제 2 다결정실리콘 게이트(62)의 하측부에도 형성하는 것은 이와 유사한 작용에 의해 제 2 다결정실리콘 게이트(62)의 전자결핍도 개선하기 위함이다.
도 12를 참조하면, 이후, 액티브영역(11)을 노출시키는 개구부(161)를 가지며 나머지 영역을 덮는 감광막(160)의 패턴을 제 2 다결정실리콘 게이트(62)의 높이 이상의 두께로 상기 결과 구조물 상에 형성하고, 감광막(160)의 패턴과 제 1 다결정실리콘 게이트(61) 및 스페이서(70)를 마스크로 이용하여 n형 웰(17)에 예를 들어 보론을 고농도로 이온주입하여 P+ 소오스/드레인을 위한 이온주입층(85)을 형성한다. 이와 동시에, 제 1 다결정실리콘 게이트(61)의 상측부에도 제 1 다결정실리콘 게이트(61)의 도전성을 높이기 위한, 보론이 고농도로 이온주입된 이온주입층(65)이 형성된다.
도 13을 참조하면, 그런 다음, 도 12의 감광막(160)의 패턴을 제거하고 나서 액티브영역(13)을 노출시키는 개구부(171)를 가지며 나머지 영역을 덮는 감광막(170)의 패턴을 제 1 다결정실리콘 게이트(61)의 높이 이상의 두께로 상기 결과 구조물 상에 형성하고, 감광막(170)의 패턴과 제 2 다결정실리콘 게이트(62) 및 스페이서(70)를 마스크로 이용하여 실리콘기판(10)에 예를 들어 인을 고농도로 이온주입하여 N+ 소오스/드레인을 위한 이온주입층(87)을 형성한다. 이와 동시에 제 2 다결정실리콘 게이트(62)의 상측부에도 제 2 다결정실리콘 게이트(62)의 도전성을 높이기 위한, 인이 고농도로 이온주입된 이온주입층(67)이 형성된다.
도 14를 참조하면, 이후, 도 13의 감광막(170)의 패턴을 제거하고 나서 이온주입층(81),(85) 및 이온주입층(83),(87)의 이온을 1000℃의 온도에서 30초간 급속열처리(rapid thermal process: RTP)하여 PMOS 트랜지스터의 소오스/드레인영역(80)과 NMOS 트랜지스터의 소오스/드레인영역(90)을 형성한다.
이때, 제 1 다결정실리콘 게이트(61)의 이온주입층(65)의 보론도 확산하는데 전자결핍 방지층(63)이 제 1 다결정실리콘 게이트(61)의 하측부에 위치하므로 보론이 제 1 다결정실리콘 게이트(61)의 전자결핍 방지층(63)에 도달하기 전까지 플로린의 영향을 전혀 받지 않고 제 1 다결정실리콘 게이트(61)의 전자결핍 방지층(63)에 도달한 후에 플로린의 영향을 받아서 보론의 활성도가 높아진다. 따라서, 본 발명은 다결정실리콘 게이트의 전자결핍을 개선하고 보론 침투를 방지하는데 이는 동작특성변화를 방지하고 나아가 제품의 동작 신뢰성을 향상한다. 또한, 제 2 다결정실리콘 게이트(62)의 전자결핍 방지층(63)의 플로린도 마찬가지로 제 2 다결정실리콘 게이트(62)의 전자결핍을 개선한다.
도 15를 참조하면, 이후, 통상적인 살리사이드공정을 이용하여 제 1, 2 다결정실리콘 게이트(61),(62)의 상부면에 살리사이드층(69)을 형성함과 아울러 소오스/드레인영역(80),(90)의 상부면에도 살리사이드층(69)을 함께 형성한다.
마지막으로, 도면에 도시하지 않았으나 상기 결과 구조물 상에 층간절연막을 적층하고 콘택공정과 금속배선공정을 실시하여 원하는 CMOSFET소자를 완성한다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 보론의 확산을 가속화하는플로린(F)과 같은 이온을 이온주입한 전자결핍 방지층을 PMOS 트랜지스터의 다결정실리콘 게이트의 하측부에 먼저 형성하고 나서 PMOS 트랜지스터의 P+ 소오스/드레인을 위한 영역에 보론과 같은 이온을 이온주입한 이온주입층을 나중에 형성한다. 이때, 다결정실리콘 게이트의 상측부에도 게이트전극의 도전성을 높이기 위한 보론의 이온주입층이 형성된다.
따라서, P+ 소오스/드레인을 위한 이온주입층의 이온을 확산하여 P+ 소오스/드레인을 형성할 때 다결정실리콘 게이트의 상측부의 보론이 함께 확산하는데, 전자결핍 방지층이 다결정실리콘 게이트의 하측부에 위치하므로 보론이 다결정실리콘 게이트의 하측부에 도달하기 전까지 플로린의 영향을 전혀 받지 않고 다결정실리콘 게이트의 하측부에 도달하고 난 후에 플로린의 영향을 받아서 보론의 활성도(activation rate)를 높여 다결정실리콘 게이트의 전자결핍을 개선하고 보론 침투를 방지하고 나아가 반도체소자 제품의 동작 특성을 안정화시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (11)

  1. 제 1 트랜지스터를 위한 제 1 액티브영역과 제 2 트랜지스터를 위한 제 2 액티브영역을 아이솔레이션하기 위해 이들 사이의 필드영역에 아이솔레이션층이 형성된 실리콘기판;
    상기 제 1 액티브영역과 제 2 액티브영역의 실리콘기판 상에 형성된 게이트 산화막;
    상기 제 1 액티브영역의 게이트 산화막의 일부 영역 상에 형성된 제 1 다결정실리콘 게이트;
    상기 제 2 액티브영역의 게이트 산화막의 일부 영역 상에 형성된 제 2 다결정실리콘 게이트;
    상기 제 1 다결정실리콘 게이트의 하측부에 형성되어, 상기 제 1 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층;
    상기 제 1, 2 다결정실리콘 게이트의 양 측벽에 형성된 절연막의 스페이서;
    상기 제 1 다결정실리콘 게이트를 사이에 두고 이격하며 상기 제 1 액티브영역에 형성된 소오스/드레인 그리고
    상기 제 2 다결정실리콘 게이트를 사이에 두고 이격하며 상기 제 2 액티브영역에 형성된 소오스/드레인을 포함하는 반도체소자.
  2. 제 1 항에 있어서, 상기 제 2 다결정실리콘 게이트의 하측부에도 상기 제 2 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층이 형성된 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서, 상기 제 1 다결정실리콘 게이트의 전자결핍 방지층의 이온주입된 이온이 플로린, 실리콘, 게르마늄 그리고 알곤 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서, 상기 제 1 다결정실리콘 게이트에 상기 제 1 다결정실리콘 게이트의 도전성을 높이기 위한 이온주입층의 이온주입된 이온과 상기 전자결핍 방지층의 이온주입된 이온이 함께 공존하는 것을 특징으로 하는 반도체소자.
  5. 제 4 항에 있어서, 상기 전자결핍 방지층의 최고 농도층이 상기 이온주입층의 최고농도층 아래에 위치하는 것을 특징으로 하는 반도체소자.
  6. 제 1 항에 있어서, 상기 제 1 다결정실리콘 게이트의 전자결핍 방지층이 보론 침투방지막인 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서, 상기 제 1 트랜지스터가 PMOS 트랜지스터이고, 상기 제 2 트랜지스터가 NMOS 트랜지스터인 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 1, 2 트랜지스터를 위한 실리콘기판의 제 1, 2 액티브영역을 아이솔레이션하기 위해 이들 사이의 필드영역에 아이솔레이션층을 형성하는 단계;
    상기 제 1, 2 액티브영역의 실리콘기판 상에 게이트 산화막을 형성하는 단계;
    상기 제 1, 2 액티브영역의 게이트 산화막의 일부 영역 상에 각각 제 1, 2 다결정실리콘 게이트를 형성하는 단계;
    상기 제 1, 2 액티브영역에 각각 저농도 소오스/드레인을 위한 이온주입층을 형성하는 단계;
    상기 제 1, 2 다결정실리콘 게이트의 양 측벽에 절연막의 스페이서를 형성하는 단계;
    상기 제 1 다결정실리콘 게이트의 하측부에 상기 제 1 다결정실리콘 게이트의 전자결핍을 방지하는 전자결핍 방지층을 형성하는 단계; 그리고
    상기 제 1, 2 액티브영역에 각각 고농도 소오스/드레인을 위한 이온주입층을형성하는 단계를 포함하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서, 상기 제 1 다결정실리콘 게이트의 하측부에 상기 전자결핍 방지층을 형성함과 아울러 상기 제 2 다결정실리콘 게이트의 하측부에 상기 제 2 다결정실리콘 게이트의 전자결핍을 방지하는 이온주입층을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 8 항 또는 제 9 항에 있어서, 상기 제 1, 2 다결정실리콘 게이트의 전자결핍 방지층에 플로린, 실리콘, 게르마늄 그리고 알곤 중 어느 하나의 이온을 이온주입하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 8 항에 있어서, 상기 제 1 다결정실리콘 게이트의 전자결핍 방지층으로
    상기 제 1 다결정실리콘 게이트에서의 보론 침투를 방지하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1019990042620A 1999-10-04 1999-10-04 반도체소자 및 그 제조방법 KR100305681B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990042620A KR100305681B1 (ko) 1999-10-04 1999-10-04 반도체소자 및 그 제조방법
US09/679,269 US6313020B1 (en) 1999-10-04 2000-10-04 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990042620A KR100305681B1 (ko) 1999-10-04 1999-10-04 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20010035856A KR20010035856A (ko) 2001-05-07
KR100305681B1 true KR100305681B1 (ko) 2001-11-02

Family

ID=19613865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990042620A KR100305681B1 (ko) 1999-10-04 1999-10-04 반도체소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US6313020B1 (ko)
KR (1) KR100305681B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6864753B2 (en) * 2002-06-11 2005-03-08 The Regents Of The University Of California Stabilization technique for phase-locked frequency synthesizers
US6815355B2 (en) * 2002-10-09 2004-11-09 Chartered Semiconductor Manufacturing Ltd. Method of integrating L-shaped spacers in a high performance CMOS process via use of an oxide-nitride-doped oxide spacer
US6878583B2 (en) 2003-02-05 2005-04-12 Taiwan Semiconductor Manufacturing Company Integration method to enhance p+ gate activation
US20040188765A1 (en) * 2003-03-28 2004-09-30 International Business Machines Corporation Cmos device integration for low external resistance
KR100485910B1 (ko) * 2003-06-20 2005-04-29 삼성전자주식회사 고내압 모스 트랜지스터 및 그 제조 방법
US20050054182A1 (en) * 2003-09-08 2005-03-10 Macronix International Co., Ltd. Method for suppressing boron penetration by implantation in P+ MOSFETS
KR100596880B1 (ko) * 2004-09-01 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 형성 방법
US8076228B2 (en) * 2007-01-29 2011-12-13 Infineon Technologies Ag Low noise transistor and method of making same
JP2008198763A (ja) * 2007-02-13 2008-08-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5525534A (en) * 1992-03-13 1996-06-11 Fujitsu Limited Method of producing a semiconductor device using a reticle having a polygonal shaped hole
US5563093A (en) * 1993-01-28 1996-10-08 Kawasaki Steel Corporation Method of manufacturing fet semiconductor devices with polysilicon gate having large grain sizes
KR100302187B1 (ko) * 1997-10-08 2001-11-22 윤종용 반도체장치제조방법

Also Published As

Publication number Publication date
KR20010035856A (ko) 2001-05-07
US6313020B1 (en) 2001-11-06

Similar Documents

Publication Publication Date Title
KR100410574B1 (ko) 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
US6133082A (en) Method of fabricating CMOS semiconductor device
KR100226758B1 (ko) 씨모스펫 제조방법
KR19990030992A (ko) 더블 스페이서를 구비한 반도체 장치 및 그 제조 방법
KR19980039124A (ko) 반도체 소자의 제조방법
JP2001332630A (ja) 半導体装置の製造方法
JPH06268165A (ja) 半導体トランジスタの製造方法およびその構造
US5849615A (en) Semiconductor processing method of fabricating field effect transistors
KR100305681B1 (ko) 반도체소자 및 그 제조방법
JP2790050B2 (ja) 半導体装置の製造方法
JP3425043B2 (ja) Ｍｉｓ型半導体装置の製造方法
KR100655069B1 (ko) 듀얼 게이트형 모스 트랜지스터 제조방법
JP2809080B2 (ja) 半導体装置の製造方法
JP2796047B2 (ja) Ｃｍｏｓトランジスタの製造方法
JPH1012748A (ja) 半導体装置の製造方法
JPH0637309A (ja) 半導体装置の製造方法
KR100549941B1 (ko) 반도체소자의 게이트전극 구조
JP3714757B2 (ja) Ｍｉｓ型半導体装置の製造方法
KR100431324B1 (ko) 반도체장치의 제조방법
JPH09306862A (ja) 半導体装置の製造方法
JPH063808B2 (ja) Ｍｏｓ型半導体装置の製造方法
KR100401500B1 (ko) 반도체장치의 제조방법
KR100609235B1 (ko) 반도체 소자의 제조 방법
JPH042168A (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
KR100255995B1 (ko) 상보형 엠오에스 전계효과 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080729

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee