JPH09306862A

JPH09306862A - 半導体装置の製造方法

Info

Publication number: JPH09306862A
Application number: JP12190096A
Authority: JP
Inventors: Akihiro Shimizu; 昭博清水; Kosuke Okuyama; 幸祐奥山; Katsuhiko Kubota; 勝彦久保田
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1996-05-16
Filing date: 1996-05-16
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】ＭＩＳ型電界効果トランジスタにおける基板内
導入不純物の再分布を抑制して、逆短チャネル効果およ
び短チャネル効果を抑制できる半導体装置の製造方法を
提供する。【解決手段】高濃度ソース・ドレイン領域形成のための
イオン注入と、９５０℃以上、分オーダーのアニール
を、基板内不純物分布の形成工程前に行うか、あるいは
６００〜７００℃程度の第１段階アニールと、９５０℃
以上で秒オーダーの第２段階アニールを、上記基板内不
純物分布の形成工程前に行う。【効果】高濃度ソース・ドレイン領域形成にともなう基
板内導入不純物の再分布が抑制され、逆短チャネル効果
および短チャネル効果が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、詳しくは、ＭＩＳ型電界効果トランジスタの
基板内に導入された不純物の再分布を抑制し、短チャネ
ル効果を防止するのに特に有効な半導体装置の製造方法
に関する。

【０００２】

【従来の技術】周知のように、従来のＭＩＳ型電界効ト
ランジスタの製造方法においては、イオン注入およびそ
の後に行われるアニールによって高濃度ソース・ドレイ
ン領域が形成される。この場合、例えば電子情報通信学
会、信学技法、エス・デー・エム（ＳＤＭ）９５-５０、
１９９５年の第６７項から第７４項に記載されているよ
うに、イオン注入された高濃度不純物が活性化されると
同時に、予め導入されていた基板内不純物が再分布し
て、逆短チャネル効果（チャネル長が短くなるにともな
ってしきい値電圧が上昇する現象）が生ずるとともに、
一方ではイオン注入された上記高濃度不純物の再分布に
よって短チャネル効果が促進される。

【０００３】すなわち、高濃度イオン注入によって形成
された高濃度ソース・ドレイン領域内に形成された過剰
な点欠陥が、上記アニールによって拡散され、それにと
もなって基板内不純物が再分布して逆短チャネル効果が
生じる。一方、上記高濃度ソース・ドレイン領域が上記
アニールによって再結晶する際に、二次欠陥として転位
ループが形成される。この転位ループ内に周囲の基板不
純物が取り込まれて、高濃度ソース・ドレイン領域の周
辺には基板不純物が欠乏した層（空乏層）が形成され、
この空乏層によって短チャネル効果が助長される。

【０００４】微細なＭＩＳ型電界効果トランジスタを形
成する際には、上記両現象が同時に起り、逆短チャネル
効果と短チャネル効果が同時に生じるため、例えばしき
い値電圧を正確に制御するのが難しく、高性能な微細Ｍ
ＩＳ型電界効果トランジスタを高い精度で形成する際の
障害になっていた。

【０００５】上記基板内不純物の再分布を抑制するため
には、下記方法が提案されている。（１）例えば上記文献中に記載されているように、基板
内不純物分布およびゲート電極を形成し、さらに高濃度
ソース・ドレイン領域を形成するための高濃度イオン注
入を行った後、高温短時間のアニール、すなわち高温の
急速加熱冷却アニール（Rapid Thermal Annealing;以下
ＲＴＡと記す）を行う。

【０００６】（２）図２に示したように、イオン注入層
９および高濃度ソース・ドレイン領域１１をイオン注入
によって形成した後、第１のＲＴＡ（１，０００℃、５
秒）を行い、さらにチャネルイオンを注入した後、第２
のＲＴＡを行って基板内に不純物分布領域１２を形成す
る（シンポジウムオンブイエルエスアイテクノロ
ジーダイジェストオブテクニカルペイパース、
１９９５年;Symposiumon VLSI Technology Digest of T
echnical Papers, 1995、第９項〜第１０項）。

【０００７】

【発明が解決しようとする課題】上記従来の方法（１）
によれば、高濃度ソース・ドレイン領域を形成するため
のイオン注入後に行われるアニールを、高温かつ短時間
（１，０００℃、５秒）のＲＴＡとすることによって、
逆短チャネル効果を抑制することができ、短チャネル効
果もわずかに抑制される。

【０００８】また、逆短チャネル効果発生の原因となる
基板不純物の再分布は、上記高濃度ソース・ドレイン領
域を形成するためのイオン注入の後に行われるアニール
が高温（９５０℃以上）であれば、秒オーダーの短時間
アニールを行うことによって効果的に抑制できる。

【０００９】しかし、高濃度ソース・ドレイン領域内に
おける転位ループの発生は、秒オーダーの短時間アニー
ルでは完全に抑制できない。転位ループが発生すると、
上記のように、以後の熱処理によって基板不純物の再分
布が起り、これによって短チャネル効果が助長されるの
で、短チャネル効果の助長を抑制する効果は極めて不十
分である。

【００１０】また、上記従来の方法（２）は、基板不純
物の導入を高濃度ソース・ドレイン領域を形成した後に
行っているため、上記従来の方法（１）と同様に、逆短
チャネル効果の原因となる基板不純物の再分布は起ら
ず、逆短チャネル効果は抑制される。

【００１１】しかし、高濃度ソース・ドレイン領域を形
成した後に行われるアニールが、上記従来の方法（１）
と同様に高温かつ短時間のアニールであるため、高濃度
ソース・ドレイン領域内における転位ループの発生を防
止できず、短チャネル効果を抑制する効果は極めて不十
分である。

【００１２】本発明の目的は、上記従来の方法が有する
問題を解決し、上記基板内不純物の再分布とくに短チャ
ネル効果を助長している基板内不純物の再分布を効果的
に抑制することができる半導体装置の製造方法を提供す
ることである。

【００１３】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置の製造方法は、第１導電型を有す
る半導体基板の所定領域に、上記第１導電型とは逆の第
２導電型不純物をイオン注入して高濃度ソース・ドレイ
ン領域を形成する工程と、温度１，０００℃以上１，２
００℃以下および時間１分以上１０分以下である第１の
アニールを行なって上記高濃度ソース・ドレイン領域を
結晶化させる工程と、上記第１導電型を有する不純物を
イオン注入して、上記半導体基板の所定領域に第１導電
型不純物ドープ領域を形成する工程と、第２のアニール
を行う工程を少なくとも含むことを特徴とし、それによ
て上記目的は達成される。

【００１４】また、本発明の上記目的は、第１導電型を
有する半導体基板の所定領域に、上記第１導電型とは逆
の第２導電型不純物をイオン注入して高濃度ソース・ド
レイン領域を形成する工程と、温度６００℃以上７００
℃以下、時間１秒以上５分以下である第１段階アニール
および温度９５０℃以上１，２００℃以下、時間１秒以
上６０秒以下の第２段階アニールを含む第１のアニール
を行って上記高濃度ソース・ドレイン領域を結晶化させ
る工程と、上記第１導電型を有する不純物をイオン注入
して上記半導体基板の所定領域に第１導電型不純物ドー
プ領域を形成する工程と、第２のアニールを行う工程を
少なくとも含むことによっても解決される。

【００１５】すなわち、上記高濃度イオン注入後に、
１，０００℃以上の高温度で分オーダー（たとえば１，
０００℃、５分）の第１のアニールを行って、上記高濃
度ソース・ドレイン領域を活性化させると、高濃度ソー
ス・ドレイン領域内部における転位ループの発生は著し
く減少する。そのため、基板内不純物が以後のアニール
によって再分布することはほとんどなく、短チャネル効
果が助長されることはない。

【００１６】さらに、高濃度ソース・ドレイン領域を活
性化させるための上記第１のアニールを、６００〜７０
０℃程度の第１段階の低温アニールと、８５０℃以上の
第２段階高温アニールを含む多段階アニールとすること
により、高濃度ソース・ドレイン領域内部における転位
ループの発生は極めて効果的に減少し、基板内不純物が
以後の熱処理によって再分布することはないので、短チ
ャネル効果の抑制に極めて有効である。上記第１段階の
低温アニールによって、逆短チャネル効果の発生に関与
する基板不純物が再分布されるが、本願発明では、上記
第１のアニールの後に、基板不純物分布を形成している
ので、基板不純物分布が上記第１のアニールによって影
響される恐れはなく支障はない。

【００１７】上記第１導電型不純物ドープ領域は、ＭＩ
ＳＦＥＴのウエル領域、パンチスルーストッパ若しくは
しきい値電圧調整用領域として用いることができる。

【００１８】上記高濃度ソース・ドレイン領域を形成す
るために行われる高濃度イオンを注入におけるドーズ量
は、多いほど好ましく２×１０¹⁴ｃｍ^-3以上、固溶度限
界以下でとすれば、低抵抗の高濃度ソース・ドレイン領
域が形成できる。

【００１９】上記第２のアニールの温度は９５０℃以上
１，２００℃以下であり、時間は１秒以上６０秒以下と
すれば、不純物の再分布が少なく結晶性は良好になる。

【００２０】上記高濃度ソース・ドレイン領域を形成す
るための高濃度イオン注入を行う際における、上記半導
体基板の不純物分布は一様であることが好ましい。

【００２１】上記第２導電型不純物をイオン注入して高
濃度ソース・ドレイン領域を形成する工程は、上記半導
体基板上にゲート絶縁膜を介して形成されたゲート電極
の表面に薄い絶縁膜を形成した後に行われることが好ま
しい。

【００２２】上記第２導電型不純物をイオン注入して高
濃度ソース・ドレイン領域を形成する前に、上記第２導
電型不純物をイオン注入して上記高濃度ソース・ドレイ
ン領域より不純物濃度が低い低濃度ソース・ドレイン領
域を形成することによって、ＬＤＤ(Lighty Doped Drei
n)構造と呼ばれるＭＩＳＦＥＴを形成することができ、
短チャネル効果の抑制に極めて有効である。

【００２３】この低濃度ソース・ドレイン領域を形成す
る工程は、上記半導体基板上にゲート絶縁膜を介して形
成されたゲート電極の表面に薄い絶縁膜を形成した後に
行うことができ、さらに上記低濃度ソース・ドレイン領
域を形成した後に、温度９５０℃以上１，２００℃以
下、時間１秒以上６０秒以下のアニールが行うことによ
って好ましい結果が得られる。

【００２４】上記高濃度ソース・ドレイン領域を形成す
るために行われる第２導電型不純物のイオン注入は、上
記半導体基板上にゲート絶縁膜を介して形成されたゲー
ト電極の側面上に絶縁膜からなるスペーサーを選択的に
形成した後に行うことができる。これにより、上記低濃
度ソース・ドレイン領域の一部をチャネル側に残してＬ
ＤＤ構造を形成できる。

【００２５】上記第１導電型を有する不純物は、少なく
とも上記半導体基板上にゲート絶縁膜を介して形成され
たゲート電極、上記素子間分離用絶縁膜および当該素子
間分離用絶縁膜と上記ゲート電極の間の上記半導体基板
の表面上に形成された絶縁膜を介して上記半導体基板に
イオン注入することができ、これによって、上記ゲート
電極、上記素子間分離用絶縁膜および当該素子間分離用
絶縁膜と上記ゲート電極の間の上記半導体基板の表面上
に形成された絶縁膜の下方に第１導電型不純物ドープ領
域を連続して形成できる。

【００２６】上記第１導電型および第２導電型を、それ
ぞれｐ型およびｎ型とすることによってｎチャネルＭＩ
ＳＦＥＴが形成できる。

【００２７】さらに、上記第１導電型不純物ドープ領域
の少なくとも一部は、上記半導体基板内の、上記高濃度
ソース・ドレイン領域の底部より深い部分に形成するこ
とができる。

【００２８】

【発明の実施の形態】上記第１導電型不純物としては、
例えば硼素（Ｂ）若しくはフッ化硼素（ＢＦ₂）などを
用いることができ、上記第２導電型不純物としては、例
えば燐（Ｐ）若しくは砒素（Ａｓ）などを用いることが
できる。

【００２９】ＭＩＳ型電界効果トランジスタはＬＤＤ構
造とするのが好ましく、上記低濃度ソース・ドレイン領
域の深さは２０〜５０ｎｍ、チャネル方向における長さ
は０．０５〜０．１μｍとすれば好ましい結果が得られ
る。高濃度および低濃度ソース・ドレイン領域の接合深
さおよび不純物濃度は、イオン注入の加速電圧およびド
ーズ量を変えることによって容易に制御することができ
る。また、上記第１および第２のアニールおよび基板内
不純物分布の形成は、いずれもＬＤＤ構造を形成した後
に行われる。第１および第２のアニールは、周知の電
熱アニール炉またはランプアニール炉を用いて行うこと
ができる。

【００３０】また、上記第１導電型不純物ドープ領域を
形成するためのイオン注入の際の加速電圧は、ドープす
べきイオン種などによって適宜選択される。

【００３１】

【実施例】

〈実施例１〉本発明の第１の実施例を図１を用いて説明
する。図１は、本実施例によるｎチャネルＭＩＳ型電界
効果トランジスタの製造方法を示す図である。

【００３２】図１（ａ）に示したように、ｐ型１０Ω・
ｃｍのシリコン基板１の所定部分に、周知の選択酸化法
を用いて素子分離用の厚いシリコン酸化膜２を形成した
後、周知の熱酸化法を用いてシリコン酸化膜からなる厚
さ６〜９ｎｍのゲート絶縁膜３を形成した。次に、周知
のＣＶＤ法（化学気相蒸着法）を用いて多結晶シリコン
膜を全面に形成した後、周知のホトリソグラフイ技術を
用いて所定の形状にパターニングし、ゲート電極４を形
成した。

【００３３】周知の熱酸化法を用いて厚さ１０〜２０ｎ
ｍのシリコン酸化膜５を全面に形成した後、このシリコ
ン酸化膜５を介して上記シリコン基板１に、Ａｓイオン
３を、加速電圧３０〜４０ｋｅＶ、ドーズ量１〜３×１
０¹⁵ｃｍ^-2という条件で注入し、さらに枚葉式のランプ
アニール炉を用いて窒素雰囲気中１，０００℃、５分の
第１のアニールを行って、ｎ型の高濃度ソース・ドレイ
ン領域６を形成した。。

【００３４】次に、加速電圧２００〜３００ｋｅＶ、ド
ーズ量５〜８×１０¹²ｃｍ^-2という条件でＢ（硼素）イ
オンを全面にイオン注入した後、枚葉式のランプアニー
ル炉を用いて窒素雰囲気中１，０００℃、１０秒の第２
のアニールを行って、図１（ｂ）に示したように、ｐ型
の埋込層７を形成した。

【００３５】以下、周知の方法を用いて、層間絶縁膜、
コンタクト用開口部および配線などを順次形成して、Ｍ
ＩＳ型電界効果トランジスタを形成した。

【００３６】本実施例においては、上記高濃度ソース・
ドレイン領域６内には転位ループがほとんど形成されな
いため、上記高濃度ソース・ドレイン領域６による、シ
リコン基板１内におけるＢの再分布はほとんど生じなか
った。

【００３７】そのため、図３に示したしきい値のゲート
長依存性から明らかなように、従来プロセスの場合は、
ゲート長０．３μｍ近傍でしきい値電圧が上昇し、逆短
チャネル効果の発生が認められるのに対し、本実施例で
はこのようなしきい値電圧の上昇は認められず、逆短チ
ャネル効果の発生は防止されていることが確認された。

【００３８】図３に示した従来プロセスにおいては、Ｂ
埋込層を基板内部に形成した後、砒素の高濃度イオン注
入と８５０℃、２０分の炉体アニールによって高濃度ソ
ース・ドレイン領域を形成した。そのため、この炉体ア
ニールによってＢが再分布して、逆短チャネル効果が生
じたものである。しかし、本実施例ではｐ型の埋込層７
を形成した後には、このような長時間のアニールは行わ
れないため、Ｂの再分布とそれによる逆短チャネル効果
の発生は防止されたのである。

【００３９】しかも、本実施例では、短チャネル効果も
著しく改善されていることが確認された。短チャネル効
果の改善量はゲート長として約０．１μｍであり、逆短
チャネル効果の防止とあいまって、ＭＩＳ型電界効果ト
ランジスタにおけるしきい値電圧の制御性および電流駆
動能力など、各種特性を著しく向上できた。

【００４０】また、本実施例では、上記Ｂ埋込層７は、
ゲート電極４や素子分離絶縁膜２を介したイオン注入に
よって形成されるため、ゲート電極４の下方の領域で
は、上記Ｂ埋込層７がパンチスルーストッパ層として作
用し、短チャネル効果の抑制に効果的であった。しか
も、図１（ｂ）から明らかなように、上記高濃度ソース
・ドレイン領域６の下方の上記Ｂ埋込層７は、シリコン
基板１の深部に形成され、両者の間隔が大きいので、接
合容量はほとんど増大しなかった。さらに、素子分離用
絶縁膜２の下に形成された上記Ｂ埋込層７はチャネルス
トッパとして作用し、素子間分離特性が向上した。な
お、パンチスルーストッパ層としては、かならずしも全
面に形成しなくてもよく、周知のホトリソグラフイ技術
を用いて、ゲート電極４の下方のみに形成してもよい。

【００４１】なお、基板内不純物としては、基板内のさ
らに深部に形成されるウエル領域も含まれるが、ウエル
領域はＭＩＳ型電界効果トランジスタの特性に直接影響
しないので、本明細書における基板内不純物は、パンチ
スルーストッパ層やしきい値電圧設定用不純物など、基
板の比較浅い領域に形成され、ＭＩＳ型電界効果トラン
ジスタの特性に直接影響する不純物をいう。

【００４２】通常の均一分布型ウエル領域の場合、不純
物再分布の影響が無視できる低濃度であれば、高濃度ソ
ース・ドレイン領域を形成する前に、ウエル領域を形成
してもよい。レトログレードウエルのように、埋込型ウ
エルの場合は、不純物の再分布によるトランジスタへの
影響が小さいので、ウエル領域はいつ形成してもよい。

【００４３】本実施例では、Ａｓの高濃度イオン注入後
のアニールを、１，０００℃、５分としたが、高濃度イ
オン注入領域内に転位ループが形成されず、かつ、ソー
ス・ドレインの接合深さが許容される範囲内であれば、
さらに高温、長時間としもよい。１，０００℃、５分で
も上記接合深さが深すぎる場合は、上記アニールを例え
ば、７００℃、１分の第１段階のアニールとそれに続く
１，０００℃、１０秒の第２段階のアニールという２段
階のアニールに代えてもよい。このようにすれば、基板
内のＢの再分布が抑制されると共に、高濃度ソース・ド
レイン領域の接合深さを浅くすることができる。

【００４４】さらに、上記高濃度ソース・ドレイン領域
を形成するための高濃度イオン注入を行う際の、シリコ
ン基板の温度を−１００℃〜−２００℃にすれば、上記
高濃度ソース・ドレイン領域内における転位ループの発
生はさらに効果的に抑制される。

【００４５】〈実施例２〉本発明の第２の実施例を図４
を用いて説明する。本実施例は、高濃度ドレイン領域１
１に接して、低濃度のドレイン領域９がチャネル側に形
成された、一般にＬＤＤ構造と呼ばれるｎチャネル電界
効果トランジスタの製造に、本発明を適用した例であ
る。

【００４６】まず、図４（ａ）に示したように、ｐ型、
１０Ω・ｃｍのシリコン基板１の所定部分を、周知の選
択酸化法を用いて酸化して、素子分離用の厚いシリコン
酸化膜２を形成した後、周知の熱酸化法を用いて厚さ６
〜９ｎｍのシリコン酸化膜からなるゲート絶縁膜３を形
成した。周知のＣＶＤ法を用いて多結晶シリコン膜を全
面に形成した後、不要部分を除去してゲート電極４を形
成した。さらに、周知の熱酸化法を用いて厚さ１０〜２
０ｎｍのシリコン酸化膜５を全面に形成した後、加速電
圧３０〜４０ｋｅＶ、ドーズ量２〜５×１０¹³ｃｍ^-2と
いう条件で、燐（Ｐ）をイオン注入し、枚葉式ランプア
ニール炉を用いた窒素雰囲気中１，０００℃、１０秒の
アニールを行い、低濃度のソース・ドレイン領域９を形
成した。

【００４７】次に、周知のＣＶＤ法を用いて厚さ１３０
ｎｍのシリコン酸化膜を全面に形成した後、全面異方性
エッチングを行って、図４（ｂ）に示したように、上記
シリコン酸化膜のうち上記ゲート電極４の側壁上に形成
された部分のみに残し、他の部分は除去してスペーサ１
０を形成した。スペーサ１０の幅（チャネル方向の長
さ）は約０．１μｍであった。

【００４８】加速電圧３０〜４０ｋｅＶ、ドーズ量２×
１０¹⁵ｃｍ^-2という条件で、砒素（Ａｓ）を高濃度イオ
ン注入した後、枚葉式ランプアニール炉を用いた窒素雰
囲気中１，０００℃、５分のアニールを行って、高濃度
ソース・ドレイン領域１１を形成した。この際、高濃度
ソース・ドレイン領域１１の内部には、二次欠陥である
転位ループはほとんど発生しなかった。また、低濃度ソ
ース・ドレイン領域９においては、先に行われた上記ア
ニールによって増速拡散は既に終了しているので、アニ
ールを行なっても、低濃度ソース・ドレイン９の接合深
さはほとんど変わらなかった。

【００４９】次に、上記ゲート電極４および素子分離用
の絶縁膜２などを介して、加速電圧５００〜８００ｋｅ
Ｖ、ドーズ量１〜３×１０¹²ｃｍ^-2および加速電圧２０
０〜３００ｋｅＶ、ドーズ量５〜８×１０¹²ｃｍ^-2とい
う条件で、Ｂのイオン注入を２回行った後、ランプアニ
ール炉を用いて窒素雰囲気中１，０００℃、１０秒のア
ニールを行った。この結果、図４（ｃ）に示したよう
に、高エネルギのイオン注入によって、シリコン基板１
の深い部分にｐ型のウエル領域１３が形成され、低エネ
ルギのイオン注入によって、パンチスルーストッパ層１
２がシリコン基板１の浅い部分に形成された。

【００５０】層間絶縁膜、コンタクト孔および配線など
を周知の方法を用いて形成し、ＬＤＤ構造のＭＩＳ型電
界効果トランジスタを形成した。

【００５１】本実施例によれば、上記実施例１と同様に
短チャネル効果は抑制され、しかも、ＬＤＤ構造を有し
ているため、チャネル長がさらに短いＭＩＳ型電界効果
トランジスタが得られた。また、本実施例ではウエル領
域１３とパンチスルーストッパ層１２がほぼ同時に形成
されるので、製造工程も簡便である。本実施例では基板
構造は２段になっているが、しきい値設定層などを含め
て多段構造としても支障はない。ウエル領域１３として
は、広く用いられている均一分布型ウエルを、素子分離
領域を形成するより先に形成してもよい。ただし、この
場合は、ウエル領域の不純物濃度を、パンチスルースト
ッパ層に比べて十分低くすることが必要である。このよ
うにすれば、たとえこのウエル領域内に不純物の再分布
が起っても、特性への影響はほとんどない。

【００５２】〈実施例３〉本発明の第３の実施例を、図
５を用いて説明する。図５は、本発明によって相補型Ｍ
ＩＳ電界効果トランジスタ（ＣＭＯＳＦＥＴ）を製造し
た実施例を示す工程図である。

【００５３】まず、図５（ａ）に示したように、ｐ型１
０Ωｃｍのシリコン基板２１の所望部分に、周知の選択
熱酸化法を用いて素子分離用の厚いシリコン酸化膜２２
を形成した。

【００５４】次に、ｎチャネル側に、ホウ素（Ｂ）を加
速電圧３００ｋｅＶ、ドーズ量１〜２×１０¹³ｃｍ^-2と
いう条件でイオン注入し、さらにｐチャネル側に、燐
（Ｐ）を加速電圧５００ｋｅＶ、ドーズ量１〜２×１０
¹³ｃｍ^-2という条件でイオン注入した後、１，０００
℃、１０分の炉体アニールを行って、ｎ型ウエル領域２
３およびｐ型ウエル領域２４を上記シリコン基板２１の
内部に形成した。

【００５５】厚さ６〜９ｎｍのシリコン酸化膜からなる
ゲート絶縁膜２５を形成した後、厚さ約３００ｎｍの多
結晶シリコン膜を、周知のＣＶＤ法を用いて全面に形成
し、周知のホトリソグラフイ技術を用いて所望の形状に
加工して、ゲート電極２６を形成した。

【００５６】周知の熱酸化法を用いて、薄いシリコン酸
化膜２７を形成した後、このシリコン酸化膜２７を介し
て、ｎチャネル側には砒素（Ａｓ）を加速電圧３０〜４
０ｋｅＶ、ドーズ量１〜３×１０¹⁴ｃｍ^-2という条件
で、ｐチャネル側にはフッ化硼素（ＢＦ₂）を加速電圧
３０〜４０ｋｅＶ、ドーズ量０．５〜１×１０¹⁴ｃｍ^-2
という条件でそれぞれイオン注入し、枚葉式のランプア
ニール炉を用いて、窒素雰囲気中１，０００℃、１０分
のアニールを行った。これにより、図５（ｂ）に示した
ように、ｎ型のソース・ドレイン領域２８およびｐ型の
ソース・ドレイン領域２９がそれぞれ形成された。

【００５７】次に、周知のＣＶＤ法を用いて厚さ約１５
０ｎｍのシリコン酸化膜を全面に形成した後、周知の異
方性エッチングを行って、上記シリコン酸化膜のうち、
上記ゲート電極の側壁上に形成されている部分のみを残
し他の部分は除去して、図５（ｃ）に示したように、幅
が約１μｍのスペーサ３０を形成した。

【００５８】ｎチャネル側には砒素を加速電圧３０〜４
０ｋｅＶ、ドーズ量１〜３×１０¹⁵ｃｍ^-2という条件
で、ｐチャネル側にはフッ化硼素を加速電圧３０〜４０
ｋｅＶ、ドーズ量１〜３×１０¹⁵ｃｍ^-2という条件で、
それぞれイオン注入した後、枚葉式のランプアニール炉
を用いて、窒素雰囲気中７００℃、１分および１，００
０℃、１０秒の２段階アニールを行って、ｎ型の高濃度
ソース・ドレイン領域３１およびｐ型の高濃度ソース・
ドレイン領域３２を形成した。このようにして形成され
た高濃度ソース・ドレイン領域３１、３２の内部には、
二次欠陥である転位ループの発生はほとんど認められな
かった。また、上記低濃度ソース・ドレイン２８、２９
の形成後、上記高濃度ソース・ドレイン領域３１、３２
の形成前にあらかじめ行われた１，０００℃、１０秒の
上記アニールによって増速拡散は終了しているので、上
記２段階アニールによる上記低濃度ソース・ドレイン２
８、２９の接合深さの伸びはほとんど認められなかっ
た。

【００５９】次に、図５（ｄ）に示したように、上記ゲ
ート電極２６および素子分離用シリコン酸化膜２２など
を介して上記シリコン基板２１内に、ｎチャネル側には
加速電圧１５０〜１８０ＫｅＶ、ドーズ量５〜８×１０
¹²ｃｍ^-2という条件で硼素を、ｐチャネル側には加速電
圧２５０〜３００ＫｅＶ、ドーズ量５〜８×１０¹²ｃｍ
^-2という条件で燐をそれぞれイオン注入した後、上記ラ
ンプアニール炉を用いて１，０００℃、１０秒のアニー
ルを行った。その結果、短チャネル効果抑制用の埋込層
３３、３４が、ゲート電極２６の下方にそれぞれ形成さ
れた。

【００６０】図５（ｅ）に示したように、周知のチタン
シリサイド技術を用いて、チタンシリサイド膜３５を、
上記高濃度ソース・ドレイン領域３１、３２およびゲー
ト電極２６上に自己整合的に選択的に形成した。以下、
層間絶縁膜の形成、コンタクト孔の形成および配線工程
など、周知の各工程を経てＣＭＯＳＦＥＴを形成した。

【００６１】本実施例において形成されたＣＭＯＳＦＥ
Ｔは、ｎチャネルＭＩＳ電界効果トランジスタのみでは
なく、ｐチャネルＭＩＳ電界効果トランジスタにおいて
も、短チャネル効果は著しく減少され、極めて高性能の
ＣＭＯＳＦＥＴが形成された。

【００６２】

【発明の効果】上記説明から明らかなように、本発明に
よれば、高濃度ソース・ドレイン領域の形成にともなう
基板不純物の再分布が効果的に防止できるので、逆短チ
ャネル効果および短チャネル効果は抑制され、高性能の
微細ＭＩＳ電界効果トランジスタを効率的に製造するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す図、

【図２】従来の製造方法をを示す図、

【図３】本発明の効果を説明するための図、

【図４】本発明の第２の実施例を示す図、

【図５】本発明の第３の実施例を示す図。

【符号の説明】

１…シリコン基板、２…素子間分離用絶縁膜、３…ゲー
ト絶縁膜、４…ゲート電極、５…シリコン酸化膜、６…
ソース・ドレイン領域、７…埋込層、９…低濃度ソース
・ドレイン領域、１１…高濃度ソース・ドレイン領域、
２１…シリコン基板、２３、２４…ウエル領域、２５…
ゲート絶縁膜、２６…ゲート電極、２８、２９…低濃度
ソース・ドレイン領域、３０…スペーサー、３１、３２
…高濃度ソース・ドレイン領域、３３、３４…埋込層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者清水昭博東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者奥山幸祐東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者久保田勝彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】第１導電型を有する半導体基板の所定領域
に、上記第１導電型とは逆の第２導電型不純物をイオン
注入して高濃度イオン注入領域を形成する工程と、温度
１，０００℃以上１，２００℃以下および時間１分以上
１０分以下である第１のアニールを行なって上記高濃度
イオン注入領域を結晶化し、高濃度ソース・ドレイン領
域を形成する工程と、上記第１導電型を有する不純物を
イオン注入して、上記半導体基板の所定領域に第１導電
型不純物ドープ領域を形成する工程と、第２のアニール
を行う工程を少なくとも含むことを特徴とする半導体装
置の製造方法。
【請求項２】第１導電型を有する半導体基板の所定領域
に、上記第１導電型とは逆の第２導電型不純物をイオン
注入して高濃度イオン注入領域を形成する工程と、温度
６００℃以上７００℃以下、時間１秒分以上５分以下で
ある第１段階アニールおよび温度９５０℃以上１，２０
０℃以下、時間１秒以上６０秒以下の第２段階アニール
を含む第１のアニールを行って上記高濃度イオン注入領
域を結晶化させ高濃度ソース・ドレイン領域を形成する
工程と、上記第１導電型を有する不純物をイオン注入し
て、上記半導体基板の所定領域に第１導電型不純物ドー
プ領域を形成する工程と、第２のアニールを行う工程を
少なくとも含むことを特徴とする半導体装置の製造方
法。
【請求項３】上記第１導電型不純物ドープ領域は、ウエ
ル領域、パンチスルーストッパ若しくはしきい値電圧調
整用領域であることを特徴とす請求項１若しくは２に記
載の半導体装置の製造方法。
【請求項４】上記高濃度イオン注入領域を形成する工程
におけるドーズ量は、２×１０¹⁴ｃｍ^-3以上、固溶度限
界以下であることを特徴とする請求項１から３のいずれ
か一に記載の半導体装置の製造方法。
【請求項５】上記第２のアニールの温度は９５０℃以上
１，２００℃以下であり、時間は１秒以上６０秒以下で
あることを特徴とする請求項１から４のいずれか一に記
載の半導体装置の製造方法。
【請求項６】上記第２導電型不純物をイオンを注入する
際の、上記半導体基板の不純物分布は一様であることを
特徴とする請求項１から５のいずれか一に記載の半導体
装置の製造方法。
【請求項７】上記高濃度イオン注入領域を形成する工程
は、上記半導体基板上にゲート絶縁膜を介して形成され
たゲート電極の表面に薄い絶縁膜を形成した後に行われ
ることを特徴とする請求項１から６のいずれか一に記載
の半導体装置の製造方法。
【請求項８】上記高濃度イオン注入領域を形成する工程
の前に、上記第２導電型不純物をイオン注入して上記高
濃度ソース・ドレイン領域より不純物濃度が低い低濃度
ソース・ドレイン領域を形成する工程が行われることを
特徴とする請求項１から６のいずれか一に記載の半導体
装置の製造方法。
【請求項９】上記低濃度ソース・ドレイン領域を形成す
る工程は、上記半導体基板上にゲート絶縁膜を介して形
成されたゲート電極の表面に薄い絶縁膜を形成した後に
行われわれることを特徴とする請求項８に記載の半導体
装置の製造方法。
【請求項１０】上記低濃度ソース・ドレイン領域を形成
する工程の後、上記高濃度イオン注入領域を形成する工
程の前に、温度９５０℃以上１，２００℃以下、時間１
秒以上６０秒以下のアニールが行われることを特徴とす
る請求項７もしくはに記載の半導体装置の製造方法。
【請求項１１】上記高濃度イオン注入領域を形成する工
程は、上記半導体基板上にゲート絶縁膜を介して形成さ
れたゲート電極の側面上に絶縁膜からなるスペーサーを
選択的に形成した後に行われれることを特徴とする請求
項７から１０のいずれか一に記載の半導体装置の製造方
法。
【請求項１２】上記第１導電型を有する不純物は、少な
くとも上記半導体基板上にゲート絶縁膜を介して形成さ
れたゲート電極、上記素子間分離用絶縁膜および当該素
子間分離用絶縁膜と上記ゲート電極の間の上記半導体基
板の表面上に形成された絶縁膜を介して上記半導体基板
にイオン注入されることを特徴とする請求項１から１１
のいずれか一に記載の半導体装置の製造方法。
【請求項１３】上記第１導電型および第２導電型は、そ
れぞれｐ型およびｎ型であることを特徴とする請求項１
から１２のいずれか一に記載の半導体装置の製造方法。
【請求項１４】上記第１導電型不純物ドープ領域の少な
くとも一部は、上記高濃度ソース・ドレイン領域の底部
より深い部分に形成されることを特徴とする請求項１か
ら１３のいずれか一に記載の半導体装置の製造方法。