JPH06216379A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06216379A JPH06216379A JP605593A JP605593A JPH06216379A JP H06216379 A JPH06216379 A JP H06216379A JP 605593 A JP605593 A JP 605593A JP 605593 A JP605593 A JP 605593A JP H06216379 A JPH06216379 A JP H06216379A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ型半導体装置の動作を改良すると共
に、この半導体装置の製造工程を簡略化する。 【構成】 チャネル領域３９の下方にのみ×印で示す閾
値調整用不純物の注入された領域及び○印で示すパンチ
スルーストッパ用不純物の調整された領域を形成する。
これによって、ソース領域３６、ドレイン領域３８の接
合容量を減少し、動作の高速性を確保する。さらに、こ
れら閾値調整用及びパンチスルーストッパ用不純物の注
入を、サイドウォール４８を形成した後に自己整合によ
って行うため、工程を簡略化することができる。
に、この半導体装置の製造工程を簡略化する。 【構成】 チャネル領域３９の下方にのみ×印で示す閾
値調整用不純物の注入された領域及び○印で示すパンチ
スルーストッパ用不純物の調整された領域を形成する。
これによって、ソース領域３６、ドレイン領域３８の接
合容量を減少し、動作の高速性を確保する。さらに、こ
れら閾値調整用及びパンチスルーストッパ用不純物の注
入を、サイドウォール４８を形成した後に自己整合によ
って行うため、工程を簡略化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に複数のＭ
ＯＳトランジスタを形成する半導体装置及びその製造方
法に関する。
ＯＳトランジスタを形成する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】従来より、ＭＯＳ型の半導体装置が広く
利用されており、その微細化（高集積化）、動作の高速
化について各種の改良が提案されている。例えば、微細
ＭＯＳトランジスタにおいては、ドレーン領域近くの高
電界中のホットエレクトロンにより、動作の信頼性が落
ちる。そこで、ドレーン領域のチャネル側に不純物濃度
の低い領域を形成し高電界を緩和するＬＤＤ（ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）−ＭＯＳが知られて
いる。
利用されており、その微細化（高集積化）、動作の高速
化について各種の改良が提案されている。例えば、微細
ＭＯＳトランジスタにおいては、ドレーン領域近くの高
電界中のホットエレクトロンにより、動作の信頼性が落
ちる。そこで、ドレーン領域のチャネル側に不純物濃度
の低い領域を形成し高電界を緩和するＬＤＤ（ｌｉｇｈ
ｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）−ＭＯＳが知られて
いる。
【０００３】このＬＤＤ−ＭＯＳの製造方法について、
ＮチャネルＭＯＳの場合を例として図９〜図１３を参照
して説明する。
ＮチャネルＭＯＳの場合を例として図９〜図１３を参照
して説明する。
【０００４】まず、周知の方法により、Ｎ型シリコン基
板１１、Ｐウェル１２を形成すると共に、局所酸化法
（ＬＯＣＯＳ）によって、酸化シリコン（ＳｉＯ2 ）の
素子分離領域１３を形成する。そして、この表面に犠牲
酸化膜１４を形成して、図９に示す構造を得る。次に、
図１０に示すように、Ｐウェル１２の表面の犠牲酸化膜
１４を通して閾値調整用不純物（図中×印で示す）及び
パンチスルーストッパ用不純物（図中〇印で示す）を活
性領域（素子形成領域）全域に導入する。この不純物の
導入は、イオン注入によって行う。なお、パンチスルー
ストッパ用不純物は、Ｐ型の不純物であり、閾値調整用
不純物は、Ｐ型の不純物である。そして、これらイオン
注入の際のエネルギーは、所望のしきい値電圧やオフ特
性を得るための最適な不純物プロファイルを得るように
設定される。
板１１、Ｐウェル１２を形成すると共に、局所酸化法
（ＬＯＣＯＳ）によって、酸化シリコン（ＳｉＯ2 ）の
素子分離領域１３を形成する。そして、この表面に犠牲
酸化膜１４を形成して、図９に示す構造を得る。次に、
図１０に示すように、Ｐウェル１２の表面の犠牲酸化膜
１４を通して閾値調整用不純物（図中×印で示す）及び
パンチスルーストッパ用不純物（図中〇印で示す）を活
性領域（素子形成領域）全域に導入する。この不純物の
導入は、イオン注入によって行う。なお、パンチスルー
ストッパ用不純物は、Ｐ型の不純物であり、閾値調整用
不純物は、Ｐ型の不純物である。そして、これらイオン
注入の際のエネルギーは、所望のしきい値電圧やオフ特
性を得るための最適な不純物プロファイルを得るように
設定される。
【０００５】次に、犠牲酸化膜１４のエッチング工程を
経た後、図１１に示すように、ゲート酸化膜１５及び多
結晶シリコンからなるゲート電極１６を形成し、ＬＤＤ
不純物をイオン注入、すなわち低濃度のＮ型の不純物の
イオン注入を行う。これによって、ゲート酸化膜１５を
介し所定のイオン（図においてΔ印で示す）が、ドレイ
ン領域及びソース領域となる部分に注入される。その
後、図１２に示すようにＣＶＤ（Chemical Vapor Depos
ition ：気相成長法）によってサイドウォール１７を形
成し、再度Ｎ型不純物のイオン注入（図において□印で
示す）を行い、ソース領域１８、ドレイン領域１９を形
成し、図１３に示す構造の半導体装置を得る。
経た後、図１１に示すように、ゲート酸化膜１５及び多
結晶シリコンからなるゲート電極１６を形成し、ＬＤＤ
不純物をイオン注入、すなわち低濃度のＮ型の不純物の
イオン注入を行う。これによって、ゲート酸化膜１５を
介し所定のイオン（図においてΔ印で示す）が、ドレイ
ン領域及びソース領域となる部分に注入される。その
後、図１２に示すようにＣＶＤ（Chemical Vapor Depos
ition ：気相成長法）によってサイドウォール１７を形
成し、再度Ｎ型不純物のイオン注入（図において□印で
示す）を行い、ソース領域１８、ドレイン領域１９を形
成し、図１３に示す構造の半導体装置を得る。
【０００６】このように、ソース領域１８、ドレイン領
域１９を形成するためのイオン注入を、サイドウォール
１７の形成前（図１１のΔ印）及び形成後（図１２の□
印）の２回に分けて行うため、ソース領域１８、ドレイ
ン領域１９には、不純物濃度の低い領域１８ａ、１９ａ
が形成される。そして、このようにゲート電極１６の下
方のチャネル領域側に、不純物濃度の小さい領域１８
ａ、１９ａが形成されるため、ここにおける電界を低い
ものとすることができ、動作を確実にすることができ
る。なお、このようなＬＤＤ−ＭＯＳについては、特公
昭６４−７５１０号公報などに記載されている。
域１９を形成するためのイオン注入を、サイドウォール
１７の形成前（図１１のΔ印）及び形成後（図１２の□
印）の２回に分けて行うため、ソース領域１８、ドレイ
ン領域１９には、不純物濃度の低い領域１８ａ、１９ａ
が形成される。そして、このようにゲート電極１６の下
方のチャネル領域側に、不純物濃度の小さい領域１８
ａ、１９ａが形成されるため、ここにおける電界を低い
ものとすることができ、動作を確実にすることができ
る。なお、このようなＬＤＤ−ＭＯＳについては、特公
昭６４−７５１０号公報などに記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
従来例によれば、閾値調整用の不純物（×）及びパンチ
スルーストッパ用不純物（〇）を活性領域全域に導入す
る。そこで、ソース領域１８、ドレイン領域１９の下方
にも、パンチスルーストッパ用不純物（〇）が残留する
こととなる。そこで、ソース領域１８、ドレイン領域１
９における接合要領が大きくなってしまい、高速の動作
に悪影響がでるという問題点があった。
従来例によれば、閾値調整用の不純物（×）及びパンチ
スルーストッパ用不純物（〇）を活性領域全域に導入す
る。そこで、ソース領域１８、ドレイン領域１９の下方
にも、パンチスルーストッパ用不純物（〇）が残留する
こととなる。そこで、ソース領域１８、ドレイン領域１
９における接合要領が大きくなってしまい、高速の動作
に悪影響がでるという問題点があった。
【０００８】また、閾値調整及びパンチスルーストッパ
用不純物注入に際し、ホトマスクを形成して、不純物の
導入部分を制限することも可能である。しかしながら、
このようなホトマスクの形成を正確に行うことは難し
く、ホトマスクの合わせ余裕をとる必要がある。そこ
で、不純物が導入される部位は、チャネル領域より広く
なってしまい、接合容量を大幅に低減することは難しか
った。また、このような処理によればマスクが１枚増
え、製造コストが上昇してしまうという問題点もあっ
た。
用不純物注入に際し、ホトマスクを形成して、不純物の
導入部分を制限することも可能である。しかしながら、
このようなホトマスクの形成を正確に行うことは難し
く、ホトマスクの合わせ余裕をとる必要がある。そこ
で、不純物が導入される部位は、チャネル領域より広く
なってしまい、接合容量を大幅に低減することは難しか
った。また、このような処理によればマスクが１枚増
え、製造コストが上昇してしまうという問題点もあっ
た。
【０００９】本発明は、上記問題点を解決することを課
題としてなされたものであり、閾値調整用またはパンチ
スルーストッパ用の不純物をチャネル領域の下方のみに
限定した半導体装置及びその製造を工程を複雑にするこ
となく達成するための方法を提供することを目的とす
る。
題としてなされたものであり、閾値調整用またはパンチ
スルーストッパ用の不純物をチャネル領域の下方のみに
限定した半導体装置及びその製造を工程を複雑にするこ
となく達成するための方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は、ソース領域
と、ドレイン領域と、この両領域に挟まれたチャネル領
域とを有するＭＯＳ型の半導体装置において、このチャ
ネル領域の下方に設けられたしきい値調整用またはパン
チスルーストッパー用の不純物拡散層を含み、上記不純
物拡散層は、チャネル領域下方にのみ形成されているこ
とを特徴とする。また、本発明は、半導体基板に複数の
ＭＯＳトランジスタを形成するＭＯＳ型の半導体装置の
製造方法において、半導体基板上に所定の間隔で素子分
離領域を形成する工程と、素子分離領域によって分割さ
れた素子形成領域上に多結晶シリコン膜を形成する工程
と、この多結晶シリコン膜の上記素子形成領域のチャネ
ル領域上に位置する部分を除去して開口部を形成する工
程と、上記開口の側壁にサイドウォールを形成する工程
と、開口部の直下のみに不純物を導入する工程と、前記
開口部内の底部にゲート酸化膜を形成した後、このゲー
ト酸化膜上に多結晶シリコンからなるゲート電極を形成
する工程と、ゲート電極上をマスクして、素子形成領域
の全面に高濃度不純物を注入する工程と、前記多結晶シ
リコン膜の不要部分を除去してソース電極及びドレイン
電極を形成する工程と、熱処理によって、ソース電極及
びドレイン電極から不純物を下方に固相拡散させてソー
ス領域及びドレイン領域を形成する工程と、を有するこ
とを特徴とする。
と、ドレイン領域と、この両領域に挟まれたチャネル領
域とを有するＭＯＳ型の半導体装置において、このチャ
ネル領域の下方に設けられたしきい値調整用またはパン
チスルーストッパー用の不純物拡散層を含み、上記不純
物拡散層は、チャネル領域下方にのみ形成されているこ
とを特徴とする。また、本発明は、半導体基板に複数の
ＭＯＳトランジスタを形成するＭＯＳ型の半導体装置の
製造方法において、半導体基板上に所定の間隔で素子分
離領域を形成する工程と、素子分離領域によって分割さ
れた素子形成領域上に多結晶シリコン膜を形成する工程
と、この多結晶シリコン膜の上記素子形成領域のチャネ
ル領域上に位置する部分を除去して開口部を形成する工
程と、上記開口の側壁にサイドウォールを形成する工程
と、開口部の直下のみに不純物を導入する工程と、前記
開口部内の底部にゲート酸化膜を形成した後、このゲー
ト酸化膜上に多結晶シリコンからなるゲート電極を形成
する工程と、ゲート電極上をマスクして、素子形成領域
の全面に高濃度不純物を注入する工程と、前記多結晶シ
リコン膜の不要部分を除去してソース電極及びドレイン
電極を形成する工程と、熱処理によって、ソース電極及
びドレイン電極から不純物を下方に固相拡散させてソー
ス領域及びドレイン領域を形成する工程と、を有するこ
とを特徴とする。
【００１１】
【作用】このように、本発明においては、ソース及びド
レイン領域に対する不純物の固相拡散源を兼ねる取出し
電極（ソース電極及びドレイン電極）を高濃度多結晶シ
リコンによって形成し、この多結晶シリコン電極と例え
ば酸化シリコンによって形成したサイドウォールとによ
ってチャネル領域に不純物を導入するための導入窓を自
己整合で形成する。そして、この窓を通して閾値調整用
またはパンチスルーストッパ用不純物をイオン注入する
ことにより、チャネル領域直下にのみ閾値調整用または
パンチスルーストッパ用の不純物拡散層が存在する構造
を実現することができる。さらに、窓に埋め込む形でゲ
ート電極用多結晶シリコンを形成することによって、ゲ
ートエッチング工程なしに自己整合によりゲート電極を
形成することができる。また、ゲート電極用多結晶シリ
コンとソース及びドレイン形成用多結晶シリコンに同一
導電型の不純物を同一工程にてイオン注入することによ
り、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳ
トランジスタ共表面チャネル型のＭＯＳトランジスタと
して形成することができる。
レイン領域に対する不純物の固相拡散源を兼ねる取出し
電極（ソース電極及びドレイン電極）を高濃度多結晶シ
リコンによって形成し、この多結晶シリコン電極と例え
ば酸化シリコンによって形成したサイドウォールとによ
ってチャネル領域に不純物を導入するための導入窓を自
己整合で形成する。そして、この窓を通して閾値調整用
またはパンチスルーストッパ用不純物をイオン注入する
ことにより、チャネル領域直下にのみ閾値調整用または
パンチスルーストッパ用の不純物拡散層が存在する構造
を実現することができる。さらに、窓に埋め込む形でゲ
ート電極用多結晶シリコンを形成することによって、ゲ
ートエッチング工程なしに自己整合によりゲート電極を
形成することができる。また、ゲート電極用多結晶シリ
コンとソース及びドレイン形成用多結晶シリコンに同一
導電型の不純物を同一工程にてイオン注入することによ
り、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳ
トランジスタ共表面チャネル型のＭＯＳトランジスタと
して形成することができる。
【００１２】これによって、製造工程を簡略化すること
ができると共に、形成されたＭＯＳトランジスタにおけ
るソース、ドレインにおける接合容量を減少して、その
動作を改良することができる。
ができると共に、形成されたＭＯＳトランジスタにおけ
るソース、ドレインにおける接合容量を減少して、その
動作を改良することができる。
【００１３】
【実施例】以下、本発明の実施例について図面に基づい
て説明する。図１は、本発明に係る半導体装置の実施例
の構成を示す図であり、半導体（シリコン）基板３０
は、フィールド酸化膜３２によって複数の素子領域に分
割されている。この素子領域には、Ｐウェル３４が形成
されており、このＰウェル３４内にＮ型のソース領域３
６、ドレイン領域３８及びこれら領域に挟まれたチャネ
ル領域３９が形成されている。そして、ソース領域３６
の上部には、多結晶シリコンからなるソース電極４０、
ドレイン領域３８の上にはドレイン電極４２が形成され
ており、チャネル領域３９の上部には、ゲート酸化膜４
４を介し多結晶シリコンからなるゲート電極４６が形成
されている。また、ソース電極４０、ドレイン電極４２
の内側壁にはＳｉＯ2 からなるサイドウォール４８が膨
出形成されており、これによってゲート電極４６が挟ま
れている。さらに、チャネル領域３９には、比較的浅い
部分に図において×で示す閾値調整用の不純物拡散層
と、図において○印で示すパンチスルーストッパ用の不
純物拡散層が形成されている。そして、本実施例におい
ては、この閾値調整用及びパンチスルーストッパ用不純
物注入層が、チャネル領域３９の下方にのみに形成され
ており、ソース領域３６及びドレイン領域３８の下方に
は形成されていない。
て説明する。図１は、本発明に係る半導体装置の実施例
の構成を示す図であり、半導体（シリコン）基板３０
は、フィールド酸化膜３２によって複数の素子領域に分
割されている。この素子領域には、Ｐウェル３４が形成
されており、このＰウェル３４内にＮ型のソース領域３
６、ドレイン領域３８及びこれら領域に挟まれたチャネ
ル領域３９が形成されている。そして、ソース領域３６
の上部には、多結晶シリコンからなるソース電極４０、
ドレイン領域３８の上にはドレイン電極４２が形成され
ており、チャネル領域３９の上部には、ゲート酸化膜４
４を介し多結晶シリコンからなるゲート電極４６が形成
されている。また、ソース電極４０、ドレイン電極４２
の内側壁にはＳｉＯ2 からなるサイドウォール４８が膨
出形成されており、これによってゲート電極４６が挟ま
れている。さらに、チャネル領域３９には、比較的浅い
部分に図において×で示す閾値調整用の不純物拡散層
と、図において○印で示すパンチスルーストッパ用の不
純物拡散層が形成されている。そして、本実施例におい
ては、この閾値調整用及びパンチスルーストッパ用不純
物注入層が、チャネル領域３９の下方にのみに形成され
ており、ソース領域３６及びドレイン領域３８の下方に
は形成されていない。
【００１４】従って、ソース領域３６、ドレイン領域３
８が隣接する半導体基板３０に高濃度領域が形成される
ことが防止され、ここにおける接合容量を増大すること
なく、パンチスルー電流の発生を防止することができ
る。そこで、ＭＯＳトランジスタの高速動作を確保する
ことができる。チャネル領域のみに閾値調整用の不純物
を注入できるため、不純物の注入量を最小限として効果
的な閾値調整を行うことができる。
８が隣接する半導体基板３０に高濃度領域が形成される
ことが防止され、ここにおける接合容量を増大すること
なく、パンチスルー電流の発生を防止することができ
る。そこで、ＭＯＳトランジスタの高速動作を確保する
ことができる。チャネル領域のみに閾値調整用の不純物
を注入できるため、不純物の注入量を最小限として効果
的な閾値調整を行うことができる。
【００１５】次に、図２〜図８に基づいて、本発明の半
導体装置の製造方法について説明する。まず、図２に示
すように、Ｐウェル３４を予め形成した半導体基板３０
に従来例と同様の工程によって素子分離用フィールド酸
化膜３２を形成する。この素子分離用フィールド酸化膜
３２は、通常の場合局所酸化（ＬＯＣＯＳ）によって行
う。次に、図３に示すように活性領域全域にＬＤＤ用不
純物を注入する（図において、Δ印で示す）。すなわ
ち、この例においては燐などのＮ型の不純物が利用され
るが、この注入イオン濃度はかなり低いものとする。こ
のため、素子分離用フィ−ルド酸化膜３２で分離された
素子領域にｎ- の領域が形成されることになる。なお、
このようなイオン注入に先だって、半導体基板３２のダ
メージを少なくするため、パッド用酸化膜５２をその表
面に形成しておく。
導体装置の製造方法について説明する。まず、図２に示
すように、Ｐウェル３４を予め形成した半導体基板３０
に従来例と同様の工程によって素子分離用フィールド酸
化膜３２を形成する。この素子分離用フィールド酸化膜
３２は、通常の場合局所酸化（ＬＯＣＯＳ）によって行
う。次に、図３に示すように活性領域全域にＬＤＤ用不
純物を注入する（図において、Δ印で示す）。すなわ
ち、この例においては燐などのＮ型の不純物が利用され
るが、この注入イオン濃度はかなり低いものとする。こ
のため、素子分離用フィ−ルド酸化膜３２で分離された
素子領域にｎ- の領域が形成されることになる。なお、
このようなイオン注入に先だって、半導体基板３２のダ
メージを少なくするため、パッド用酸化膜５２をその表
面に形成しておく。
【００１６】次に、活性領域のパッド酸化膜５２を全面
的に剥離し、直ちにＣＶＤによって多結晶シリコン５４
を形成する。そして、その後ホトマスク５６を用いてチ
ャネル領域（素子領域の中央部分）の上方のみを選択的
にエッチングし、図４に示す構造を得る。続いて、犠牲
酸化工程を経て、全表面に犠牲酸化膜５８を形成した
後、例えばＣＶＤによって、ＳｉＯ2 膜を堆積し、これ
に対し選択的なエッチングを施して図５に示すようにＳ
ｉＯ2 によるサイドウォール４８を形成する。
的に剥離し、直ちにＣＶＤによって多結晶シリコン５４
を形成する。そして、その後ホトマスク５６を用いてチ
ャネル領域（素子領域の中央部分）の上方のみを選択的
にエッチングし、図４に示す構造を得る。続いて、犠牲
酸化工程を経て、全表面に犠牲酸化膜５８を形成した
後、例えばＣＶＤによって、ＳｉＯ2 膜を堆積し、これ
に対し選択的なエッチングを施して図５に示すようにＳ
ｉＯ2 によるサイドウォール４８を形成する。
【００１７】そして、図６に示すように、閾値調整用不
純物（図において×印で示す）及びパンチスルーストッ
パ用不純物（図において〇印で示す）を注入する。この
とき、多結晶シリコン５４がマスクとして作用し、サイ
ドウォール４８より内側の領域にのみ閾値調整用不純物
及びパンチスルーストッパ用不純物が注入される。この
ように、自己整合によって、これらの不純物拡散層を形
成することとなる。
純物（図において×印で示す）及びパンチスルーストッ
パ用不純物（図において〇印で示す）を注入する。この
とき、多結晶シリコン５４がマスクとして作用し、サイ
ドウォール４８より内側の領域にのみ閾値調整用不純物
及びパンチスルーストッパ用不純物が注入される。この
ように、自己整合によって、これらの不純物拡散層を形
成することとなる。
【００１８】次に、犠牲酸化膜５８を剥離した後、ゲー
ト酸化を行いゲート酸化膜４４を形成し、その後にゲー
ト酸化膜４４上に開口に埋め込む形で多結晶シリコン膜
を形成し、この多結晶シリコンとＳｉＯ2 の選択比が十
分取れる条件で全面エッチングをする。これによって多
結晶シリコンのゲート電極４６が形成される。その後、
多結晶シリコンからなるゲート電極４６上に、バッファ
膜６０を形成し、図７の構成を得る。
ト酸化を行いゲート酸化膜４４を形成し、その後にゲー
ト酸化膜４４上に開口に埋め込む形で多結晶シリコン膜
を形成し、この多結晶シリコンとＳｉＯ2 の選択比が十
分取れる条件で全面エッチングをする。これによって多
結晶シリコンのゲート電極４６が形成される。その後、
多結晶シリコンからなるゲート電極４６上に、バッファ
膜６０を形成し、図７の構成を得る。
【００１９】そして、この状態で、図８に示すように活
性領域全域にソース領域及びドレイン領域形成用の不純
物イオン注入を行う。これによって、ゲート電極４６
と、ソース電極及びドレイン電極を形成するための多結
晶シリコン５４にＮ型のイオン注入が行われる。
性領域全域にソース領域及びドレイン領域形成用の不純
物イオン注入を行う。これによって、ゲート電極４６
と、ソース電極及びドレイン電極を形成するための多結
晶シリコン５４にＮ型のイオン注入が行われる。
【００２０】そして、不要部分の多結晶シリコン５４を
ホトマスクを用いて削除し、ソース電極４０及びドレイ
ン電極４２を形成した後、熱処理を行う。この熱処理に
よって、ゲード電極４６内の不純物の活性化が行われる
と共に、ソース電極４０、ドレイン電極４２内の不純物
がその下方の領域に固相拡散される。そこで、このソー
ス電極４０、ドレイン電極４２の下方にソース領域３
６、ドレイン領域３８が形成され、これによって図１に
示すＬＤＤ−ＭＯＳ構造を得ることができる。
ホトマスクを用いて削除し、ソース電極４０及びドレイ
ン電極４２を形成した後、熱処理を行う。この熱処理に
よって、ゲード電極４６内の不純物の活性化が行われる
と共に、ソース電極４０、ドレイン電極４２内の不純物
がその下方の領域に固相拡散される。そこで、このソー
ス電極４０、ドレイン電極４２の下方にソース領域３
６、ドレイン領域３８が形成され、これによって図１に
示すＬＤＤ−ＭＯＳ構造を得ることができる。
【００２１】このように、本発明のＬＤＤ−ＭＯＳによ
れば、閾値調整用またはパンチスルーストッパ用の不純
物拡散層が、ゲート電極４６下のチャネル領域にのみ形
成されている。そこで、ソース、ドレインにおける接合
容量を減少することができ、高速かつ高精度の動作を行
うことができる。また、本発明の製造方法によれば、閾
値調整用またはパンチスルーストッパ用の不純物拡散を
サイドウォール４８形成後に自己整合によって形成する
ことができる。さらに、ゲート電極４６もゲートエッチ
ング構成なしに自己整合によって形成することができ
る。そこで、これらの形成が非常に簡単な工程で行うこ
とができる。また、図８に示すように、ゲート電極用多
結晶シリコンとソース電極及びドレイン形成用の多結晶
シリコンに同一導電型の不純物を同一工程にてイオン注
入することにより、ゲート電極及びソース領域、ドレイ
ン領域を形成することができるため、簡単な工程とする
ことができる。
れば、閾値調整用またはパンチスルーストッパ用の不純
物拡散層が、ゲート電極４６下のチャネル領域にのみ形
成されている。そこで、ソース、ドレインにおける接合
容量を減少することができ、高速かつ高精度の動作を行
うことができる。また、本発明の製造方法によれば、閾
値調整用またはパンチスルーストッパ用の不純物拡散を
サイドウォール４８形成後に自己整合によって形成する
ことができる。さらに、ゲート電極４６もゲートエッチ
ング構成なしに自己整合によって形成することができ
る。そこで、これらの形成が非常に簡単な工程で行うこ
とができる。また、図８に示すように、ゲート電極用多
結晶シリコンとソース電極及びドレイン形成用の多結晶
シリコンに同一導電型の不純物を同一工程にてイオン注
入することにより、ゲート電極及びソース領域、ドレイ
ン領域を形成することができるため、簡単な工程とする
ことができる。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体装置及びその製造方法によれば、イオン注入を行った
高濃度多結晶シリコンと酸化シリコンによって形成した
サイドウォールとによってチャネル領域に不純物を導入
するため導入窓を自己整合で形成する。そして、この窓
を通して閾値調整用またはパンチスルーストッパ用不純
物をイオン注入することにより、チャネル領域直下にの
み閾値調整用またはパンチスルーストッパ用の不純物拡
散層が存在する構造を実現することができる。これによ
って、製造工程を簡略化することができると共に、形成
されたＭＯＳトランジスタにおけるソース、ドレインに
おける接合容量を減少して、その動作を改良することが
できる。
体装置及びその製造方法によれば、イオン注入を行った
高濃度多結晶シリコンと酸化シリコンによって形成した
サイドウォールとによってチャネル領域に不純物を導入
するため導入窓を自己整合で形成する。そして、この窓
を通して閾値調整用またはパンチスルーストッパ用不純
物をイオン注入することにより、チャネル領域直下にの
み閾値調整用またはパンチスルーストッパ用の不純物拡
散層が存在する構造を実現することができる。これによ
って、製造工程を簡略化することができると共に、形成
されたＭＯＳトランジスタにおけるソース、ドレインに
おける接合容量を減少して、その動作を改良することが
できる。
【図１】本発明の半導体装置の実施例を示す構成図であ
る。
る。
【図２】実施例の製造工程を示す説明図である。
【図３】実施例の製造工程を示す説明図である。
【図４】実施例の製造工程を示す説明図である。
【図５】実施例の製造工程を示す説明図である。
【図６】実施例の製造工程を示す説明図である。
【図７】実施例の製造工程を示す説明図である。
【図８】実施例の製造工程を示す説明図である。
【図９】従来の製造工程を示す説明図である。
【図１０】従来の製造工程を示す説明図である。
【図１１】従来の製造工程を示す説明図である。
【図１２】従来の製造工程を示す説明図である。
【図１３】従来の製造工程を示す説明図である。
３０ 半導体基板 ３２ フィールド酸化膜 ３４ Ｐウェル ３６ ソース領域 ３８ ドレイン領域 ３９ チャネル領域 ４０ ソース電極 ４２ ドレイン電極 ４４ ゲート酸化膜 ４６ ゲート電極 ４８ サイドウォール
Claims (2)
- 【請求項１】 ソース領域と、ドレイン領域と、この両
領域に挟まれたチャネル領域とを有するＭＯＳ型の半導
体装置において、 このチャネル領域の下方に設けられたしきい値調整用ま
たはパンチスルーストッパー用の不純物拡散層を含み、 上記不純物拡散層は、チャネル領域下方にのみ形成され
ていることを特徴とする半導体装置。 - 【請求項２】 半導体基板に複数のＭＯＳトランジスタ
を形成するＭＯＳ型の半導体装置の製造方法において、 半導体基板上に所定の間隔で素子分離領域を形成する工
程と、 素子分離領域によって分割された素子形成領域上に多結
晶シリコン膜を形成する工程と、 この多結晶シリコン膜の上記素子形成領域のチャネル領
域上に位置する部分を除去して開口部を形成する工程
と、 上記開口の側壁にサイドウォールを形成する工程と、 開口部の直下のみに不純物を導入する工程と、 前記開口部内の底部にゲート酸化膜を形成した後、この
ゲート酸化膜上に多結晶シリコンからなるゲート電極を
形成する工程と、 ゲート電極上をマスクして、素子形成領域の全面に高濃
度不純物を注入する工程と、 前記多結晶シリコン膜の不要部分を除去してソース電極
及びドレイン電極を形成する工程と、 熱処理によって、ソース電極及びドレイン電極から不純
物を下方に固相拡散させてソース領域及びドレイン領域
を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP605593A JPH06216379A (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP605593A JPH06216379A (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216379A true JPH06216379A (ja) | 1994-08-05 |
Family
ID=11627929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP605593A Pending JPH06216379A (ja) | 1993-01-18 | 1993-01-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216379A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162386A (ja) * | 1995-12-04 | 1997-06-20 | Taiwan Moshii Denshi Kofun Yugenkoshi | リン植え込みによりチャネルの不純物分布を退化させる半導体製造方法 |
| US6518623B1 (en) | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
-
1993
- 1993-01-18 JP JP605593A patent/JPH06216379A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162386A (ja) * | 1995-12-04 | 1997-06-20 | Taiwan Moshii Denshi Kofun Yugenkoshi | リン植え込みによりチャネルの不純物分布を退化させる半導体製造方法 |
| US6518623B1 (en) | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
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