JPH11312802A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11312802A JPH11312802A JP11842498A JP11842498A JPH11312802A JP H11312802 A JPH11312802 A JP H11312802A JP 11842498 A JP11842498 A JP 11842498A JP 11842498 A JP11842498 A JP 11842498A JP H11312802 A JPH11312802 A JP H11312802A
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- concentration drain
- drain layer
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Abstract
(57)【要約】
【課題】 従来の高耐圧トランジスターでは、サイ
ドウオール層端に対応するシリコン表面近傍に、応力に
よる欠陥、プラズマに起因する欠陥、イオンの衝突によ
る欠陥が発生しやすい。この欠陥はサイドウオール層近
辺の低濃度ドレイン層の中に出来る場合が多く、ドレイ
ン層に逆バイアスが印加されて点線で示すように空乏層
が接合よりその両側に広がり上記欠陥に到達したときに
リーク電流が流れてしまう。 【解決の手段】 本発明は、低濃度ドレイン層をゲー
ト電極下に形成することにより、サイドウオール層端の
シリコン表面近傍に発生する欠陥を、ゲート電極とサイ
ドウオール層によるセルフアラインで形成された高濃度
ドレイン層に取り込み、高耐圧を維持しつつ欠陥起因の
接合リーク電流を低減するものである。
ドウオール層端に対応するシリコン表面近傍に、応力に
よる欠陥、プラズマに起因する欠陥、イオンの衝突によ
る欠陥が発生しやすい。この欠陥はサイドウオール層近
辺の低濃度ドレイン層の中に出来る場合が多く、ドレイ
ン層に逆バイアスが印加されて点線で示すように空乏層
が接合よりその両側に広がり上記欠陥に到達したときに
リーク電流が流れてしまう。 【解決の手段】 本発明は、低濃度ドレイン層をゲー
ト電極下に形成することにより、サイドウオール層端の
シリコン表面近傍に発生する欠陥を、ゲート電極とサイ
ドウオール層によるセルフアラインで形成された高濃度
ドレイン層に取り込み、高耐圧を維持しつつ欠陥起因の
接合リーク電流を低減するものである。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体装置、就
中ＭＯＳ型ＩＣに関し、ＩＣ内部に於いて常識的なＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
有するトランジスターとは異なった高耐圧を持つトラン
ジスターに関し、具体的には高耐圧を要求されるＤＤＤ
（Ｄｏｕｂｌｅ ＤｉｆｆｕｓｅｄＤｒａｉｎ）構造を
有するトランジスターに関する。
中ＭＯＳ型ＩＣに関し、ＩＣ内部に於いて常識的なＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
有するトランジスターとは異なった高耐圧を持つトラン
ジスターに関し、具体的には高耐圧を要求されるＤＤＤ
（Ｄｏｕｂｌｅ ＤｉｆｆｕｓｅｄＤｒａｉｎ）構造を
有するトランジスターに関する。
【０００２】
【従来の技術】 従来のＬＤＤ構造を有するＩＣの中に
組み込まれたＤＤＤ構造を有する高耐圧トランジスター
について図２を参照して説明を加える。通常の耐圧（１
０Ｖ以下程度）を有するトランジスターと、ＩＣの機能
として特に高耐圧（５０Ｖ程度）を要求されるトランジ
スターとは、自ずから平面的なパターン構造もしくは不
純物の深さ方向の構造を異にしている。従来のＰチャネ
ル型高耐圧トランジスターを含むＩＣの製造方法を例示
して以て高耐圧トランジスターの製造方法を説明する。
組み込まれたＤＤＤ構造を有する高耐圧トランジスター
について図２を参照して説明を加える。通常の耐圧（１
０Ｖ以下程度）を有するトランジスターと、ＩＣの機能
として特に高耐圧（５０Ｖ程度）を要求されるトランジ
スターとは、自ずから平面的なパターン構造もしくは不
純物の深さ方向の構造を異にしている。従来のＰチャネ
ル型高耐圧トランジスターを含むＩＣの製造方法を例示
して以て高耐圧トランジスターの製造方法を説明する。
【０００３】先ず、半導体基板５１に必要なウエルをイ
オン注入と熱拡散によって形成する。Ｐチャネル型高耐
圧用トランジスターを作り込むＮウエル５３であれば燐
（Ｐ）を１６０ｋｅＶで加速し３．５Ｅ１２cm-2だけ注
入した後、１１５０℃、Ｎ２雰囲気で２８時間の拡散を
行う。その後、窒化シリコン膜を用いたＬＯＣＯＳ法に
より即ち、局所酸化法を用いて素子分離絶縁膜５２を形
成する。高耐圧用トランジスターの低濃度ドレイン層５
４は単独でＮウエル５３が形成された後、フォトレジス
トで実質的所望領域を穿孔し、Ｐ型不純物をイオン注入
と熱拡散によって設けられる。この時の注入条件は、硼
素（Ｂ）を４０ｋｅＶで、加速し３．５Ｅ１２cm-2を注
入した後１１００℃、Ｎ２雰囲気で２時間の拡散を行
う。
オン注入と熱拡散によって形成する。Ｐチャネル型高耐
圧用トランジスターを作り込むＮウエル５３であれば燐
（Ｐ）を１６０ｋｅＶで加速し３．５Ｅ１２cm-2だけ注
入した後、１１５０℃、Ｎ２雰囲気で２８時間の拡散を
行う。その後、窒化シリコン膜を用いたＬＯＣＯＳ法に
より即ち、局所酸化法を用いて素子分離絶縁膜５２を形
成する。高耐圧用トランジスターの低濃度ドレイン層５
４は単独でＮウエル５３が形成された後、フォトレジス
トで実質的所望領域を穿孔し、Ｐ型不純物をイオン注入
と熱拡散によって設けられる。この時の注入条件は、硼
素（Ｂ）を４０ｋｅＶで、加速し３．５Ｅ１２cm-2を注
入した後１１００℃、Ｎ２雰囲気で２時間の拡散を行
う。
【０００４】次に、ゲート酸化膜５５、ゲート電極５６
を作る。通常の耐圧或いはそのＩＣに於ける大多数の共
通トランジスターのソース、ドレインの低濃度層（通常
の耐圧のトランジスターは表示しない）をこのゲート電
極をマスクにしてイオン注入法を用いて形成する。次に
ＣＶＤ成膜法とドライエッチング法によりサイドウオー
ル層５７が設けられる。ここで通常のトランジスターは
高濃度のソース層とドレイン層がセルフアライン手法を
用いてイオン注入によって設けられる。高耐圧用トラン
ジスターに於いては、高濃度ソース層５８と高濃度ドレ
イン層５９が、一般的には他のトランジスターの高濃度
ソース層及び高濃度ドレイン層と同時に作られる。高濃
度ドレイン層５９はゲート電極及びＬＯＣＯＳとは、離
れておりセルフアラインの手法を用いることなく低濃度
ドレイ層５４の内側に浅く位置せしめられる。
を作る。通常の耐圧或いはそのＩＣに於ける大多数の共
通トランジスターのソース、ドレインの低濃度層（通常
の耐圧のトランジスターは表示しない）をこのゲート電
極をマスクにしてイオン注入法を用いて形成する。次に
ＣＶＤ成膜法とドライエッチング法によりサイドウオー
ル層５７が設けられる。ここで通常のトランジスターは
高濃度のソース層とドレイン層がセルフアライン手法を
用いてイオン注入によって設けられる。高耐圧用トラン
ジスターに於いては、高濃度ソース層５８と高濃度ドレ
イン層５９が、一般的には他のトランジスターの高濃度
ソース層及び高濃度ドレイン層と同時に作られる。高濃
度ドレイン層５９はゲート電極及びＬＯＣＯＳとは、離
れておりセルフアラインの手法を用いることなく低濃度
ドレイ層５４の内側に浅く位置せしめられる。
【０００５】ドレイン耐圧を向上するため低濃度ドレイ
ン層５４に対して高濃度ドレイン層５９はゲートの外周
から距離を設けられて配置されており、ドレインに逆電
界が掛けられて接合部から空乏層が広がっても、十分な
耐圧を持つように離間されている。この距離を図示する
通り、オフセット長と呼んでいる。
ン層５４に対して高濃度ドレイン層５９はゲートの外周
から距離を設けられて配置されており、ドレインに逆電
界が掛けられて接合部から空乏層が広がっても、十分な
耐圧を持つように離間されている。この距離を図示する
通り、オフセット長と呼んでいる。
【０００６】
【発明が解決しようとする課題】 従来の高耐圧トラ
ンジスターの製造方法ではゲート電極周縁部に種々の膜
の応力が集中すること、サイドウオール層を形成するの
にプラズマエッチングを使用すること、或いはイオン注
入のダメージ等の不都合が、結晶表面に熱処理によって
も回復し切れない欠陥を誘起する場合がある。しかも、
サイドウオール端のシリコン表面に、応力による欠陥、
プラズマに起因する欠陥、イオンの衝突による欠陥が発
生しやすい。
ンジスターの製造方法ではゲート電極周縁部に種々の膜
の応力が集中すること、サイドウオール層を形成するの
にプラズマエッチングを使用すること、或いはイオン注
入のダメージ等の不都合が、結晶表面に熱処理によって
も回復し切れない欠陥を誘起する場合がある。しかも、
サイドウオール端のシリコン表面に、応力による欠陥、
プラズマに起因する欠陥、イオンの衝突による欠陥が発
生しやすい。
【０００７】図２ではこの欠陥がサイドウオール層５７
直下近辺に出来る場合が多くこれを欠陥６０として例示
した。この欠陥はドレイン層５４に逆バイアスが印加さ
れて点線で示すように空乏層が接合よりその両側に広が
り上記欠陥６０に接触到達した時にこの欠陥を介して接
合リーク電流が流れてしまう。これは、欠陥の存在が低
濃度ドレイン層５４の中で中間準位を作ることによりホ
ールとエレクトロンの対を発生させる頻度が高くなるこ
とにより電界に引き込まれて電流が流れるものと推測さ
れている。
直下近辺に出来る場合が多くこれを欠陥６０として例示
した。この欠陥はドレイン層５４に逆バイアスが印加さ
れて点線で示すように空乏層が接合よりその両側に広が
り上記欠陥６０に接触到達した時にこの欠陥を介して接
合リーク電流が流れてしまう。これは、欠陥の存在が低
濃度ドレイン層５４の中で中間準位を作ることによりホ
ールとエレクトロンの対を発生させる頻度が高くなるこ
とにより電界に引き込まれて電流が流れるものと推測さ
れている。
【０００８】このような原因によって起こるリークを防
ぐ方法は種々提案されている。即ち、最善の策は欠陥を
導入しないことであるが非常に難しいか又は経済的に無
理があるケースが多い。又、導入された欠陥を不活性に
する方法もあるし、欠陥が存在してもそれが実質的に不
活性になるように避けて配置する方法もある。本発明は
後者の方法を実用化したものである。
ぐ方法は種々提案されている。即ち、最善の策は欠陥を
導入しないことであるが非常に難しいか又は経済的に無
理があるケースが多い。又、導入された欠陥を不活性に
する方法もあるし、欠陥が存在してもそれが実質的に不
活性になるように避けて配置する方法もある。本発明は
後者の方法を実用化したものである。
【０００９】
【課題を解決するための手段】 本発明は、半導体基板
上に設けられた熱酸化膜によるゲート酸化膜と、その上
に設けられたゲート電極と、高濃度ソース層と、高濃度
ドレイン層、低濃度ドレイン層とで構成されるＭＯＳ型
トランジスターであって、通常の耐圧のトランジスター
と高耐圧トランジスターとが混在するＩＣにおいて、ゲ
ート電極端より必要とされるオフセット長だけ高濃度ソ
ース層方向にずらせて設けられた低濃度ドレイン層と、
前記ゲート電極の周囲に形成されたサイドウオールによ
ってセルフアラインされて設けられた高濃度ドレイン層
とを配置したドレイン構造の高耐圧トランジスターを有
するＩＣを提案するものである。
上に設けられた熱酸化膜によるゲート酸化膜と、その上
に設けられたゲート電極と、高濃度ソース層と、高濃度
ドレイン層、低濃度ドレイン層とで構成されるＭＯＳ型
トランジスターであって、通常の耐圧のトランジスター
と高耐圧トランジスターとが混在するＩＣにおいて、ゲ
ート電極端より必要とされるオフセット長だけ高濃度ソ
ース層方向にずらせて設けられた低濃度ドレイン層と、
前記ゲート電極の周囲に形成されたサイドウオールによ
ってセルフアラインされて設けられた高濃度ドレイン層
とを配置したドレイン構造の高耐圧トランジスターを有
するＩＣを提案するものである。
【００１０】本発明は、前述したように欠陥が発生した
としてもパターンとしての対応により現実的に、欠陥の
発生する可能性のある位置をずらしてそれが発生しても
リークを起こさないように実質的に不活性とする工業的
には簡単で有利な構造を提案するものである。
としてもパターンとしての対応により現実的に、欠陥の
発生する可能性のある位置をずらしてそれが発生しても
リークを起こさないように実質的に不活性とする工業的
には簡単で有利な構造を提案するものである。
【００１１】
【発明の実施の形態】 以下、本発明の実施の形態を図
１を参照して説明する。本発明はＩＣ内部に於いて常識
的なＬＤＤ構造を有するＭＯＳ型トランジスターとは些
か違いＤＤＤ構造を持つ高耐圧トランジスターに関する
ものである。例えばＰ型シリコン単結晶からなる半導体
基板１の所定の領域にウエルが設けられる。Ｐチャネル
型トランジスターの場合はＮウエル３が設けられる。Ｃ
ＭＯＳであればＰウエルも必要でありその作成順序は特
に問題とならない。Ｎウエル３は、１６０ｋｅＶの加速
電圧で燐（Ｐ）を３．５Ｅ１２cm-2の量だけ注入し１１
５０℃、Ｎ２雰囲気で２８時間の拡散をして設けられ
た。ＩＣの種類によっては前記した通りＰウエルやＮウ
エルであっても他の条件で作られるものもあり単純では
ないが、本発明のトランジスターにあっては高耐圧を目
的とする以上空乏層の広がりを十分に行えるように高温
長時間の熱拡散を行うために最初に作成する。次いで、
素子分離絶縁膜２を形成する。これは斯界で良く知られ
た方法を使いシリコン窒化膜を用いた局所酸化法（ＬＯ
ＣＯＳ）などが用いられる。
１を参照して説明する。本発明はＩＣ内部に於いて常識
的なＬＤＤ構造を有するＭＯＳ型トランジスターとは些
か違いＤＤＤ構造を持つ高耐圧トランジスターに関する
ものである。例えばＰ型シリコン単結晶からなる半導体
基板１の所定の領域にウエルが設けられる。Ｐチャネル
型トランジスターの場合はＮウエル３が設けられる。Ｃ
ＭＯＳであればＰウエルも必要でありその作成順序は特
に問題とならない。Ｎウエル３は、１６０ｋｅＶの加速
電圧で燐（Ｐ）を３．５Ｅ１２cm-2の量だけ注入し１１
５０℃、Ｎ２雰囲気で２８時間の拡散をして設けられ
た。ＩＣの種類によっては前記した通りＰウエルやＮウ
エルであっても他の条件で作られるものもあり単純では
ないが、本発明のトランジスターにあっては高耐圧を目
的とする以上空乏層の広がりを十分に行えるように高温
長時間の熱拡散を行うために最初に作成する。次いで、
素子分離絶縁膜２を形成する。これは斯界で良く知られ
た方法を使いシリコン窒化膜を用いた局所酸化法（ＬＯ
ＣＯＳ）などが用いられる。
【００１２】次に、低濃度ドレイン層４を作るため所定
領域のみのフォトレジストを穿孔してイオン注入を行い
拡散する。この時の条件は、硼素（Ｂ）を４０ｋｅＶ、
３．５Ｅ１２cm-2の量をドーズし１１００℃、Ｎ２雰囲
気で２時間の拡散によって得られた。この時、本発明で
はこのトランジスターのためにゲート電極が設けられて
いないので、当然セルフアラインの手法は使えない。本
発明の特徴である低濃度ドレイン層４と後から作るゲー
ト電極６と高濃度ソース層８と高濃度ドレイン層９との
配置関係は、本項目の末尾で詳細に説明する。
領域のみのフォトレジストを穿孔してイオン注入を行い
拡散する。この時の条件は、硼素（Ｂ）を４０ｋｅＶ、
３．５Ｅ１２cm-2の量をドーズし１１００℃、Ｎ２雰囲
気で２時間の拡散によって得られた。この時、本発明で
はこのトランジスターのためにゲート電極が設けられて
いないので、当然セルフアラインの手法は使えない。本
発明の特徴である低濃度ドレイン層４と後から作るゲー
ト電極６と高濃度ソース層８と高濃度ドレイン層９との
配置関係は、本項目の末尾で詳細に説明する。
【００１３】ゲート酸化によってゲート酸化膜５、ゲー
ト電極６が設けられる。ゲート酸化膜は４４０Å、ゲー
ト電極はポリシリコンやタングステンシリサイドなど合
計２５００Åの厚さに付着され選択的エッチングにより
形成される。その後、ＣＶＤにより付着された酸化膜を
異方性プラズマドライエッチングを行い、サイドウオー
ル層７が設けられる。その後、ゲート電極６やサイドウ
オール層７をマスクとしてイオン注入を行って高濃度ソ
ース層８及び高濃度ドレイン層９を得る。この時の注入
条件は、２フッ化硼素（ＢＦ２）の６０ｋｅＶ、４Ｅ１
５cm-2で打ち込まれアニールされた。
ト電極６が設けられる。ゲート酸化膜は４４０Å、ゲー
ト電極はポリシリコンやタングステンシリサイドなど合
計２５００Åの厚さに付着され選択的エッチングにより
形成される。その後、ＣＶＤにより付着された酸化膜を
異方性プラズマドライエッチングを行い、サイドウオー
ル層７が設けられる。その後、ゲート電極６やサイドウ
オール層７をマスクとしてイオン注入を行って高濃度ソ
ース層８及び高濃度ドレイン層９を得る。この時の注入
条件は、２フッ化硼素（ＢＦ２）の６０ｋｅＶ、４Ｅ１
５cm-2で打ち込まれアニールされた。
【００１４】本発明は、高耐圧トランジスターであるの
で高濃度ドレイン層９と低濃度ドレイン層４とはオフセ
ット長と呼ばれる離間距離を持っていることはすでに記
述した。本発明では、このオフセット長の分だけ本来の
必要なゲート幅より大きく取ってある。高濃度ドレイン
層９のゲート電極６側はセルフアラインされて位置合わ
せが行われるので、逆説的に表現すれば低濃度ドレイン
層４の先端はサイドウオール層端部からオフセット長だ
けゲート電極６の内側へ潜り込んでいるともいえる。
で高濃度ドレイン層９と低濃度ドレイン層４とはオフセ
ット長と呼ばれる離間距離を持っていることはすでに記
述した。本発明では、このオフセット長の分だけ本来の
必要なゲート幅より大きく取ってある。高濃度ドレイン
層９のゲート電極６側はセルフアラインされて位置合わ
せが行われるので、逆説的に表現すれば低濃度ドレイン
層４の先端はサイドウオール層端部からオフセット長だ
けゲート電極６の内側へ潜り込んでいるともいえる。
【００１５】本発明に於けるオフセット長は、４５Ｖの
高耐圧を得るために３．８μｍのオフセット長を必要と
した。又そのために４．０μｍのゲート幅を持っていた
ゲート電極は３．８μｍだけ大きく作られ７．８μｍに
拡幅された。
高耐圧を得るために３．８μｍのオフセット長を必要と
した。又そのために４．０μｍのゲート幅を持っていた
ゲート電極は３．８μｍだけ大きく作られ７．８μｍに
拡幅された。
【００１６】
【発明の効果】 前記したようにシリコン表面近傍に発
生しやすい欠陥は、サイドウオール層端に対応するシリ
コン表面近傍に発生しやすいので本発明の構造では、発
生するとすれば高濃度ドレインの中である。図１に示す
ように欠陥１０が高濃度ドレイン層９に発生したとして
も、空乏層はオフセット長より広がらないので当然、点
線で示される空乏層内に取り込まれることはない。従っ
て、ドレインとＮウエルとの間に欠陥に起因するリーク
電流は流れなくなる。
生しやすい欠陥は、サイドウオール層端に対応するシリ
コン表面近傍に発生しやすいので本発明の構造では、発
生するとすれば高濃度ドレインの中である。図１に示す
ように欠陥１０が高濃度ドレイン層９に発生したとして
も、空乏層はオフセット長より広がらないので当然、点
線で示される空乏層内に取り込まれることはない。従っ
て、ドレインとＮウエルとの間に欠陥に起因するリーク
電流は流れなくなる。
【００１７】本発明では、ゲート電極下にオフセット長
に対応した長さの低濃度ドレイン層がある。又、Ｐチャ
ネルトランジスターがＯＮの状態ではゲート電極に負の
電圧が掛かるので、低濃度ドレイン層の表面に多数キャ
リアーであるホールが集められ寄生抵抗が少なくなり、
駆動能力が増加するという利点も生じ、本発明が斯界に
与える影響大である。
に対応した長さの低濃度ドレイン層がある。又、Ｐチャ
ネルトランジスターがＯＮの状態ではゲート電極に負の
電圧が掛かるので、低濃度ドレイン層の表面に多数キャ
リアーであるホールが集められ寄生抵抗が少なくなり、
駆動能力が増加するという利点も生じ、本発明が斯界に
与える影響大である。
【図１】は本発明の半導体装置を説明するための模式的
断面図である。
断面図である。
【図２】は従来の半導体装置を説明するための模式的断
面図である。
面図である。
Claims (1)
- 【請求項１】 半導体基板上に設けられた熱酸化膜によ
るゲート酸化膜と、該ゲート酸化膜上に設けられたゲー
ト電極と、高濃度ソース層と、高濃度ドレイン層、低濃
度ドレイン層とで構成される高耐圧ＭＯＳ型トランジス
ターに於いて、前記ゲート電極端より必要とされるオフ
セット長だけ高濃度ソース層方向に移動して配置された
低濃度ドレイン層と、前記ゲート電極の周囲に形成され
たサイドウオールによってセルフアラインされて設けら
れた高濃度ドレイン層と高濃度ソース層とで構成される
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11842498A JPH11312802A (ja) | 1998-04-28 | 1998-04-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11842498A JPH11312802A (ja) | 1998-04-28 | 1998-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312802A true JPH11312802A (ja) | 1999-11-09 |
Family
ID=14736309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11842498A Pending JPH11312802A (ja) | 1998-04-28 | 1998-04-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312802A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
| KR100318274B1 (ko) * | 1999-12-24 | 2001-12-24 | 박종섭 | 반도체 소자의 제조방법 |
| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
| US7294551B2 (en) * | 2000-10-19 | 2007-11-13 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
-
1998
- 1998-04-28 JP JP11842498A patent/JPH11312802A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318274B1 (ko) * | 1999-12-24 | 2001-12-24 | 박종섭 | 반도체 소자의 제조방법 |
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
| US7294551B2 (en) * | 2000-10-19 | 2007-11-13 | Sanyo Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6598214B2 (en) * | 2000-12-21 | 2003-07-22 | Texas Instruments Incorporated | Design method and system for providing transistors with varying active region lengths |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040330 |