KR100318274B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 최소의 공정단계로 셀영역의 서브 마이크론 이하의 트랜지스터 특성을 최적화하면서 주변영역의 트랜지스터 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따라, 기판 전면에 제 1 LDD 이온주입을 실시하여 주변영역의 PMOS 트랜지스터의 특성을 최적화하고, 기판 상에 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터영역을 노출시킴과 동시에 주변영역의 PMOS 트랜지스터 영역을 마스킹하는 포토레지스트 패턴을 형성한다. 그런 다음, 노출된 제 1 내지 제 3 NMOS 트랜지스터 영역에 제 2 LDD 이온주입을 실시하여 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터의 특성을 최적화한 후, 포토레지스트 패턴을 제거한다. 또한, 제 1 LDD 이온주입은 1.0×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행하고, 제 2 LDD 이온주입은 0.6×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 셀영역 및 주변영역의 트랜지스터 특성을 최적화할 수 있는 반도체 소자의 제조방법에 관한 것이다.
서브 마이크론 이하의 고집적 반도체 소자에서는, 셀영역의 NMOS 트랜지스터의 소오스/드레인을 N형 LDD(Lightly Doped Drain) 이온만으로 형성하는데, 이때 N형 LDD 이온을 마스크 공정 없이 기판 전면에 주입하여, 셀영역의 NMOS 트랜지스터의 소오스/드레인을 형성하면서, 주변영역의 NMOS 트랜지스터 및 배리드(buried) PMOS 트랜지스터의 특성을 개선한다. 즉, LDD 이온에 의해 주변영역의 NMOS 트랜지스터에는 LDD 영역이 형성되어 핫캐리어(hot carrier)가 방지되고, 배리드 PMOS 트랜지스터에서는 배리드 채널에 의해 트랜지스터의 오프전류가 제거될 뿐만 아니라 펀치쓰루 (punchtrough) 특성이 개선되는 효과를 얻을 수 있다.
한편, 상기한 각각의 트랜지스터를 최적화하기 위하여, 셀영역의 NMOS 트랜지스터에는 1.0 내지 1.6×1013이온/㎠의 농도와 20 내지 30KeV의 에너지에서 보론(B)으로 LDD 이온이 주입되어야 하고, 주변영역의 NMOS 트랜지스터에는 1.6×1013이온/㎠의 농도와 20 내지 25KeV의 에너지에서 보론이 주입되어야 하며, 주변영역의 배리드 PMOS 트랜지스터에는 1.0×1013이온/㎠의 농도와 30 내지 35KeV의 에너지에서 보론으로 주입되어야 한다.
그러나, 상기한 조건은 공정 구성 및 스페이서의 두께등에 의해 변할 수 있으나, 주변영역의 NMOS 트랜지스터의 경우에는 펀치쓰루 특성을 고려하여 에너지를 높이기가 어렵고, 주변영역의 배리드 PMOS 트랜지스터의 경우에는 에너지를 낮추면N-포켓효과(pocket effect)로 인하여 역단채널효과(reverse short channel effect)가 증가하여 트랜지스터의 특성을 최적화하기가 어렵다. .
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 최소의 공정단계로 셀영역의 서브 마이크론 이하의 트랜지스터 특성을 최적화하면서 주변영역의 트랜지스터 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10, 20 : 반도체 기판 11, 21 : 필드 산화막
12A, 12B, 22A, 22B : N웰 13∼13C, 23A∼23C : P웰
15, 25 : 게이트 절연막 16A∼16D, 26A∼26D : 게이트
100, 200, 300 : 포토레지스트 패턴
C : 셀영역 P : 주변영역
NM1∼NM3 : NMOS 트랜지스터 영역
PM : PMOS 트랜지스터 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 제 1 실시예에 따라, 기판 전면에 제 1 LDD 이온주입을 실시하여 주변영역의 PMOS 트랜지스터의 특성을 최적화하고, 기판 상에 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터영역을 노출시킴과 동시에 주변영역의 PMOS 트랜지스터 영역을 마스킹하는 포토레지스트 패턴을 형성한다. 그런 다음, 노출된 제 1 내지 제 3 NMOS 트랜지스터 영역에 제 2 LDD 이온주입을 실시하여 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터의 특성을 최적화한 후, 포토레지스트 패턴을 제거한다.
상기한 제 1 실시예에서, 제 1 LDD 이온주입은 1.0×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행하고, 제 2 LDD 이온주입은 0.6×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행한다.
또한, 본 발명의 제 2 실시예에 따라, 기판 전면에 제 1 LDD 이온주입을 실시하여 셀영역의 제 1 및 제 2 NMOS 트랜지스터의 특성을 최적화하고, 기판 상에셀영역의 제 1 및 제 2 NMOS 트랜지스터 영역과 주변영역의 PMOS 트랜지스터 영역을 마스킹함과 동시에 주변영역의 제 3 NMOS 트랜지스터 영역를 노출시키는 제 1 포토레지스트 패턴을 형성한다. 그런 다음, 노출된 제 3 NMOS 트랜지스터 영역에 제 2 LDD 이온주입을 실시하여 제 3 NMOS 트랜지스터의 특성을 최적화하고, 제 1 포토레지스트 패턴을 제거한다. 그리고 나서, 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터 영역을 마스킹함과 동시에 주변영역의 PMOS 트랜지스터 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하고, 노출된 PMOS 트랜지스터 영역에 제 3 LDD 이온주입을 실시하여 PMOS 트랜지스터의 특성을 최적화한 후, 제 2 포토레지스트 패턴을 제거한다.
상기한 제 2 실시예에서, 제 1 LDD 이온주입은 0.6×1013이온/㎠의 농도와 20KeV의 에너지에서 보론을 이용하여 진행하고, 제 2 LDD 이온주입은 1.0×1013이온/㎠의 농도와 20KeV의 에너지에서 보론을 이용하여 진행하고, 제 3 LDD 이온주입은 0.4×1013이온/㎠의 농도와 35KeV의 에너지에서 보론을 이용하여 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 필드 산화막(11)에 의해 셀영역(C) 및 주변영역(P)이 정의되고, 셀영역(C)에는 서브 마이크론 이하, 예컨대 0.18㎛의 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)이 정의되고 주변영역(P)에는 제 3 NMOS 트랜지스터 영역(NM3) 및 배리드 PMOS 트랜지스터 영역(PM)이 정의된 반도체 기판(10)을 준비한다. 또한, 셀영역(C)의 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)과 주변영역(P)의 PMOS 트랜지스터 영역(PM)에는 제 1 N웰(12A)이 형성되고, 제 1 N웰(12A)의 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)과 주변영역(P)의 제 3 NMOS 트랜지스터 영역(NM3)에는 제 1 내지 제 3 P웰(13A∼13C)이 형성되며, 제 1 N웰(12)의 PMOS 트랜지스터 영역(PM)에는 제 2 N웰(12B)이 형성된다.
그리고 나서, 각 트랜지스터영역의 기판(10) 상부에 게이트 절연막(15) 및 게이트(16A∼16D)를 각각 형성하고, 마스크 없이 기판(10) 전면에 제 1 LDD 이온주입을 실시하여 주변영역(P)의 PMOS 트랜지스터 특성을 최적화한다. 바람직하게 제 1 LDD 이온주입은 1.0×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행한다.
도 1b를 참조하면, 포토리소그라피로 셀영역(C) 및 주변영역(P)의 제 1 내지 제 3 NMOS 트랜지스터 영역(NM1∼NM3)을 노출시킴과 동시에 주변영역(P)의 PMOS 트랜지스터 영역(PM)을 마스킹하는 포토레지스트 패턴(100)을 형성한다. 그런 다음, 노출된 제 1 내지 제 3 NMOS 트랜지스터 영역(NM1∼NM3)에 제 2 LDD 이온주입을 실시하여 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터의 특성을 최적화한다. 바람직하게, 제 2 LDD 이온주입은 0.6×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행한다. 그리고 나서, 도시되지는 않았지만, 공지된 방법으로 포토레지스트 패턴(100)을 제거한다.
상기한 제 1 실시예에 의하면, 먼저 모든 트랜지스터의 특성을 동시에 만족시킬 수 있는 에너지를 추출하여 주변영역의 배리드 PMOS 트랜지스터의 특성을 최적화할 수 있는 도스로 기판전면에 제 1 LDD 이온주입을 실시한 후, 셀영역 및 주변영역의 NMOS 트랜지스터에 부족한 도스를 마스크를 이용하여 제 2 LDD 이온주입을 주입함으로써, 셀영역 및 주변영역의 트랜지스터 특성이 최적화된다.
한편, 0.16㎛ 이하에서는 셀영역 트랜지스터의 GIDL효과가 중요한 변수이기 때문에, 이를 제거하기 위하여 LDD 이온주입시 도스 및 에너지를 낮추어서 진행하여야 한다. 예컨대, NMOS 트랜지스터의 경우에는 펀치쓰루 특성을 확보하기 위하여 에너지를 낮추어야 하는 반면, 핫캐리어를 방지하기 위하여 도스를 높여야 한다. 또한, PMOS 트랜지스터의 경우에는 에너지를 높이는 반면, 도스를 낮추어야 한다.
즉, 도 2a 내지 도 2c는 상기한 0.16㎛ 이하의 경우에 대한 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 필드 산화막(21)에 의해 셀영역(C) 및 주변영역(P)이 정의되고, 셀영역(C)에는 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)이 정의되고 주변영역(P)에는 제 3 NMOS 트랜지스터 영역(NM3) 및 배리드 PMOS 트랜지스터 영역(PM)이 정의된 반도체 기판(20)을 준비한다. 또한, 셀영역(C)의 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)과 주변영역(P)의 PMOS 트랜지스터 영역(PM)에는 제 1 N웰(22A)이 형성되고, 제 1 N웰(22A)의 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)과 주변영역(P)의 제 3 NMOS 트랜지스터 영역(NM3)에는 제 1 내지 제 3 P웰(23A∼23C)이 형성되며, 제 1 N웰(22)의 PMOS 트랜지스터 영역(PM)에는 제2 N웰(22B)이 형성된다.
그리고 나서, 각 트랜지스터 영역의 기판(20) 상부에 게이트 절연막(25) 및 게이트(26A∼26D)를 각각 형성하고, 마스크 없이 기판(20) 전면에 제 1 LDD 이온주입을 실시하여 셀영역(C)의 제 1 및 제 2 NMOS 트랜지스터의 특성을 최적화한다. 바람직하게 제 1 LDD 이온주입은 0.6×1013이온/㎠의 농도와 20KeV의 에너지에서 보론을 이용하여 진행한다.
도 2b를 참조하면, 포토리소그라피로 셀영역(C)의 제 1 및 제 2 NMOS 트랜지스터 영역(NM1, NM2)와 주변영역의 PMOS 트랜지스터 영역(PM)를 마스킹함과 동시에 주변영역(P)의 제 3 NMOS 트랜지스터 영역(NM3)을 노출시키는 제 1 포토레지스트 패턴(200)을 형성한다. 그런 다음, 노출된 주변영역(P)의 제 3 NMOS 트랜지스터 영역(NM3)에 제 2 LDD 이온주입을 실시하여 주변영역(P)의 제 3 NMOS 트랜지스터의 특성을 최적화한다. 바람직하게, 제 2 LDD 이온주입은 1.0×1013이온/㎠의 농도와 20KeV의 에너지에서 보론을 이용하여 진행한다.
도 2c를 참조하면, 공지된 방법으로 제 1 포토레지스트 패턴(200)을 제거하고, 포토리소그라피로 셀영역(C) 및 주변영역(P)의 제 1 내지 제 3 NMOS 트랜지스터 영역(NM1∼NM3)을 마스킹함과 동시에 주변영역(P)의 PMOS 트랜지스터 영역(PM)을 노출시키는 제 2 포토레지스트 패턴(300)을 형성한다. 그런 다음, 노출된 PMOS 트랜지스터 영역(PM)에 제 3 LDD 이온주입을 실시하여 주변영역(P)의 PMOS 트랜지스터의 특성을 최적화한다. 바람직하게, 제 3 LDD 이온주입은 0.4×1013이온/㎠의농도와 35KeV의 에너지에서 보론을 이용하여 진행한다. 그리고 나서, 도시되지는 않았지만, 공지된 방법으로 제 2 포토레지스트 패턴(300)을 제거한다.
상기한 제 2 실시예에 의하면, 먼저 모든 트랜지스터의 특성을 동시에 만족시킬 수 있는 도스가 최소인 셀영역의 NMOS 트랜지스터를 기준으로 제 1 LDD 이온주입을 실시하고, 제 2 LDD 이온주입으로 주변영역의 NMOS 트랜지스터를 최적화시킨 후, 제 3 LDD 이온주입으로 주변영역의 배리드 PMOS 트랜지스터의 특성을 최적화함으로써, 셀영역 및 주변영역의 트랜지스터 특성이 최적화된다.
상기한 본 발명에 의하면, 모든 트랜지스터의 특성을 동시에 만족시킬 수 있는 도스 및 에너지로 LDD 이온주입을 실시한 후 마스크를 이용하여 필요한 영역에만 LDD 이온을 주입함으로써, 셀영역 및 주변영역의 트랜지스터 특성이 최적화될 수 있다.
또한, 본 발명은 상기 실시예에 한정하지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (7)

  1. 필드 산화막에 의해 셀영역 및 주변영역이 정의되고, 상기 셀영역에는 제 1 및 제 2 NMOS 트랜지스터 영역이 정의되고 상기 주변영역에는 제 3 NMOS 트랜지스터영역 및 배리드 PMOS 트랜지스터 영역이 정의되며, 상기 제 1 및 제 2 NMOS 트랜지스터영역과 PMOS 트랜지스터 영역에는 제 1 N웰이 형성되고, 상기 제 1 N웰의 제 1 및 제 2 NMOS 트랜지스터 영역과 제 3 NMOS 트랜지스터 영역에는 제 1 내지 제 3 P웰이 각각 형성되며, 상기 제 1 N웰의 PMOS 트랜지스터 영역에는 제 2 N웰이 형성된 반도체 기판을 제공하는 단계;
    상기 각 트랜지스터영역의 기판 상부에 게이트 절연막 및 게이트를 각각 형성하는 단계;
    상기 기판 전면에 제 1 LDD 이온주입을 실시하여 상기 주변영역의 PMOS 트랜지스터의 특성을 최적화하는 단계;
    상기 기판 상에 상기 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터영역을 노출시킴과 동시에 상기 주변영역의 PMOS 트랜지스터 영역을 마스킹하는 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 제 1 내지 제 3 NMOS 트랜지스터 영역에 제 2 LDD 이온주입을 실시하여 상기 제 1 내지 제 3 NMOS 트랜지스터의 특성을 최적화하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 LDD 이온주입은 1.0×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 LDD 이온주입은 0.6×1013이온/㎠의 농도와 30KeV의 에너지에서 보론을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 필드 산화막에 의해 셀영역 및 주변영역이 정의되고, 상기 셀영역에는 제 1 및 제 2 NMOS 트랜지스터 영역이 정의되고 상기 주변영역에는 제 3 NMOS 트랜지스터영역 및 배리드 PMOS 트랜지스터 영역이 정의되며, 상기 셀영역의 제 1 및 제 2 NMOS 트랜지스터 영역과 상기 주변영역의 PMOS 트랜지스터 영역에는 제 1 N웰이 형성되고 상기 제 1 N웰의 제 1 및 제 2 NMOS 트랜지스터 영역과 상기 주변영역의 제 3 NMOS 트랜지스터 영역에는 제 1 내지 제 3 P웰이 각각 형성되며, 상기 제 1 N웰의 PMOS 트랜지스터 영역에는 제 2 N웰이 형성된 반도체 기판을 제공하는 단계;
    상기 각 트랜지스터 영역의 기판 상부에 게이트 절연막 및 게이트를 각각 형성하는 단계;
    상기 기판 전면에 제 1 LDD 이온주입을 실시하여 상기 셀영역의 제 1 및 제2 NMOS 트랜지스터의 특성을 최적화하는 단계;
    상기 기판 상에 상기 셀영역의 제 1 및 제 2 NMOS 트랜지스터 영역과 상기 주변영역의 PMOS 트랜지스터 영역을 마스킹함과 동시에 상기 주변영역의 제 3 NMOS 트랜지스터 영역를 노출시키는 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 제 3 NMOS 트랜지스터 영역에 제 2 LDD 이온주입을 실시하여 제 3 NMOS 트랜지스터의 특성을 최적화하는 단계;
    상기 제 1 포토레지스트 패턴을 제거하는 단계;
    상기 셀영역 및 주변영역의 제 1 내지 제 3 NMOS 트랜지스터 영역을 마스킹함과 동시에 상기 주변영역의 PMOS 트랜지스터 영역을 노출시키는 제 2 포토레지스트 패턴을 형성하는 단계;
    상기 노출된 PMOS 트랜지스터 영역에 제 3 LDD 이온주입을 실시하여 상기 PMOS 트랜지스터의 특성을 최적화하는 단계; 및
    상기 제 2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 제 1 LDD 이온주입은 0.6×1013이온/㎠의 농도와 20KeV의 에너지에서 보론을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 제 2 LDD 이온주입은 1.0×1013이온/㎠의 농도와 20KeV의 에너지에서 보론을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 제 3 LDD 이온주입은 0.4×1013이온/㎠의 농도와 35KeV의 에너지에서 보론을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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