JP3092634B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Description
【0001】
【産業上の利用分野】この発明は薄膜トランジスタの製
造方法に関する。
造方法に関する。
【0002】
【従来の技術】LDD(Lightly Doped Drain)構造と呼
ばれる薄膜トランジスタは、半導体薄膜の中央部をチャ
ネル領域とされ、その両側を低濃度不純物領域からなる
低濃度ソース・ドレイン領域とされ、さらにその両側を
高濃度不純物領域からなる高濃度ソース・ドレイン領域
とされた構造であって、例えば図6および図7にそれぞ
れ示すような工程を経て製造されている。すなわち、ま
ず図6に示すように、ガラス等からなる絶縁基板1の上
面にポリシリコン等からなる半導体薄膜2を形成し、半
導体薄膜2の低濃度ソース・ドレイン領域2bおよび高
濃度ソース・ドレイン領域2cを形成すべき領域以外の
領域の上面にフォトレジストからなる低濃度イオン注入
マスク3をパターン形成し、この状態で半導体薄膜2の
低濃度ソース・ドレイン領域2bおよび高濃度ソース・
ドレイン領域2cを形成すべき領域に低濃度の不純物を
注入する。この後、低濃度イオン注入マスク3をエッチ
ングして除去する。次に、図7に示すように、半導体薄
膜2の高濃度ソース・ドレイン領域2cを形成すべき領
域以外の領域の上面にフォトレジストからなる高濃度イ
オン注入マスク4をパターン形成し、この状態で半導体
薄膜2の高濃度ソース・ドレイン領域2cを形成すべき
領域に高濃度の不純物を注入する。この後、高濃度イオ
ン注入マスク膜4をエッチングして除去する。かくし
て、中央部をチャネル領域2aとされ、その両側を低濃
度ソース・ドレイン領域2bとされ、さらにその両側を
高濃度ソース・ドレイン領域2cとされた半導体薄膜2
を得ている。
ばれる薄膜トランジスタは、半導体薄膜の中央部をチャ
ネル領域とされ、その両側を低濃度不純物領域からなる
低濃度ソース・ドレイン領域とされ、さらにその両側を
高濃度不純物領域からなる高濃度ソース・ドレイン領域
とされた構造であって、例えば図6および図7にそれぞ
れ示すような工程を経て製造されている。すなわち、ま
ず図6に示すように、ガラス等からなる絶縁基板1の上
面にポリシリコン等からなる半導体薄膜2を形成し、半
導体薄膜2の低濃度ソース・ドレイン領域2bおよび高
濃度ソース・ドレイン領域2cを形成すべき領域以外の
領域の上面にフォトレジストからなる低濃度イオン注入
マスク3をパターン形成し、この状態で半導体薄膜2の
低濃度ソース・ドレイン領域2bおよび高濃度ソース・
ドレイン領域2cを形成すべき領域に低濃度の不純物を
注入する。この後、低濃度イオン注入マスク3をエッチ
ングして除去する。次に、図7に示すように、半導体薄
膜2の高濃度ソース・ドレイン領域2cを形成すべき領
域以外の領域の上面にフォトレジストからなる高濃度イ
オン注入マスク4をパターン形成し、この状態で半導体
薄膜2の高濃度ソース・ドレイン領域2cを形成すべき
領域に高濃度の不純物を注入する。この後、高濃度イオ
ン注入マスク膜4をエッチングして除去する。かくし
て、中央部をチャネル領域2aとされ、その両側を低濃
度ソース・ドレイン領域2bとされ、さらにその両側を
高濃度ソース・ドレイン領域2cとされた半導体薄膜2
を得ている。
【0003】
【発明が解決しようとする課題】しかしながら、従来の
このような薄膜トランジスタでは、低濃度イオン注入マ
スク3を形成した基板をイオン注入装置に装着して低濃
度の不純物を注入し、次いで、基板をイオン注入装置か
ら取り出して低濃度イオン注入マスク3を除去した後高
濃度イオン注入マスク膜4を形成し、この後、基板を再
びイオン注入装置に装着して高濃度の不純物を注入した
上、基板をイオン注入装置から取り出して高濃度イオン
注入マスク膜4を除去しなければならず、基板の装着・
取り外し工程が多く、全体としてのイオン注入工程が繁
雑で時間を要するという問題があった。この発明の目的
は、全体としてのイオン注入工程を簡略化することので
きる薄膜トランジスタの製造方法を提供することにあ
る。
このような薄膜トランジスタでは、低濃度イオン注入マ
スク3を形成した基板をイオン注入装置に装着して低濃
度の不純物を注入し、次いで、基板をイオン注入装置か
ら取り出して低濃度イオン注入マスク3を除去した後高
濃度イオン注入マスク膜4を形成し、この後、基板を再
びイオン注入装置に装着して高濃度の不純物を注入した
上、基板をイオン注入装置から取り出して高濃度イオン
注入マスク膜4を除去しなければならず、基板の装着・
取り外し工程が多く、全体としてのイオン注入工程が繁
雑で時間を要するという問題があった。この発明の目的
は、全体としてのイオン注入工程を簡略化することので
きる薄膜トランジスタの製造方法を提供することにあ
る。
【0004】
【課題を解決するための手段】この発明は、半導体薄膜
のチャネル形成領域および低濃度ドレイン領域を形成す
べき領域上に下層イオン注入マスクを設けると共に、半
導体薄膜のチャネル形成領域に対応する部分の下層イオ
ン注入マスク上にこれよりも幅狭の上層イオン注入マス
クを設けた状態において、イオンを低加速エネルギで半
導体薄膜の高濃度ドレイン領域を形成すべき領域に注入
する工程と、イオンを高加速エネルギで半導体薄膜の低
濃度ドレイン領域および高濃度ドレイン領域を形成すべ
き領域に注入する工程とを連続して行うようにしたもの
である。
のチャネル形成領域および低濃度ドレイン領域を形成す
べき領域上に下層イオン注入マスクを設けると共に、半
導体薄膜のチャネル形成領域に対応する部分の下層イオ
ン注入マスク上にこれよりも幅狭の上層イオン注入マス
クを設けた状態において、イオンを低加速エネルギで半
導体薄膜の高濃度ドレイン領域を形成すべき領域に注入
する工程と、イオンを高加速エネルギで半導体薄膜の低
濃度ドレイン領域および高濃度ドレイン領域を形成すべ
き領域に注入する工程とを連続して行うようにしたもの
である。
【0005】
【作用】この発明によれば、イオンを低加速エネルギで
半導体薄膜の高濃度ドレイン領域を形成すべき領域に注
入する工程と、イオンを高加速エネルギで半導体薄膜の
低濃度ドレイン領域および高濃度ドレイン領域を形成す
べき領域に注入する工程との2回のイオン注入を加速エ
ネルギを変えるだけで連続して行うことができ、全体と
してのイオン注入工程を大幅に簡略化することができ
る。
半導体薄膜の高濃度ドレイン領域を形成すべき領域に注
入する工程と、イオンを高加速エネルギで半導体薄膜の
低濃度ドレイン領域および高濃度ドレイン領域を形成す
べき領域に注入する工程との2回のイオン注入を加速エ
ネルギを変えるだけで連続して行うことができ、全体と
してのイオン注入工程を大幅に簡略化することができ
る。
【0006】
【実施例】図1〜図5はそれぞれこの発明の一実施例に
おけるLDD構造の薄膜トランジスタの各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、LDD構造の薄膜トランジスタの製造方法について
説明する。
おけるLDD構造の薄膜トランジスタの各製造工程を示
したものである。そこで、これらの図を順に参照しなが
ら、LDD構造の薄膜トランジスタの製造方法について
説明する。
【0007】まず、図1に示すように、ガラス等からな
る絶縁基板11の上面全体にポリシリコン等からなる半
導体薄膜12を形成する。次に、半導体薄膜12の上面
全体に下層イオン注入マスクを形成するための酸化シリ
コンまたは窒化シリコンからなる絶縁膜13を形成す
る。次に、半導体薄膜12の高濃度ソース・ドレイン領
域12cを形成すべき領域以外の領域の上面にエッチン
グマスク用のフォトレジスト膜14をパターン形成す
る。次に、この状態で、絶縁膜13の不要な部分をエッ
チングして除去すると、図2に示すように、半導体薄膜
12の高濃度ソース・ドレイン領域12cを形成すべき
領域以外の領域の上面に下層イオン注入マスク15がパ
ターン形成される。下層イオン注入マスク15は、酸化
シリコンまたは窒化シリコンからなっていて、膜厚にも
よるが、高加速エネルギのイオンの通過を許容し、低加
速エネルギのイオンの通過を阻止するようになってい
る。この後、エッチングマスクとしてのフォトレジスト
膜14をエッチングして除去する。
る絶縁基板11の上面全体にポリシリコン等からなる半
導体薄膜12を形成する。次に、半導体薄膜12の上面
全体に下層イオン注入マスクを形成するための酸化シリ
コンまたは窒化シリコンからなる絶縁膜13を形成す
る。次に、半導体薄膜12の高濃度ソース・ドレイン領
域12cを形成すべき領域以外の領域の上面にエッチン
グマスク用のフォトレジスト膜14をパターン形成す
る。次に、この状態で、絶縁膜13の不要な部分をエッ
チングして除去すると、図2に示すように、半導体薄膜
12の高濃度ソース・ドレイン領域12cを形成すべき
領域以外の領域の上面に下層イオン注入マスク15がパ
ターン形成される。下層イオン注入マスク15は、酸化
シリコンまたは窒化シリコンからなっていて、膜厚にも
よるが、高加速エネルギのイオンの通過を許容し、低加
速エネルギのイオンの通過を阻止するようになってい
る。この後、エッチングマスクとしてのフォトレジスト
膜14をエッチングして除去する。
【0008】次に、フォトレジスト膜を下層イオン注入
マスク15および該下層イオン注入マスク15から露出
している半導体薄膜12上の全面にスピンコートした
上、このフォトレジスト膜をエッチングして図3に示す
ように、半導体薄膜12の低濃度ソース・ドレイン領域
12bおよび高濃度ソース・ドレイン領域12cを形成
すべき領域以外の領域に対応する部分の下層イオン注入
マスク15の上面のみにフォトレジストからなる上層イ
オン注入マスク16をパターン形成する。図3から明ら
かな如く、下層イオン注入マスク15の中央部分15a
上に形成される上層イオン注入マスクを16の中央部分
16aは半導体薄膜12のチャネル形成領域12dを規
定するもので、下層イオン注入マスク15の中央部分1
5aよりも幅狭に形成される。また、上層イオン注入マ
スク16は、フォトレジストからなっているので、高加
速エネルギのイオンおよび低加速エネルギのイオンの通
過を共に阻止するようになっている。このように、絶縁
基板11上に半導体薄膜12、下層イオン注入マスク1
5、上層イオン注入マスク16を形成した後、この絶縁
基板11をイオン注入装置に装着して高濃度ソース・ド
レイン領域と低濃度ソース・ドレイン領域を連続して形
成する。これには、絶縁基板11の上面から全面にまず
イオンを低加速エネルギで照射すると、低加速エネルギ
のイオンは、上層イオン注入マスク16はもちろんのこ
と、下層イオン注入マスク15をも通過することができ
ず、このため半導体薄膜12の高濃度ソース・ドレイン
領域2cを形成すべき領域のみに高濃度の不純物が注入
される。次に、図4に示すように、絶縁基板11の上面
から全面にイオンを高加速エネルギで照射すると、高加
速エネルギのイオンは、上層イオン注入マスク16を通
過することはできないが、その一部が下層イオン注入マ
スク15を通過することができ、このため半導体薄膜1
2の低濃度ソース・ドレイン領域12bおよび高濃度ソ
ース・ドレイン領域12cを形成すべき領域に不純物が
注入され、これにより低濃度ソース・ドレイン領域12
bが形成される。この後、上層イオン注入マスク16お
よび下層イオン注入マスク13をエッチングして除去す
る。
マスク15および該下層イオン注入マスク15から露出
している半導体薄膜12上の全面にスピンコートした
上、このフォトレジスト膜をエッチングして図3に示す
ように、半導体薄膜12の低濃度ソース・ドレイン領域
12bおよび高濃度ソース・ドレイン領域12cを形成
すべき領域以外の領域に対応する部分の下層イオン注入
マスク15の上面のみにフォトレジストからなる上層イ
オン注入マスク16をパターン形成する。図3から明ら
かな如く、下層イオン注入マスク15の中央部分15a
上に形成される上層イオン注入マスクを16の中央部分
16aは半導体薄膜12のチャネル形成領域12dを規
定するもので、下層イオン注入マスク15の中央部分1
5aよりも幅狭に形成される。また、上層イオン注入マ
スク16は、フォトレジストからなっているので、高加
速エネルギのイオンおよび低加速エネルギのイオンの通
過を共に阻止するようになっている。このように、絶縁
基板11上に半導体薄膜12、下層イオン注入マスク1
5、上層イオン注入マスク16を形成した後、この絶縁
基板11をイオン注入装置に装着して高濃度ソース・ド
レイン領域と低濃度ソース・ドレイン領域を連続して形
成する。これには、絶縁基板11の上面から全面にまず
イオンを低加速エネルギで照射すると、低加速エネルギ
のイオンは、上層イオン注入マスク16はもちろんのこ
と、下層イオン注入マスク15をも通過することができ
ず、このため半導体薄膜12の高濃度ソース・ドレイン
領域2cを形成すべき領域のみに高濃度の不純物が注入
される。次に、図4に示すように、絶縁基板11の上面
から全面にイオンを高加速エネルギで照射すると、高加
速エネルギのイオンは、上層イオン注入マスク16を通
過することはできないが、その一部が下層イオン注入マ
スク15を通過することができ、このため半導体薄膜1
2の低濃度ソース・ドレイン領域12bおよび高濃度ソ
ース・ドレイン領域12cを形成すべき領域に不純物が
注入され、これにより低濃度ソース・ドレイン領域12
bが形成される。この後、上層イオン注入マスク16お
よび下層イオン注入マスク13をエッチングして除去す
る。
【0009】次に、エキシマレーザを照射することによ
り、注入した不純物を活性化し、次いで、フォトリソグ
ラフィ技術により不要な部分の半導体薄膜12をエッチ
ングして除去すると、図5に示すように、絶縁基板11
の上面の薄膜トランジスタ形成領域に半導体薄膜12が
パターン形成される。この状態では、既に説明したよう
に、不純物を注入しているので、半導体薄膜12の中央
部は不純物が拡散されていないチャネル領域12aとさ
れ、その両側は低濃度ソース・ドレイン領域12bとさ
れ、さらにその両側は高濃度ソース・ドレイン領域12
cとされている。次に、全表面に酸化シリコンからなる
ゲート絶縁膜17を形成する。次に、チャネル領域12
aに対応する部分のゲート絶縁膜17の上面にアルミニ
ウム等からなるゲート電極18をパターン形成する。次
に、全表面に窒化シリコンからなる層間絶縁膜19を形
成する。次に、高濃度ソース・ドレイン領域12cに対
応する部分における層間絶縁膜19およびゲート絶縁膜
17にコンタクトホール20を形成する。次に、コンタ
クトホール20および層間絶縁膜19の上面の所定の個
所にアルミニウムからなるソース・ドレイン電極21を
パターン形成し、高濃度ソース・ドレイン領域12cと
接続させる。かくして、LDD構造の薄膜トランジスタ
が製造される。
り、注入した不純物を活性化し、次いで、フォトリソグ
ラフィ技術により不要な部分の半導体薄膜12をエッチ
ングして除去すると、図5に示すように、絶縁基板11
の上面の薄膜トランジスタ形成領域に半導体薄膜12が
パターン形成される。この状態では、既に説明したよう
に、不純物を注入しているので、半導体薄膜12の中央
部は不純物が拡散されていないチャネル領域12aとさ
れ、その両側は低濃度ソース・ドレイン領域12bとさ
れ、さらにその両側は高濃度ソース・ドレイン領域12
cとされている。次に、全表面に酸化シリコンからなる
ゲート絶縁膜17を形成する。次に、チャネル領域12
aに対応する部分のゲート絶縁膜17の上面にアルミニ
ウム等からなるゲート電極18をパターン形成する。次
に、全表面に窒化シリコンからなる層間絶縁膜19を形
成する。次に、高濃度ソース・ドレイン領域12cに対
応する部分における層間絶縁膜19およびゲート絶縁膜
17にコンタクトホール20を形成する。次に、コンタ
クトホール20および層間絶縁膜19の上面の所定の個
所にアルミニウムからなるソース・ドレイン電極21を
パターン形成し、高濃度ソース・ドレイン領域12cと
接続させる。かくして、LDD構造の薄膜トランジスタ
が製造される。
【0010】このように、この薄膜トランジスタの製造
方法では、まずイオンを低加速エネルギで半導体薄膜1
2の高濃度ソース・ドレイン領域12cを形成すべき領
域に注入し、続いてイオンを高加速エネルギで半導体薄
膜12の低濃度ソース・ドレイン領域12bおよび高濃
度ソース・ドレイン領域12cを形成すべき領域に注入
することにより、中央部をチャネル領域12aとされ、
その両側を低濃度ソース・ドレイン領域12bとされ、
さらにその両側を高濃度ソース・ドレイン領域12cと
された半導体薄膜12を得ているので、2回のイオン注
入を加速エネルギを変えるだけで連続して行うことがで
き、したがって全体としてのイオン注入工程を簡略化す
ることができる。例えば、下層イオン注入マスク15が
厚さ1000Å程度の酸化シリコン膜からなり、上層イ
オン注入マスク16がフォトレジスト膜からなる場合、
不純物としてボロンイオンを注入するとすると、まず5
〜20keVの低加速エネルギで注入し、続いて30〜
50keVの高加速エネルギで注入すればよい。
方法では、まずイオンを低加速エネルギで半導体薄膜1
2の高濃度ソース・ドレイン領域12cを形成すべき領
域に注入し、続いてイオンを高加速エネルギで半導体薄
膜12の低濃度ソース・ドレイン領域12bおよび高濃
度ソース・ドレイン領域12cを形成すべき領域に注入
することにより、中央部をチャネル領域12aとされ、
その両側を低濃度ソース・ドレイン領域12bとされ、
さらにその両側を高濃度ソース・ドレイン領域12cと
された半導体薄膜12を得ているので、2回のイオン注
入を加速エネルギを変えるだけで連続して行うことがで
き、したがって全体としてのイオン注入工程を簡略化す
ることができる。例えば、下層イオン注入マスク15が
厚さ1000Å程度の酸化シリコン膜からなり、上層イ
オン注入マスク16がフォトレジスト膜からなる場合、
不純物としてボロンイオンを注入するとすると、まず5
〜20keVの低加速エネルギで注入し、続いて30〜
50keVの高加速エネルギで注入すればよい。
【0011】なお、上記実施例では、低加速エネルギの
イオンの注入に続いて高加速エネルギのイオンを注入し
ているが、これは逆であってもよい。また、上記実施例
では、この発明を単チャネル薄膜トランジスタに適用し
た場合について説明したが、これに限定らず、例えばC
MOS薄膜トランジスタにも適用することができる。こ
の場合、LDD構造のPMOS薄膜トランジスタとLD
D構造のNMOS薄膜トランジスタとを形成することと
なるが、イオン注入は、従来の場合別々の工程で4回で
あるのに対し、2回ずつ連続して行うことができるので
実質的に2回で済む。また、図2に示す工程は、PMO
S薄膜トランジスタおよびNMOS薄膜トランジスタに
共用することができ、したがってフォトレジストパター
ン形成工程を1回減らすことができる。
イオンの注入に続いて高加速エネルギのイオンを注入し
ているが、これは逆であってもよい。また、上記実施例
では、この発明を単チャネル薄膜トランジスタに適用し
た場合について説明したが、これに限定らず、例えばC
MOS薄膜トランジスタにも適用することができる。こ
の場合、LDD構造のPMOS薄膜トランジスタとLD
D構造のNMOS薄膜トランジスタとを形成することと
なるが、イオン注入は、従来の場合別々の工程で4回で
あるのに対し、2回ずつ連続して行うことができるので
実質的に2回で済む。また、図2に示す工程は、PMO
S薄膜トランジスタおよびNMOS薄膜トランジスタに
共用することができ、したがってフォトレジストパター
ン形成工程を1回減らすことができる。
【0012】
【発明の効果】以上説明したように、この発明によれ
ば、低加速エネルギのイオン注入と高加速エネルギのイ
オン注入とを加速エネルギを変えて連続して行うだけで
よいので、全体としてのイオン注入工程を大幅に簡略化
することができる。
ば、低加速エネルギのイオン注入と高加速エネルギのイ
オン注入とを加速エネルギを変えて連続して行うだけで
よいので、全体としてのイオン注入工程を大幅に簡略化
することができる。
【図1】この発明の一実施例における薄膜トランジスタ
の製造に際し、絶縁基板の上面に半導体薄膜および下層
イオン注入マスク形成用の絶縁膜を形成した後、エッチ
ングマスク用のフォトレジスト膜をパターン形成した状
態の断面図。
の製造に際し、絶縁基板の上面に半導体薄膜および下層
イオン注入マスク形成用の絶縁膜を形成した後、エッチ
ングマスク用のフォトレジスト膜をパターン形成した状
態の断面図。
【図2】同薄膜トランジスタの製造に際し、絶縁膜の不
要な部分を除去して下層イオン注入マスクをパターン形
成した状態の断面図。
要な部分を除去して下層イオン注入マスクをパターン形
成した状態の断面図。
【図3】同薄膜トランジスタの製造に際し、エッチング
マスク用のフォトレジスト膜を除去した後、上層イオン
注入マスクをパターン形成し、イオンを低加速エネルギ
で注入した状態の断面図。
マスク用のフォトレジスト膜を除去した後、上層イオン
注入マスクをパターン形成し、イオンを低加速エネルギ
で注入した状態の断面図。
【図4】同薄膜トランジスタの製造に際し、イオンを高
加速エネルギで注入した状態の断面図。
加速エネルギで注入した状態の断面図。
【図5】同薄膜トランジスタの製造に際し、上層イオン
注入マスクおよび下層イオン注入マスクを除去した後、
ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトホ
ールおよびソース・ドレイン電極を形成した状態の断面
図。
注入マスクおよび下層イオン注入マスクを除去した後、
ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトホ
ールおよびソース・ドレイン電極を形成した状態の断面
図。
【図6】従来の薄膜トランジスタの製造に際し、絶縁基
板の上面に半導体薄膜を形成し、低濃度イオン注入マス
クをパターン形成した後、低濃度イオンを注入した状態
の断面図。
板の上面に半導体薄膜を形成し、低濃度イオン注入マス
クをパターン形成した後、低濃度イオンを注入した状態
の断面図。
【図7】同従来の薄膜トランジスタの製造に際し、低濃
度イオン注入マスクを除去し、高濃度イオン注入マスク
をパターン形成した後、高濃度イオンを注入した状態の
断面図。
度イオン注入マスクを除去し、高濃度イオン注入マスク
をパターン形成した後、高濃度イオンを注入した状態の
断面図。
11 絶縁基板 12 半導体薄膜 12a チャネル領域 12b 低濃度ソース・ドレイン領域 12c 高濃度ソース・ドレイン領域 12d チャネル形成領域 15 下層イオン注入マスク 16 上層イオン注入マスク
Claims (3)
- 【請求項1】 半導体薄膜のチャネル形成領域の少なく
とも片側に低濃度不純物領域からなる低濃度ドレイン領
域を形成し、さらにこの低濃度ドレイン領域の外側に高
濃度不純物領域からなる高濃度ドレイン領域を形成した
薄膜トランジスタの製造に際し、 前記半導体薄膜のチャネル形成領域および前記低濃度ド
レイン領域を形成すべき領域上に下層イオン注入マスク
を設けると共に、前記半導体薄膜のチャネル形成領域に
対応する部分の前記下層イオン注入マスク上にこれより
も幅狭の上層イオン注入マスクを設けた状態において、 イオンを低加速エネルギで前記半導体薄膜の前記高濃度
ドレイン領域を形成すべき領域に注入する工程と、イオ
ンを高加速エネルギで前記半導体薄膜の前記低濃度ドレ
イン領域および前記高濃度ドレイン領域を形成すべき領
域に注入する工程とを連続して行うことを特徴とする薄
膜トランジスタの製造方法。 - 【請求項2】 前記下層イオン注入マスクは酸化シリコ
ンまたは窒化シリコンからなり、前記上層イオン注入マ
スクはフォトレジストからなることを特徴とする請求項
1記載の薄膜トランジスタの製造方法。 - 【請求項3】 注入イオンはボロンイオンであって、低
加速エネルギが5〜20keV、高加速エネルギが30
〜50keVであることを特徴とする請求項1記載の薄
膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03339431A JP3092634B2 (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03339431A JP3092634B2 (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05152329A JPH05152329A (ja) | 1993-06-18 |
JP3092634B2 true JP3092634B2 (ja) | 2000-09-25 |
Family
ID=18327405
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03339431A Expired - Fee Related JP3092634B2 (ja) | 1991-11-29 | 1991-11-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3092634B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW297142B (ja) * | 1993-09-20 | 1997-02-01 | Handotai Energy Kenkyusho Kk | |
US5548132A (en) * | 1994-10-24 | 1996-08-20 | Micron Technology, Inc. | Thin film transistor with large grain size DRW offset region and small grain size source and drain and channel regions |
KR101022623B1 (ko) * | 2003-10-15 | 2011-03-16 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판의 제조 방법 |
CN109244035A (zh) * | 2017-07-06 | 2019-01-18 | 世界先进积体电路股份有限公司 | 半导体装置的制造方法 |
-
1991
- 1991-11-29 JP JP03339431A patent/JP3092634B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05152329A (ja) | 1993-06-18 |
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