JPH05315561A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH05315561A
JPH05315561A JP4119456A JP11945692A JPH05315561A JP H05315561 A JPH05315561 A JP H05315561A JP 4119456 A JP4119456 A JP 4119456A JP 11945692 A JP11945692 A JP 11945692A JP H05315561 A JPH05315561 A JP H05315561A
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    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Abstract

(57)【要約】 【目的】低圧、高圧ＣＭＯＳトランジスタの製造工程数
を減らす。 【構成】ポリシリコンからなるゲート電極６を形成した
後に、高圧Ｎｃｈトランジスタ領域２２と低圧Ｐｃｈト
ランジスタ領域２１へリンをイオン注入する工程と、高
圧Ｐｃｈトランジスタ領域２３と低圧Ｎｃｈトランジス
タ領域２０へボロンをイオン注入する工程と、押込みを
行う工程とを含み、低圧トランジスタのしきい値電圧制
御と高圧トランジスタの電界緩和用低濃度領域の形成を
前記イオン注入工程と、押込み工程で行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に低圧ＣＭＯＳトランジスタと高圧ＣＭＯＳト
ランジスタを混載したシリコンゲートＣＭＯＳトランジ
スタの製造方法に関する。
【０００２】
【従来の技術】現在、マイクロコンピュータ周辺大規模
集積回路（ＬＳＩ）の電源電圧は５Ｖ系が主流である。
しかしながら自動車電装用ＬＳＩ，液晶パネル駆動用Ｌ
ＳＩ等はいずれも１０Ｖ以上の電源電圧の下で動作させ
るため、少なくとも２０Ｖ以上の耐圧を有する高耐圧ト
ランジスタが必要となる。
【０００３】従来、上述した高耐圧ＬＳＩは比較的ソー
ス・ドレイン接合が深く（１〜数μｍ）、ゲート酸化膜
厚の厚い（１００ｎｍ程度）アルミゲートＣＭＯＳプロ
セスが使用されていた。このプロセスでは、ゲート電極
とソース・ドレインの形成が自己整合（セルフアライ
ン）で行われないことと、ソース・ドレイン接合が深い
こと等の理由により、小型化には適していない。
【０００４】最近主流のシリコンゲートＣＭＯＳプロセ
スによると、ゲート電極とソース・ドレインの形成はセ
ルフアラインで行われるため、小型化，高速化が可能で
ある。ドレイン部に電界緩和用の低濃度拡散領域を設け
ることにより高耐圧化も可能となる。小型化，高速化を
必要とする内部制御ロジック部には低耐圧ＣＭＯＳトラ
ンジスタを使用し、入出力部には高耐圧ＣＭＯＳトラン
ジスタを使用した低圧ＣＭＯＳトランジスタと高圧ＣＭ
ＯＳトランジスタ混載シリコンゲートＣＭＯＳプロセス
を用いることにより、チップの小型化，高速化，高耐圧
化が可能となり、自動車電装用ＬＳＩ，液晶パネル駆動
用ＬＳＩの製造プロセスとして採用されるようになっ
た。
【０００５】従来の低圧ＣＭＯＳトランジスタと高圧Ｃ
ＭＯＳトランジスタを同一チップ上に混載するシリコン
ゲートＣＭＯＳトランジスタの製造方法を図３〜図５を
用いて説明する。
【０００６】まず、図３（ａ）に示すように、Ｐ型シリ
コン基板１に低圧Ｐチャネル（ｃｈ）トランジスタ用の
Ｎウエル２，高圧Ｐｃｈ用Ｎウエル３をイオン注入およ
び熱拡散によって形成したのち、素子分離用のフィール
ド酸化膜４を選択熱酸化により形成する。Ｎウエル２と
Ｎウエル３の不純物プロファイルは、要求されるそれぞ
れの素子耐圧に応じて決定される。Ｎウエル２の表面濃
度は通常１０16〜１０17ｃｍ-3程度に、そしてＮウエル
３の表面濃度は通常５×１０15〜５×１０16ｃｍ-3程度
に設定される。接合の深さは通常数〜１０数μｍ程度で
ある。次にゲート酸化膜５を形成する。次にフォトレジ
スト膜７Ｅをウエハ全面に塗布し、低圧Ｎｃｈトランジ
スタ領域２０のみが開孔するように現像処理を行う。そ
してこのフォトレジスト膜７Ｅをマスクとして低圧Ｎｃ
ｈトランジスタ領域２０に、しきい値電圧制御用の不純
物のイオン注入を行う。不純物には通常ボロン（Ｂ）が
用いられる。イオン注入後、フォトレジスト膜７Ｅをド
ライエッチングにより除去する。
【０００７】次に図３（ｂ）に示すように、フォトレジ
スト膜７Ｆをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜７Ｆをマスクとして低圧Ｐｃ
ｈトランジスタ領域２１にしきい値電圧制御用の不純物
としてボロンのイオン注入を行う。イオン注入後、フォ
トレジスト膜７Ｆをドライエッチングにより除去する。
【０００８】次に図３（ｃ）に示すように、フォトレジ
スト膜７Ｆをウエハ全面に塗布しパターニングしたの
ち、このフォトレジスト膜７Ｇをマスクとして高圧Ｎｃ
ｈトランジスタ領域２２にしきい値電圧制御用の不純物
としてボロンイオン注入を行う。イオン注入後、フォト
レジスト膜７Ｇをドライエッチングにより除去する。
【０００９】次に図４（ａ）に示すように、フォトレジ
スタ膜７Ｈをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜７Ｈをマスクとして高圧Ｐｃ
ｈトランジスタ領域２３にしきい値電圧制御用の不純物
としてボロンのイオン注入を行う。イオン注入後、フォ
トレジスト膜７Ｈはドライエッチングにより除去する。
【００１０】次に図４（ｂ）に示すように、ポリシリコ
ン膜をウエハ全面に成長させた後、フォトリソグラフィ
ーにより選択的にエッチングし、各トランジスタのゲー
ト電極６を形成する。
【００１１】次に図４（ｃ）に示すように、フォトレジ
スト膜７Ｉをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜７Ｉとゲート電極６をマスク
として電界緩和用の低濃度領域を形成するためのボロン
（Ｂ）のイオン注入を、高圧Ｐｃｈトランジスタ領域２
３に行う。
【００１２】次に図５（ａ）に示すように、フォトレジ
スト膜７Ｊをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜７Ｊとゲート電極６をマスク
として電界緩和用の低濃度領域を形成するためのリン
（Ｐ）イオン注入を、高圧Ｎｃｈトランジスタ領域２２
に行う。
【００１３】次に図５（ｂ）に示すように、熱処理を行
うことにより電界総和用のＮ- 領域１０及びＰ- 領域１
１を形成する。
【００１４】次に図５（ｃ）に示すように、フォトリソ
グラフィーにより低圧Ｐｃｈトランジスタ領域２１と高
圧Ｐｃｈトランジスタ領域２３にはボロンを、低圧Ｎｃ
ｈトランジスタ領域２０，高圧Ｎｃｈトランジスタ領域
２２にはヒ素をイオン注入し、熱処理を行い、各ｃｈの
ソース・ドレイン１２，１３，１４，１５を形成する。
低圧部のソース・ドレイン１２，１３の形成はセルフア
ラインによって行うが、高圧部のトランジスタに対して
はソース・ドレイン１４，１５をゲート電極６から数μ
ｍ離して形成する。通常オフセットゲート型ＭＯＳトラ
ンジスタと呼ばれる。
【００１５】
【発明が解決しようとする課題】この従来の低圧ＣＭＯ
Ｓトランジスタと高圧ＣＭＯＳトランジスタを混載した
シリコンゲートＣＭＯＳトランジスタの製造方法は、し
きい値電圧制御の為の不純物のイオン注入を、各トラン
ジスタそれぞれに対して行っていたため、合計４回のフ
ォトリソグラフィー工程を必要としている。このため、
半導体装置の製造コストがかさむという問題点があっ
た。
【００１６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板上の低圧Ｐチャネルトラ
ンジスタ用およびＮチャネルトランジスタ用のＣＭＯＳ
トランジスタ領域と高圧Ｐチャネルトランジスタ用およ
びＮチャネルトランジスタ用のＣＭＯＳトランジスタ領
域に逆導電型ウエルとフィールド絶縁膜とゲート絶縁膜
とを順次形成する工程と、前記高圧ＮチャネルＭＯＳト
ランジスタ領域および高圧ＰチャネルＭＯＳトラジスタ
領域の前記半導体基板にしきい値電圧制御用の不純物を
順次イオン注入する工程と、前記ゲート絶縁膜上にポリ
シリコン膜からなるゲート電極を形成したのち前記低圧
ＮチャネルＭＯＳトランジスタ領域および前記高圧Ｐチ
ャネルＭＯＳトランジスタ領域の前記半導体基板にボロ
ンを同時にイオン注入する工程と、前記低圧Ｐチャネル
ＭＯＳトランジスタ領域および前記高圧ＮチャネルＭＯ
Ｓトランジスタ領域の前記半導体基板にリンを同時にイ
オン注入したのち熱処理し、前記低圧ＣＭＯＳトランジ
スタ領域にしきい値電圧制御領域をそして前記高圧ＣＭ
ＯＳトランジスタ領域に電界緩和用低濃度領域を形成す
る工程とを含むものである。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例のシリ
コンゲートＣＭＯＳトランジスタの製造方法を説明する
ための各工程毎の半導体チップの断面図である。
【００１８】まず図１（ａ）に示すように、従来と同様
の操作により、Ｐ型シリコン基板１上の低圧ＣＭＯＳト
ランジスタ領域と高圧ＣＭＯＳトランジスタ領域にＮウ
エル２，３を形成したのち、フィールド酸化膜４とゲー
ト酸化膜５とを順次形成する。次で高圧ＮｃｈＭＯＳト
ランジスタ領域２２と高圧ＰｃｈＭＯＳトランジスタ領
域２３に順次しきい値電圧制御用の不純物としてボロン
（Ｂ）をイオン注入する。次に全面にポリシリコン膜を
形成したのちパターニングし、ゲート電極６を形成す
る。次でフォトレジスト膜７Ａをウエハ全面に塗布し、
低圧Ｎｃｈトランジスタ領域２０および高圧Ｐｃｈトラ
ンジスタ領域２３が開孔するように現像処理を行う。次
にこのフォトレジスト膜７Ａとゲート電極６をマスクと
して低圧Ｎｃｈ領域２０および高圧Ｐｃｈ領域２３にし
きい値電圧制御用および電界緩和用としてボロンをイオ
ン注入する。通常ドーズ量は１０12〜１０13ｃｍ-2程度
である。
【００１９】次に図１（ｂ）に示すように、フォトレジ
スト膜７Ｂをウエハ全面に塗布し、低圧Ｐｃｈトランジ
スタ領域２１および高圧Ｎｃｈトランジスタ領域２２が
開孔するように現像処理を行う。このフォトレジスト膜
７Ｂとゲート電極６をマスクとして低圧Ｐｃｈトランジ
スタ領域２１および高圧Ｎｃｈトランジスタ領域２２に
しきい値電圧制御用および電界緩和用としてリンをイオ
ン注入する。通常ドーズ量は１０12〜１０13ｃｍ-2程度
である。
【００２０】次に図１（ｃ）に示すように、１１００〜
１２００℃で数十分から１時間程度の熱処理を行うこと
により、高圧Ｎｃｈ，高圧Ｐｃｈトランジスタの電界緩
和用低濃度領域であるＮ- 領域１０及びＰ- 領域１１を
形成するとともに、低圧Ｎｃｈ、低圧Ｐｃｈトランジス
タのしきい値電圧（ＶTN，ＶTP）制御領域８，９を形成
する。次にフォトリソグラフィーによりマスクを形成
し、低圧Ｐｃｈトランジスタ領域２１及び高圧Ｐｃｈト
ランジスタ領域２３にはボロンを、低圧Ｎｃｈトランジ
スタ領域２０及び高圧Ｎｃｈトランジスタ領域２２には
ヒ素をそれぞれイオン注入し、熱処理を行い、各チャネ
ルのソース・ドレイン１２，１３，１４，１５を形成す
る。
【００２１】電界緩和用のＮ- 領域１０及びＰ- 領域１
１の接合の深さは１〜数μｍとなる。一方、低圧トラン
ジスタのしきい値電圧制御領域８，９も同程度の深さま
で拡散する。横方向広がりにより低圧トランジスタのゲ
ート直下まで不純物が拡散し、しきい値電圧の制御が可
能となる。
【００２２】また、低圧トランジタのソース・ドレイン
領域が基板よりも高い濃度の領域でおおわれているた
め、電圧を印加した時ドレインから伸びる空乏層がおさ
えられ、ソース・ドレイン間のパンチスルー耐圧を高め
ることが可能である。これは低圧トランジスタのゲート
長が１〜２μｍ程度の比較的微細なプロセスに対して有
効である。なぜならば、ゲート長が短かいトランジスタ
の耐圧は通常ソース・ドレイン間のパンチスルー耐圧で
決まるからである。
【００２３】図２（ａ）〜（ｃ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。この
第２の実施例の製造工程は第１の実施例とほぼ同じであ
るが、特に低圧ＣＭＯＳトランジスタのドレインには不
純物イオンを注入しない所が異っている。
【００２４】まず図２（ａ）に示すように、第１の実施
例と同様にゲート電極６を形成したのち、低圧Ｎｃｈト
ランジスタに対しては、しきい値制御用のボロンのイオ
ン注入を低圧Ｎｃｈトランジスタのソース領域のみに行
う。
【００２５】次に図２（ｂ）に示すように、低圧Ｐｃｈ
トランジスタに対しては、しきい値制御用のリンイオン
注入を、低圧Ｐｃｈトランジスタのソース領域のみに行
う。
【００２６】次に図２（ｃ）に示すように、熱処理を行
うことにより、低圧Ｎｃｈトランジスタ２０のソース領
域および低圧Ｐｃｈトランジスタ２１のソース領域に、
しきい値電圧制御領域８，９を形成する。次で各トラン
ジスタ領域に不純物をそれぞれイオン注入し、熱処理し
て、低圧ＣＭＯＳトランジスタのソース１２Ａ，１３
Ａ，ドレイン１２Ｂ，１３Ｂ及び高圧ＣＭＯＳトランジ
スタのソース・ドレイン１４，１５をそれぞれ形成す
る。
【００２７】この第２の実施例では、低圧トランジスタ
のドレイン領域にはしきい値電圧制御用の高濃度領域を
形成しないため、低圧トランジスタの高圧化が可能であ
る。この場合、ドレインからの空乏層の伸びはおさえら
れないのでソース・ドレイン間のパンチスルーを防ぐた
め、低圧トランジスタのゲート長は３〜５μｍ程度と比
較的長目にする必要がある。
【００２８】尚、上記実施例においては、ゲート電極６
の形成後の不純物のイオン注入として、ボロンをイオン
注入したのちにリンをイオン注入したが、リンを先にイ
オン注入してもよい。
【００２９】
【発明の効果】以上説明したように本発明では、低圧Ｍ
ＯＳトランジスタのしきい値電圧制御を、ゲート電極の
形成後に高圧ＭＯＳトランジスタの電界緩和用低濃度領
域の形成と同時に行うため、従来の製造方法に比べ２回
のフォトリソグラフィー工程を省略することができる。
従って、半導体装置の製造コストを削減することができ
る。
【００３０】また、低圧ＭＯＳトランジスタのドレイン
は高濃度領域でおおわれるため、ドレインからの空乏層
ののびがおさえられパンチスルー耐圧を高めることがで
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
【図３】従来例を説明するための半導体チップの断面
図。
【図４】従来例を説明するための半導体チップの断面
図。
【図５】従来例を説明するための半導体チップの断面
図。
【符号の説明】
１ Ｐ型シリコン基板 ２，３ Ｎウエル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７Ａ〜７Ｊ フォトレジスト膜 ８ ＶTN制御領域 ９ ＶTP制御領域 １０ Ｎ- 領域 １１ Ｐ- 領域 １２ Ｎｃｈソース・ドレイン １３ Ｐｃｈソース・ドレイン １４ Ｎｃｈソース・ドレイン １５ Ｐｃｈソース・ドレイン ２０ 低圧Ｎｃｈトランジスタ領域 ２１ 低圧Ｐｃｈトランジスタ領域 ２２ 高圧Ｎｃｈトランジスタ領域 ２３ 高圧Ｐｃｈトランジスタ領域

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 一導電型半導体基板上の低圧Ｐチャネル
    トランジスタ用およびＮチャネルトランジスタ用のＣＭ
    ＯＳトランジスタ領域と高圧Ｐチャネルトランジスタ用
    およびＮチャネルトランジスタ用のＣＭＯＳトランジス
    タ領域に逆導電型ウエルとフィールド絶縁膜とゲート絶
    縁膜とを順次形成する工程と、前記高圧ＮチャネルＭＯ
    Ｓトランジスタ領域および高圧ＰチャネルＭＯＳトラジ
    スタ領域の前記半導体基板にしきい値電圧制御用の不純
    物を順次イオン注入する工程と、前記ゲート絶縁膜上に
    ポリシリコン膜からなるゲート電極を形成したのち前記
    低圧ＮチャネルＭＯＳトランジスタ領域および前記高圧
    ＰチャネルＭＯＳトランジスタ領域の前記半導体基板に
    ボロンを同時にイオン注入する工程と、前記低圧Ｐチャ
    ネルＭＯＳトランジスタ領域および前記高圧Ｎチャネル
    ＭＯＳトランジスタ領域の前記半導体基板にリンを同時
    にイオン注入したのち熱処理し、前記低圧ＣＭＯＳトラ
    ンジスタ領域にしきい値電圧制御領域をそして前記高圧
    ＣＭＯＳトランジスタ領域に電界緩和用低濃度領域を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 ゲート電極形成後リンをイオン注入し次
    にボロンをイオン注入する請求項１記載の半導体装置の
    製造方法。
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Cited By (4)

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