JP2861624B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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    • H01L27/0922Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に低圧CMOSトランジスタと高圧CMOSト
ランジスタを混載したシリコンゲートCMOSトランジ
スタの製造方法に関する。

【0002】

【従来の技術】現在、マイクロコンピュータ周辺大規模
集積回路(LSI)の電源電圧は5V系が主流である。
しかしながら自動車電装用LSI,液晶パネル駆動用L
SI等はいずれも10V以上の電源電圧の下で動作させ
るため、少なくとも20V以上の耐圧を有する高耐圧ト
ランジスタが必要となる。

【0003】従来、上述した高耐圧LSIは比較的ソー
ス・ドレイン接合が深く(1〜数μm)、ゲート酸化膜
厚の厚い(100nm程度)アルミゲートCMOSプロ
セスが使用されていた。このプロセスでは、ゲート電極
とソース・ドレインの形成が自己整合(セルフアライ
ン)で行われないことと、ソース・ドレイン接合が深い
こと等の理由により、小型化には適していない。

【0004】最近主流のシリコンゲートCMOSプロセ
スによると、ゲート電極とソース・ドレインの形成はセ
ルフアラインで行われるため、小型化,高速化が可能で
ある。ドレイン部に電界緩和用の低濃度拡散領域を設け
ることにより高耐圧化も可能となる。小型化,高速化を
必要とする内部制御ロジック部には低耐圧CMOSトラ
ンジスタを使用し、入出力部には高耐圧CMOSトラン
ジスタを使用した低圧CMOSトランジスタと高圧CM
OSトランジスタ混載シリコンゲートCMOSプロセス
を用いることにより、チップの小型化,高速化,高耐圧
化が可能となり、自動車電装用LSI,液晶パネル駆動
用LSIの製造プロセスとして採用されるようになっ
た。

【0005】従来の低圧CMOSトランジスタと高圧C
MOSトランジスタを同一チップ上に混載するシリコン
ゲートCMOSトランジスタの製造方法を図3〜図5を
用いて説明する。

【0006】まず、図3(a)に示すように、P型シリ
コン基板1に低圧Pチャネル(ch)トランジスタ用の
Nウエル2,高圧Pch用Nウエル3をイオン注入およ
び熱拡散によって形成したのち、素子分離用のフィール
ド酸化膜4を選択熱酸化により形成する。Nウエル2と
Nウエル3の不純物プロファイルは、要求されるそれぞ
れの素子耐圧に応じて決定される。Nウエル2の表面濃
度は通常1016〜1017cm-3程度に、そしてNウエル
3の表面濃度は通常5×1015〜5×1016cm-3程度
に設定される。接合の深さは通常数〜10数μm程度で
ある。次にゲート酸化膜5を形成する。次にフォトレジ
スト膜7Eをウエハ全面に塗布し、低圧Nchトランジ
スタ領域20のみが開孔するように現像処理を行う。そ
してこのフォトレジスト膜7Eをマスクとして低圧Nc
hトランジスタ領域20に、しきい値電圧制御用の不純
物のイオン注入を行う。不純物には通常ボロン(B)が
用いられる。イオン注入後、フォトレジスト膜7Eをド
ライエッチングにより除去する。

【0007】次に図3(b)に示すように、フォトレジ
スト膜7Fをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜7Fをマスクとして低圧Pc
hトランジスタ領域21にしきい値電圧制御用の不純物
としてボロンのイオン注入を行う。イオン注入後、フォ
トレジスト膜7Fをドライエッチングにより除去する。

【0008】次に図3(c)に示すように、フォトレジ
スト膜7Fをウエハ全面に塗布しパターニングしたの
ち、このフォトレジスト膜7Gをマスクとして高圧Nc
hトランジスタ領域22にしきい値電圧制御用の不純物
としてボロンイオン注入を行う。イオン注入後、フォト
レジスト膜7Gをドライエッチングにより除去する。

【0009】次に図4(a)に示すように、フォトレジ
スタ膜7Hをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜7Hをマスクとして高圧Pc
hトランジスタ領域23にしきい値電圧制御用の不純物
としてボロンのイオン注入を行う。イオン注入後、フォ
トレジスト膜7Hはドライエッチングにより除去する。

【0010】次に図4(b)に示すように、ポリシリコ
ン膜をウエハ全面に成長させた後、フォトリソグラフィ
ーにより選択的にエッチングし、各トランジスタのゲー
ト電極6を形成する。

【0011】次に図4(c)に示すように、フォトレジ
スト膜7Iをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜7Iとゲート電極6をマスク
として電界緩和用の低濃度領域を形成するためのボロン
(B)のイオン注入を、高圧Pchトランジスタ領域2
3に行う。

【0012】次に図5(a)に示すように、フォトレジ
スト膜7Jをウエハ全面に塗布し、パターニングしたの
ち、このフォトレジスト膜7Jとゲート電極6をマスク
として電界緩和用の低濃度領域を形成するためのリン
(P)イオン注入を、高圧Nchトランジスタ領域22
に行う。

【0013】次に図5(b)に示すように、熱処理を行
うことにより電界総和用のN- 領域10及びP- 領域1
1を形成する。

【0014】次に図5(c)に示すように、フォトリソ
グラフィーにより低圧Pchトランジスタ領域21と高
圧Pchトランジスタ領域23にはボロンを、低圧Nc
hトランジスタ領域20,高圧Nchトランジスタ領域
22にはヒ素をイオン注入し、熱処理を行い、各chの
ソース・ドレイン12,13,14,15を形成する。
低圧部のソース・ドレイン12,13の形成はセルフア
ラインによって行うが、高圧部のトランジスタに対して
はソース・ドレイン14,15をゲート電極6から数μ
m離して形成する。通常オフセットゲート型MOSトラ
ンジスタと呼ばれる。

【0015】

【発明が解決しようとする課題】この従来の低圧CMO
Sトランジスタと高圧CMOSトランジスタを混載した
シリコンゲートCMOSトランジスタの製造方法は、し
きい値電圧制御の為の不純物のイオン注入を、各トラン
ジスタそれぞれに対して行っていたため、合計4回のフ
ォトリソグラフィー工程を必要としている。このため、
半導体装置の製造コストがかさむという問題点があっ
た。

【0016】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板上の低圧Pチャネルトラ
ンジスタ用およびNチャネルトランジスタ用のCMOS
トランジスタ領域と高圧Pチャネルトランジスタ用およ
びNチャネルトランジスタ用のCMOSトランジスタ領
域に逆導電型ウエルとフィールド絶縁膜とゲート絶縁膜
とを順次形成する工程と、前記高圧NチャネルMOSト
ランジスタ領域および高圧PチャネルMOSトラジスタ
領域の前記半導体基板にしきい値電圧制御用の不純物を
順次イオン注入する工程と、前記ゲート絶縁膜上にポリ
シリコン膜からなるゲート電極を形成したのち前記低圧
NチャネルMOSトランジスタ領域および前記高圧Pチ
ャネルMOSトランジスタ領域の前記半導体基板にボロ
ンを同時にイオン注入する工程と、前記低圧Pチャネル
MOSトランジスタ領域および前記高圧NチャネルMO
Sトランジスタ領域の前記半導体基板にリンを同時にイ
オン注入したのち熱処理し、前記低圧CMOSトランジ
スタ領域にしきい値電圧制御領域をそして前記高圧CM
OSトランジスタ領域に電界緩和用低濃度領域を形成す
る工程とを含むものである。

【0017】

【実施例】次に本発明について図面を参照して説明す
る。図1(a)〜(c)は本発明の第1の実施例のシリ
コンゲートCMOSトランジスタの製造方法を説明する
ための各工程毎の半導体チップの断面図である。

【0018】まず図1(a)に示すように、従来と同様
の操作により、P型シリコン基板1上の低圧CMOSト
ランジスタ領域と高圧CMOSトランジスタ領域にNウ
エル2,3を形成したのち、フィールド酸化膜4とゲー
ト酸化膜5とを順次形成する。次で高圧NchMOSト
ランジスタ領域22と高圧PchMOSトランジスタ領
域23に順次しきい値電圧制御用の不純物としてボロン
(B)をイオン注入する。次に全面にポリシリコン膜を
形成したのちパターニングし、ゲート電極6を形成す
る。次でフォトレジスト膜7Aをウエハ全面に塗布し、
低圧Nchトランジスタ領域20および高圧Pchトラ
ンジスタ領域23が開孔するように現像処理を行う。次
にこのフォトレジスト膜7Aとゲート電極6をマスクと
して低圧Nch領域20および高圧Pch領域23にし
きい値電圧制御用および電界緩和用としてボロンをイオ
ン注入する。通常ドーズ量は1012〜1013cm-2程度
である。

【0019】次に図1(b)に示すように、フォトレジ
スト膜7Bをウエハ全面に塗布し、低圧Pchトランジ
スタ領域21および高圧Nchトランジスタ領域22が
開孔するように現像処理を行う。このフォトレジスト膜
7Bとゲート電極6をマスクとして低圧Pchトランジ
スタ領域21および高圧Nchトランジスタ領域22に
しきい値電圧制御用および電界緩和用としてリンをイオ
ン注入する。通常ドーズ量は1012〜1013cm-2程度
である。

【0020】次に図1(c)に示すように、1100〜
1200℃で数十分から1時間程度の熱処理を行うこと
により、高圧Nch,高圧Pchトランジスタの電界緩
和用低濃度領域であるN- 領域10及びP- 領域11を
形成するとともに、低圧Nch、低圧Pchトランジス
タのしきい値電圧(VTN,VTP)制御領域8,9を形成
する。次にフォトリソグラフィーによりマスクを形成
し、低圧Pchトランジスタ領域21及び高圧Pchト
ランジスタ領域23にはボロンを、低圧Nchトランジ
スタ領域20及び高圧Nchトランジスタ領域22には
ヒ素をそれぞれイオン注入し、熱処理を行い、各チャネ
ルのソース・ドレイン12,13,14,15を形成す
る。

【0021】電界緩和用のN- 領域10及びP- 領域1
1の接合の深さは1〜数μmとなる。一方、低圧トラン
ジスタのしきい値電圧制御領域8,9も同程度の深さま
で拡散する。横方向広がりにより低圧トランジスタのゲ
ート直下まで不純物が拡散し、しきい値電圧の制御が可
能となる。

【0022】また、低圧トランジタのソース・ドレイン
領域が基板よりも高い濃度の領域でおおわれているた
め、電圧を印加した時ドレインから伸びる空乏層がおさ
えられ、ソース・ドレイン間のパンチスルー耐圧を高め
ることが可能である。これは低圧トランジスタのゲート
長が1〜2μm程度の比較的微細なプロセスに対して有
効である。なぜならば、ゲート長が短かいトランジスタ
の耐圧は通常ソース・ドレイン間のパンチスルー耐圧で
決まるからである。

【0023】図2(a)〜(c)は本発明の第2の実施
例を説明するための半導体チップの断面図である。この
第2の実施例の製造工程は第1の実施例とほぼ同じであ
るが、特に低圧CMOSトランジスタのドレインには不
純物イオンを注入しない所が異っている。

【0024】まず図2(a)に示すように、第1の実施
例と同様にゲート電極6を形成したのち、低圧Nchト
ランジスタに対しては、しきい値制御用のボロンのイオ
ン注入を低圧Nchトランジスタのソース領域のみに行
う。

【0025】次に図2(b)に示すように、低圧Pch
トランジスタに対しては、しきい値制御用のリンイオン
注入を、低圧Pchトランジスタのソース領域のみに行
う。

【0026】次に図2(c)に示すように、熱処理を行
うことにより、低圧Nchトランジスタ20のソース領
域および低圧Pchトランジスタ21のソース領域に、
しきい値電圧制御領域8,9を形成する。次で各トラン
ジスタ領域に不純物をそれぞれイオン注入し、熱処理し
て、低圧CMOSトランジスタのソース12A,13
A,ドレイン12B,13B及び高圧CMOSトランジ
スタのソース・ドレイン14,15をそれぞれ形成す
る。

【0027】この第2の実施例では、低圧トランジスタ
のドレイン領域にはしきい値電圧制御用の高濃度領域を
形成しないため、低圧トランジスタの高圧化が可能であ
る。この場合、ドレインからの空乏層の伸びはおさえら
れないのでソース・ドレイン間のパンチスルーを防ぐた
め、低圧トランジスタのゲート長は3〜5μm程度と比
較的長目にする必要がある。

【0028】尚、上記実施例においては、ゲート電極6
の形成後の不純物のイオン注入として、ボロンをイオン
注入したのちにリンをイオン注入したが、リンを先にイ
オン注入してもよい。

【0029】

【発明の効果】以上説明したように本発明では、低圧M
OSトランジスタのしきい値電圧制御を、ゲート電極の
形成後に高圧MOSトランジスタの電界緩和用低濃度領
域の形成と同時に行うため、従来の製造方法に比べ2回
のフォトリソグラフィー工程を省略することができる。
従って、半導体装置の製造コストを削減することができ
る。

【0030】また、低圧MOSトランジスタのドレイン
は高濃度領域でおおわれるため、ドレインからの空乏層
ののびがおさえられパンチスルー耐圧を高めることがで
きる。

【図面の簡単な説明】

【図1】本発明の第1の実施例を説明するための半導体
チップの断面図。

【図2】本発明の第2の実施例を説明するための半導体
チップの断面図。

【図3】従来例を説明するための半導体チップの断面
図。

【図4】従来例を説明するための半導体チップの断面
図。

【図5】従来例を説明するための半導体チップの断面
図。

【符号の説明】

1 P型シリコン基板 2,3 Nウエル 4 フィールド酸化膜 5 ゲート酸化膜 6 ゲート電極 7A〜7J フォトレジスト膜 8 VTN制御領域 9 VTP制御領域 10 N- 領域 11 P- 領域 12 Nchソース・ドレイン 13 Pchソース・ドレイン 14 Nchソース・ドレイン 15 Pchソース・ドレイン 20 低圧Nchトランジスタ領域 21 低圧Pchトランジスタ領域 22 高圧Nchトランジスタ領域 23 高圧Pchトランジスタ領域

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 一導電型半導体基板上の低圧Pチャネル
    トランジスタ用およびNチャネルトランジスタ用のCM
    OSトランジスタ領域と高圧Pチャネルトランジスタ用
    およびNチャネルトランジスタ用のCMOSトランジス
    タ領域に逆導電型ウエルとフィールド絶縁膜とゲート絶
    縁膜とを順次形成する工程と、前記高圧NチャネルMO
    Sトランジスタ領域および高圧PチャネルMOSトラン
    ジスタ領域の前記半導体基板にしきい値電圧制御用の不
    純物を順次イオン注入する工程と、前記ゲート絶縁膜上
    にポリシリコン膜からなるゲート電極を形成したのち前
    記低圧NチャネルMOSトランジスタ領域および前記高
    圧PチャネルMOSトランジスタ領域の前記半導体基板
    にボロンを同時にイオン注入する工程と、前記低圧Pチ
    ャネルMOSトランジスタ領域および前記高圧Nチャネ
    ルMOSトランジスタ領域の前記半導体基板にリンを同
    時にイオン注入したのち熱処理し、前記低圧CMOSト
    ランジスタ領域にしきい値電圧制御領域をそして前記高
    圧CMOSトランジスタ領域に電界緩和用低濃度領域を
    形成する工程とを含むことを特徴とする半導体装置の製
    造方法。
  2. 【請求項2】 一導電型半導体基板上の低圧Pチャネル
    トランジスタ用およびNチャネルトランジスタ用のCM
    OSトランジスタ領域と高圧Pチャネルトランジスタ用
    およびNチャネルトランジスタ用のCMOSトランジス
    タ領域に逆導電型ウエルとフィールド絶縁膜とゲート絶
    縁膜とを順次形成する工程と、前記高圧NチャネルMO
    Sトランジスタ領域および高圧PチャネルMOSトラン
    ジスタ領域の前記半導体基板にしきい値電圧制御用の不
    純物を順次イオン注入する工程と、前記ゲート絶縁膜上
    にポリシリコン膜からなるゲート電極を形成したのち前
    記低圧PチャネルMOSトランジスタ領域および前記高
    圧NチャネルMOSトランジスタ領域の前記半導体基板
    にリンを同時にイオン注入する工程と、前記低圧Nチャ
    ネルMOSトランジスタ領域および前記高圧Pチャネル
    MOSトランジスタ領域の前記半導体基板にボロンを同
    時にイオン注入したのち熱処理し、前記低圧CMOSト
    ランジスタ領域にしきい値電圧制御領域をそして前記高
    圧CMOSトランジスタ領域に電界緩和用低濃度領域を
    形成する工程とを含むことを特徴とする半導体装置の製
    造方法。
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