JP3419143B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
ＥＴと低電圧駆動ＣＭＯＳロジック部を有する半導体集
積回路装置 (以下ＩＣと略す) の製造方法に関する。 【０００２】 【従来の技術】サーマルプリントヘッド駆動用ＩＣ (以
下サーマル用ＩＣと略す) は、サーマルヘッド部に多数
並んだ発熱抵抗体を駆動するために、２０Ｖ程度以上の
電圧をドレイン部に印加して用いる高ドレイン電圧駆動
ＦＥＴを多数個出力段にもち、その高耐圧ＦＥＴのスイ
ッチングやタイミングを５Ｖ程度で駆動するＣＭＯＳロ
ジック回路で制御している。すなわち、オープンドレイ
ン出力の高ドレイン電圧駆動ＦＥＴと低電圧駆動ＣＭＯ
Ｓロジック部を有するＩＣである。 【０００３】以下、図２ (ａ) 〜 (ｆ) を引用して従来
のサーマル用ＩＣの製造方法について説明する。 図２ (ａ) ：ＣＺ法で作られ、抵抗率１２Ω・ｃｍ程度
のＰ形単結晶 (１００) シリコン基板１を用意し、酸化
膜３１をマスクとして低電圧駆動ＣＭＯＳ部のＰチャネ
ルＦＥＴのサブストレートとなるＮウエル２を約１１５
０℃で拡散形成する。Ｎウエル２は表面不純物濃度２〜
３×１０16ｃｍ-3で拡散深さが４〜５μｍ程度である。 【０００４】図２ (ｂ) ：低電圧駆動ＣＭＯＳ部のＮチ
ャネルＦＥＴおよび高ドレイン電圧駆動ＮチャネルＦＥ
ＴのサブストレートとなるＰウエル４を約１１００℃で
拡散形成する。Ｐウエル４は、表面不純物濃度１〜２×
１０16ｃｍ-3で拡散深さが２〜３μｍ程度であり、Ｐ型
基板１の表面濃度を濃くする目的で形成される。なおＰ
ウエル４形成後、将来フィールド酸化膜形成の際の下地
となるベース酸化膜３２を形成しておく。 【０００５】図２ (ｃ) ：高ドレイン電圧駆動Ｎチャネ
ルＦＥＴのドレインおよびソース領域に対し、Ｎオフセ
ット層５を約１１００℃で拡散形成する。Ｎオフセット
層５は、表面不純物濃度0.５〜1.５×１０17ｃｍ-3で拡
散深さが１〜２μｍ程度であり、ドレイン耐圧を高くす
る目的でソース、ドレイン領域より低不純物濃度に形成
される。高ドレイン電圧駆動ＮチャネルＦＥＴは、ドレ
イン耐圧のみ高い必要があり、ソース耐圧は低くて構わ
ないからソース側にＮオフセット拡散層５は本来必要な
いが、この場合はソースとドレイン間の距離、すなわち
チャネル長Ｌをこの拡散工程のみで決定するという目的
で、ソース側に対しても形成する。 【０００６】図２ (ｄ) ：各素子を電気的に分離するた
めに、フィールド酸化膜３３を厚さ８００ｎｍ程度に形
成する。なお図では省略するが、フィールド酸化膜３３
の下には、Ｐウエル４上に配線が通る場所での反転防止
のために、Ｐフィールド拡散層５を同時に形成する。 図２ (ｅ) ：ベース酸化膜３２を除去した後に、ゲート
酸化膜３４を厚さ２５ｎｍ程度で形成し、次いで減圧Ｃ
ＶＤ法により多結晶シリコンを厚さ４００ｎｍ程度に堆
積し、エッチングを行って、ゲート電極７を形成する。 【０００７】図２ (ｆ) ：低電圧駆動ＣＭＯＳ部のＮチ
ャネルＦＥＴならびに高ドレイン電圧駆動ＮチャネルＦ
ＥＴのソースおよびドレイン領域に対し、拡散深さ0.２
〜0.３μｍ程度のＮ+ 拡散層８を形成し、同時に低電圧
駆動ＣＭＯＳ部のＰチャネルＦＥＴのソースおよびドレ
イン領域に対し、拡散深さ0.３〜0.５μｍのＰ+ 拡散層
９を形成する。 【０００８】このような構造をもつ半導体基板には、Ｐ
+ 層９、Ｎウエル２、Ｐ基板１、Ｐウエル４、Ｎオフセ
ット層５、Ｎ+ 層８からなるＰＮＰＮ寄生サイリスタが
生ずる。この寄生サイリスタが動作することによって起
こるラッチアップを防ぐため、Ｎウエル２の深さを４〜
５μｍ程度に深くしている。なお、この後の工程は通常
のＣＭＯＳプロセスと同じで、層間絶縁膜形成工程、接
触孔形成工程、金属配線形成工程、保護膜形成およびパ
ッド開口工程を経てウエハプロセスを完了する。 【０００９】この従来の製造方法によれば、フォトマス
クは１０枚必要であった。 【００１０】 【発明が解決しようとする課題】サーマル用ＩＣをはじ
め、各種ＩＣにおいて製造コストの低減は常に存在する
課題である。本発明の目的は、その課題に対応して製造
工程を簡略化でき、少ないフォトマスク枚数で製造でき
るＩＣの製造方法を提供することにある。 【００１１】 【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、相対的に高いドレイン電圧で駆動され
る第一導電形チャネルＭＯＳＦＥＴと相対的に低い電圧
で駆動される第一導電形および第二導電形チャネルＭＯ
ＳＦＥＴよりなるＣＭＯＳ部を有する半導体集積回路装
置の製造方法において、第二導電形半導体基板の表面層
に不純物拡散により相対的に不純物濃度の高い第二導電
形層を形成し、この第二導電形層の表面上に高駆動電圧
およびＣＭＯＳ部の低駆動電圧第一導電形チャネルＭＯ
ＳＦＥＴのゲート電極をそれぞれゲート絶縁膜を介して
設け、ＣＭＯＳ部の低駆動電圧第二導電形チャネルＭＯ
ＳＦＥＴのゲート電極を前記第二導電形層に形成した第
一導電形領域の表面上にゲート絶縁膜を介して設け、高
駆動電圧第一導電形チャネルＭＯＳＦＥＴの第一導電形
のドレイン領域の低不純物濃度部分をＣＭＯＳ部の低駆
動電圧第二導電形チャネルＭＯＳＦＥＴのゲート電極直
下の第一導電形領域と同一不純物拡散工程で形成するも
のとする。 【００１２】 【作用】従来、低不純物濃度の第二導電形半導体基板を
用いて、ＣＭＯＳ部の第一導電形チャネルＭＯＳＦＥＴ
および高ドレイン電圧駆動第一導電形チャネルＭＯＳＦ
ＥＴのサブストレートとなる第二導電形領域を基板の表
面層に選択的に形成していたのを、基板全面に形成する
ことによってフォトマスクを１枚減らすことができる。
この場合、ＣＭＯＳ部の第二導電形チャネルＭＯＳＦＥ
Ｔのサブストレートは、基板の表面の第二導電形層に選
択的に形成される第一導電形領域となるので、２度の拡
散工程により見かけ上の不純物濃度が決まる。そこでし
きい値電圧特性の調整の必要があれば、最終的な不純物
導入によって行う。さらに、基板の表面層の不純物濃度
が高いので、ＣＭＯＳ部の第二導電形チャネルＭＯＳＦ
ＥＴのサブストレートを深くなくてもラッチアップが防
止できるため、高電圧駆動ＭＯＳＦＥＴのオフセット層
と同一拡散工程で形成して同一深さにすることができ、
これによってもフォトマスクをなお１枚減らすことがで
きる。 【００１３】 【実施例】以下、図２と共通の部分に同一の符号を付し
た図１ (ａ) 〜 (ｆ) を引用して、本発明の一実施例の
サーマル用ＩＣの製造工程を説明する。 図１ (ａ) ：従来技術と同様にＣＺ法で作られ、不純物
濃度が１０16ｃｍ-3未満で抵抗率１２Ω・ｃｍ程度のＰ
形単結晶 (１００) シリコン基板１を用意する。この基
板１の表面層に、拡散温度を約１１５０℃に高め、従来
技術のＰウエル４と同じ表面不純物濃度１〜２×１０16
ｃｍ-3で深さ４〜５μｍのＰ層１１を全面に形成する。 【００１４】図１ (ｂ) ：Ｐ層１１の表面から、表面不
純物濃度３×１０16ｃｍ-3で拡散温度１１５０℃で拡散
深さが2.５〜３μｍ程度のＮ形領域を、低電圧駆動ＣＭ
ＯＳ部のＰチャネルＦＥＴのサブストレート部分にＮウ
エル２として形成するほかに、高ドレイン電圧駆動Ｎチ
ャネルＦＥＴのドレインおよびソース領域部分にもオフ
セット層５として形成する。この場合、Ｐ基板１の表面
層が不純物濃度の高いＰ層１１であるため、ラッチアッ
プを防ぐためにＮウエル２を従来のように４〜５μｍの
深さに形成する必要がなく、2.５〜３μｍと浅くするこ
とができる。高電圧駆動ＮチャネルＦＥＴは、ドレイン
耐圧のみ高い必要がありソース耐圧は低くて構わないか
らソース側にＮオフセット層５は本来必要ないが、この
場合はソースとドレイン間の、すなわちチャネル長Ｌを
この拡散工程のみで決定するという目的で、ソース側に
対しても形成される。Ｎウエル２、５の形成後は、将来
フィールド酸化膜形成の際の下地となるベース酸化膜３
２を形成しておく。 【００１５】図１ (ｃ) ：各素子を電気的に分離するた
めに、フィールド酸化膜３３を厚さ８００ｎｍ程度に形
成する。なお図では省略するが、フィールド酸化膜３３
の下には、Ｐ層２１上に配線が通る場所では反転防止の
ために、Ｐフィールド拡散層を同時に形成する。 図１ (ｄ) ：ベース酸化膜３２を除去した後に、ゲート
酸化膜３４を厚さ２５ｎｍ程度で形成し、次いで減圧Ｃ
ＶＤ法により多結晶シリコンを厚さ４００ｎｍ程度に堆
積し、エッチングを行って、ゲート電極７を形成する。 【００１６】図１ (ｅ) ：低電圧駆動ＣＭＯＳ部のＮチ
ャネルＦＥＴならびに高ドレイン電圧駆動チャネルＦＥ
Ｔのソースおよびドレイン領域に対し、拡散深さ0.２〜
0.３μｍ程度のＮ+ 拡散層８を形成し、同時に低電圧駆
動ＣＭＯＳ部のＰチャネルＦＥＴのソースおよびドレイ
ン領域に対し、拡散深さ0.３〜0.５μｍのＰ+ 拡散層９
を形成する。各ソースおよびドレイン領域の表面不純物
濃度は１×１０19〜20ｃｍ-3程度である。 【００１７】なお、この後の工程は通常のＣＭＯＳプロ
セスと同じで、層間絶縁膜形成工程、コンタクトホール
形成工程、金属配線形成工程、保護膜形成およびパッド
開口工程を経てウエハプロセスを完了する。以上の記述
から明らかなように、本発明の実施例における製造工程
は、図２に示した従来の製造工程のうち、図２ (ａ) 〜
(ｃ) の工程の代わりに図１ (ａ)、 (ｂ) の工程を行
い、図１ (ｃ) 〜 (ｆ) の工程は図２ (ｄ) 〜 (ｆ) と
全く同様である。このようにＰウエルの全面拡散および
工程数の減少に伴い、用いるフォトマスクの数も１０枚
から８枚に減少した。 【００１８】なお、２度の不純物拡散工程を経て形成さ
れるＮウエル２の表面不純物濃度を所期のしきい値電圧
値とするために調整する必要がある場合には、さらにチ
ャネルイオン注入を行う。 【００１９】 【発明の効果】本発明によれば、第二導電形の基板の表
面層にＣＭＯＳ部の第二導電形チャネルＭＯＳＦＥＴお
よび高ドレイン電圧駆動の第一導電形チャネルＭＯＳＦ
ＥＴのサブストレートとするために従来は選択的に形成
していた第二導電形ウエルを、全面に拡散形成すること
によりフォトマスクの枚数を１枚節減できた。そして、
第二導電形チャネルＭＯＳＦＥＴのサブストレートとす
る第一導電形ウエルはその全面拡散層の表面層に選択的
に形成する。さらに、ＣＭＯＳ部の第一導電形ウエルと
高ドレイン電圧駆動ＭＯＳＦＥＴのオフセット領域と同
一拡散工程で形成することにより工程数を一つ、フォト
マスク枚数を１枚節減できた。また、ウエハプロセスに
かかる期間も大幅に短縮され、量産製造ラインの効率的
な運営が可能となった。これにより、サーマル用ＩＣな
どのように価格競争の激しいＩＣの低コストでの製造が
可能になった。
(ａ) ないし (ｅ) の順に示す断面図 【図２】従来のサーマルＩＣの製造工程を (ａ) ないし
(ｆ) の順に示す断面図 【符号の説明】 １ Ｐ- シリコン基板 １１ Ｐ層 ２ Ｎウエル ３２ ベース酸化膜 ３３ フィールド酸化膜 ３４ ゲート酸化膜 ５ Ｎオフセット層 ７ ゲート電極 ８ Ｎ+ 拡散層 ９ Ｐ+ 拡散層
Claims (1)
- (57)【特許請求の範囲】 【請求項１】相対的に高いドレイン電圧で駆動される第
一導電形チャネルＭＯＳＦＥＴと相対的に低い電圧で駆
動される第一導電形および第二導電形チャネルＭＯＳＦ
ＥＴよりなるＣＭＯＳ部を有する半導体集積回路装置の
製造方法において、第二導電形半導体基板の表面層に不
純物拡散により相対的に不純物濃度の高い第二導電形層
を形成し、この第二導電形層の表面上に高駆動電圧およ
びＣＭＯＳ部の低駆動電圧第一導電形チャネルＭＯＳＦ
ＥＴのゲート電極をそれぞれゲート絶縁膜を介して設
け、ＣＭＯＳ部の低駆動電圧第二導電形チャネルＭＯＳ
ＦＥＴのゲート電極を前記第二導電形層に形成した第一
導電形領域の表面上にゲート絶縁膜を介して設け、高駆
動電圧第一導電形チャネルＭＯＳＦＥＴの第一導電形の
ドレイン領域の低不純物濃度部分をＣＭＯＳ部の低駆動
電圧第二導電形チャネルＭＯＳＦＥＴのゲート電極直下
の第一導電形領域と同一不純物拡散工程で形成すること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039395A JP3419143B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11039395A JP3419143B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306801A JPH08306801A (ja) | 1996-11-22 |
| JP3419143B2 true JP3419143B2 (ja) | 2003-06-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11039395A Expired - Fee Related JP3419143B2 (ja) | 1995-05-09 | 1995-05-09 | 半導体集積回路装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3419143B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4821086B2 (ja) * | 2003-10-31 | 2011-11-24 | 富士電機株式会社 | 半導体装置 |
-
1995
- 1995-05-09 JP JP11039395A patent/JP3419143B2/ja not_active Expired - Fee Related
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| JPH08306801A (ja) | 1996-11-22 |
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