JPH0616546B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0616546B2 JPH0616546B2 JP61025029A JP2502986A JPH0616546B2 JP H0616546 B2 JPH0616546 B2 JP H0616546B2 JP 61025029 A JP61025029 A JP 61025029A JP 2502986 A JP2502986 A JP 2502986A JP H0616546 B2 JPH0616546 B2 JP H0616546B2
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- semiconductor substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Description
【発明の詳細な説明】 〔概 要〕 一導電型半導体基板と同導電型を有するＳＯＩ基体の直
下部の半導体基板面に、反対導電型のウエルに囲まれ、
これによって半導体基板と電気的に分離された一導電型
不純物領域を配設し、該不純物領域に、ＳＯＩ基体下層
部の反転を防止する電圧を、基板電位と無関係に印加し
て、該ＳＯＩ基体に形成する回路素子のバックチャネル
による性能劣化を防止した半導体装置。
下部の半導体基板面に、反対導電型のウエルに囲まれ、
これによって半導体基板と電気的に分離された一導電型
不純物領域を配設し、該不純物領域に、ＳＯＩ基体下層
部の反転を防止する電圧を、基板電位と無関係に印加し
て、該ＳＯＩ基体に形成する回路素子のバックチャネル
による性能劣化を防止した半導体装置。
本発明は半導体基板上の絶縁膜上に半導体基体を形成
し、該半導体基体にＭＩＳトランジスタ等の回路素子を
形成する、所謂ＳＯＩ(Silicon On Insulator)構造の半
導体装置に係り、特にＳＯＩ基体の底面に基板電位によ
って反転層が形成されるのを防止する構造に関する。
し、該半導体基体にＭＩＳトランジスタ等の回路素子を
形成する、所謂ＳＯＩ(Silicon On Insulator)構造の半
導体装置に係り、特にＳＯＩ基体の底面に基板電位によ
って反転層が形成されるのを防止する構造に関する。
近年、デバイスの高密度化または高耐圧化のため、半導
体基板上に形成した絶縁膜上に多結晶シリコン層を成長
させ、更にこの多結晶シリコン層をレーザアニール技術
等により単結晶化し、この単結晶化した半導体層（ＳＯ
Ｉ基体）にＭＩＳトランジスタを形成してなるＳＯＩ構
造の半導体装置が提案されている。
体基板上に形成した絶縁膜上に多結晶シリコン層を成長
させ、更にこの多結晶シリコン層をレーザアニール技術
等により単結晶化し、この単結晶化した半導体層（ＳＯ
Ｉ基体）にＭＩＳトランジスタを形成してなるＳＯＩ構
造の半導体装置が提案されている。
このＳＯＩ構造の半導体装置においては、下部の半導体
基板上にも半導体素子が形成されるので該半導体基板に
所定の電位が与えられるが、この基板電位によってＳＯ
Ｉ基体中の絶縁膜との界面に反転層が形成され、該反転
層が形成するバックチャネルによって該ＳＯＩ基体に形
成されるＭＩＳトランジスタの機能が失われるという問
題があり、上記バックチャネルの発生が防止される構造
が要望されている。
基板上にも半導体素子が形成されるので該半導体基板に
所定の電位が与えられるが、この基板電位によってＳＯ
Ｉ基体中の絶縁膜との界面に反転層が形成され、該反転
層が形成するバックチャネルによって該ＳＯＩ基体に形
成されるＭＩＳトランジスタの機能が失われるという問
題があり、上記バックチャネルの発生が防止される構造
が要望されている。
従来、相補型のＳＯＩ構造半導体装置においては、上記
ＳＯＩ基体の底面に発生するバックチャネルを防止する
ために第３図に模式側断面図を示すような構造が提案さ
れている。
ＳＯＩ基体の底面に発生するバックチャネルを防止する
ために第３図に模式側断面図を示すような構造が提案さ
れている。
第３図において、51はｎ−型シリコン基板、52はｐ−型
ウエル、53はｎ型チャネルストッパ、54はｐ型チャネル
ストッパ、55フィールド二酸化シリコン(SiO2)膜、56は
第１のｐ＋型ソース領域、57は第１のｐ＋型ドレイン領
域、58は第１のｎ＋型ソース領域、59は第１のｎ＋型ド
レイン領域、60はｎ＋型基板コンタクト領域、61はｐ＋
型ウエルコンタクト領域、62はｎ−型ＳＯＩ基体、63は
ｐ−型ＳＯＩ基体、64は第２のｐ＋型ソース領域、65は
第２のｐ＋型ドレイン領域、66は第２のｎ＋型ソース領
域、67は第２のｎ＋型ドレイン領域、68はｎ＋型ＳＯＩ
基体コンタクト領域、69はｐ＋型ＳＯＩ基体コンタクト
領域、70は第１のゲートSiO2膜、71は第２のゲートSiO2
膜、72,73,74,75はゲート電極、76はSiO2絶縁膜、77は
燐珪酸ガス(PSG)絶縁膜、78は金属配線、79はｎ型オフ
セット領域、80はｐ型オフセット領域、NT1は第１のｎ
チャネルＭＯＳトランジスタ、PT1は第１のｐチャネル
ＭＯＳトランジスタ、NT2は第２のｎチャネルＭＯＳト
ランジスタ、PT2は第２のｐチャネルＭＯＳトランジス
タを示す。
ウエル、53はｎ型チャネルストッパ、54はｐ型チャネル
ストッパ、55フィールド二酸化シリコン(SiO2)膜、56は
第１のｐ＋型ソース領域、57は第１のｐ＋型ドレイン領
域、58は第１のｎ＋型ソース領域、59は第１のｎ＋型ド
レイン領域、60はｎ＋型基板コンタクト領域、61はｐ＋
型ウエルコンタクト領域、62はｎ−型ＳＯＩ基体、63は
ｐ−型ＳＯＩ基体、64は第２のｐ＋型ソース領域、65は
第２のｐ＋型ドレイン領域、66は第２のｎ＋型ソース領
域、67は第２のｎ＋型ドレイン領域、68はｎ＋型ＳＯＩ
基体コンタクト領域、69はｐ＋型ＳＯＩ基体コンタクト
領域、70は第１のゲートSiO2膜、71は第２のゲートSiO2
膜、72,73,74,75はゲート電極、76はSiO2絶縁膜、77は
燐珪酸ガス(PSG)絶縁膜、78は金属配線、79はｎ型オフ
セット領域、80はｐ型オフセット領域、NT1は第１のｎ
チャネルＭＯＳトランジスタ、PT1は第１のｐチャネル
ＭＯＳトランジスタ、NT2は第２のｎチャネルＭＯＳト
ランジスタ、PT2は第２のｐチャネルＭＯＳトランジス
タを示す。
かかるＳＯＩ構造の相補形半導体装置を用いて構成され
る通常のＣＭＯＳ回路においては、ｎ−型シリコン基板
51に最も高い電圧Ｖccが印加されるから、ｎ−型ＳＯＩ
基体62の底面即ち下層領域にｎ型の蓄積層が形成される
としてもｐ型の反転層が形成されることがなく、また同
様にｐ−型ウエル52に最も低い電圧Ｖssが印加されるか
ら、ｐ−型ＳＯＩ基体63の下層領域にｐ型の蓄積層が形
成されるとしてもｎ型の反転層が形成されることはな
い。
る通常のＣＭＯＳ回路においては、ｎ−型シリコン基板
51に最も高い電圧Ｖccが印加されるから、ｎ−型ＳＯＩ
基体62の底面即ち下層領域にｎ型の蓄積層が形成される
としてもｐ型の反転層が形成されることがなく、また同
様にｐ−型ウエル52に最も低い電圧Ｖssが印加されるか
ら、ｐ−型ＳＯＩ基体63の下層領域にｐ型の蓄積層が形
成されるとしてもｎ型の反転層が形成されることはな
い。
従って上記従来構造においても、ＳＯＩ基体に形成され
る通常の動作電圧を有するＭＯＳトランジスタのバック
チャネルは防止される。
る通常の動作電圧を有するＭＯＳトランジスタのバック
チャネルは防止される。
ところが近時、ＳＯＩ基体の高分離耐圧性を活用して該
ＳＯＩ基体に高電圧素子が形成されるようになり、例え
ばｎ−型ＳＯＩ基体62に基板51の電位より高い電圧
Ｖcc′が印加される。
ＳＯＩ基体に高電圧素子が形成されるようになり、例え
ばｎ−型ＳＯＩ基体62に基板51の電位より高い電圧
Ｖcc′が印加される。
この場合、ｎ−型ＳＯＩ基体62に印加される電圧Ｖcc′
とｎ−型シリコン基板51に印加される電圧Ｖccとの差Δ
Ｖccが、フィールドSiO2絶縁膜55の厚さとｎ−型ＳＯＩ
基体62下層部の不純物濃度によって規定される閾値電圧
Ｖth以上（ΔＶcc≧｜Ｖth｜）となると、該ｎ−型ＳＯ
Ｉ基体62の下層部にｐ型の反転層が形成され、基体62に
形成される第２のｐチャネルＭＯＳトランジスタPT2に
ゲート75で制御できないバックチャネルが形成され、ト
ランジスタの機能が損なわれるという問題を生ずる。
とｎ−型シリコン基板51に印加される電圧Ｖccとの差Δ
Ｖccが、フィールドSiO2絶縁膜55の厚さとｎ−型ＳＯＩ
基体62下層部の不純物濃度によって規定される閾値電圧
Ｖth以上（ΔＶcc≧｜Ｖth｜）となると、該ｎ−型ＳＯ
Ｉ基体62の下層部にｐ型の反転層が形成され、基体62に
形成される第２のｐチャネルＭＯＳトランジスタPT2に
ゲート75で制御できないバックチャネルが形成され、ト
ランジスタの機能が損なわれるという問題を生ずる。
半導体基板上に絶縁膜を介して形成した半導体基体を有
し、該半導体基体及び該半導体基板に回路素子が形成さ
れる半導体装置において、該半導体基板(1)における該
半導体基板(1)と同導電型を有する半導体基板(6)の下部
領域に、該半導体基板(1)と反対導電型のウエル(2b)に
囲まれた該半導体基板(1)と同導電型の不純物領域(21)
を配設し、該不純物領域(21)に、該絶縁膜(5)を介して
該半導体基体(6)に及ぼす電圧が該半導体基体(6)の該絶
縁膜(5)界面での反転層形成の閾値に達しない電圧を印
加してなる本発明による半導体装置によって解決され
る。
し、該半導体基体及び該半導体基板に回路素子が形成さ
れる半導体装置において、該半導体基板(1)における該
半導体基板(1)と同導電型を有する半導体基板(6)の下部
領域に、該半導体基板(1)と反対導電型のウエル(2b)に
囲まれた該半導体基板(1)と同導電型の不純物領域(21)
を配設し、該不純物領域(21)に、該絶縁膜(5)を介して
該半導体基体(6)に及ぼす電圧が該半導体基体(6)の該絶
縁膜(5)界面での反転層形成の閾値に達しない電圧を印
加してなる本発明による半導体装置によって解決され
る。
即ち本発明に係る半導体装置は、例えば一導電型を有す
る半導体基板上に絶縁膜を介して形成され、且つ回路素
子が形成される基板と同導電型の一導電型ＳＯＩ基体の
直下部に当たる一導電型半導体基板面に、反対導電型ウ
エルに囲まれ基板と電気的に分離されたＳＯＩ基体と同
導電型の一導電型不純物領域を配設し、該不純物領域
に、該絶縁膜を介してＳＯＩ基体に及ぼす電圧が絶縁膜
の厚さとＳＯＩ基体下層部の不純物濃度によって規定さ
れる閾値電圧Ｖthに達しないような所定の電位を、基板
電位に無関係に印加し、これによって基板より高電位が
印加される基板と同導電型のＳＯＩ基体下層部の反転を
抑止するものである。
る半導体基板上に絶縁膜を介して形成され、且つ回路素
子が形成される基板と同導電型の一導電型ＳＯＩ基体の
直下部に当たる一導電型半導体基板面に、反対導電型ウ
エルに囲まれ基板と電気的に分離されたＳＯＩ基体と同
導電型の一導電型不純物領域を配設し、該不純物領域
に、該絶縁膜を介してＳＯＩ基体に及ぼす電圧が絶縁膜
の厚さとＳＯＩ基体下層部の不純物濃度によって規定さ
れる閾値電圧Ｖthに達しないような所定の電位を、基板
電位に無関係に印加し、これによって基板より高電位が
印加される基板と同導電型のＳＯＩ基体下層部の反転を
抑止するものである。
かくて、基板と同導電型のＳＯＩ基体上に形成される高
電圧駆動素子のバックチャネルによる性能劣化が防止さ
れる。
電圧駆動素子のバックチャネルによる性能劣化が防止さ
れる。
以下本発明を図示実施例により具体的に説明する。
第１図は本発明を適用した半導体装置の一実施例を示す
模式側断面図で、第２図(a)〜(j)は同実施例に示す半導
体装置の製造方法例の工程断面図である。
模式側断面図で、第２図(a)〜(j)は同実施例に示す半導
体装置の製造方法例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図において、１はｎ−型シリコン基板、２ａは第１
のｐ−型ウエル、２ｂは第２のｐ−型ウエル、３はｎ型
チャネルストッパ、４はｐ型チャネルストッパ、５フィ
ールドSiO2膜、６はｎ−型ＳＯＩ基体、７はｐ−型ＳＯ
Ｉ基体、８ａ，８ｂはｐ＋型ソース領域、９ａ，９ｂは
ｐ＋型ドレイン領域、10a,10bはｎ＋型ソース領域、11
a,11bはｎ＋型ドレイン領域、12はｎ＋型基板コンタク
ト領域、13はｐ＋型ウエルコンタクト領域、14aはｎ＋
型ＳＯＩ基体コンタクト領域、14bはｐ＋型ＳＯＩ基体
コンタクト領域、15a,15bはゲートSiO2膜、16a,16b,16
c,16dはゲート電極、17はSiO2絶縁膜、18は燐珪酸ガス
(PSG)絶縁膜、19は配線コンタクト窓、20は金属配線、2
1はｎ型不純物領域、22はｎ＋型不純物領域コンタクト
領域、23はｎ型オフセット領域、24はｐ型オフセット領
域、NT1及びPT1は通常電圧で駆動する第１のｎチャネル
ＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトラン
ジスタ、NT2及びPT2は高電圧で駆動する第２のｎチャネ
ルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトラ
ンジスタを示す。
のｐ−型ウエル、２ｂは第２のｐ−型ウエル、３はｎ型
チャネルストッパ、４はｐ型チャネルストッパ、５フィ
ールドSiO2膜、６はｎ−型ＳＯＩ基体、７はｐ−型ＳＯ
Ｉ基体、８ａ，８ｂはｐ＋型ソース領域、９ａ，９ｂは
ｐ＋型ドレイン領域、10a,10bはｎ＋型ソース領域、11
a,11bはｎ＋型ドレイン領域、12はｎ＋型基板コンタク
ト領域、13はｐ＋型ウエルコンタクト領域、14aはｎ＋
型ＳＯＩ基体コンタクト領域、14bはｐ＋型ＳＯＩ基体
コンタクト領域、15a,15bはゲートSiO2膜、16a,16b,16
c,16dはゲート電極、17はSiO2絶縁膜、18は燐珪酸ガス
(PSG)絶縁膜、19は配線コンタクト窓、20は金属配線、2
1はｎ型不純物領域、22はｎ＋型不純物領域コンタクト
領域、23はｎ型オフセット領域、24はｐ型オフセット領
域、NT1及びPT1は通常電圧で駆動する第１のｎチャネル
ＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトラン
ジスタ、NT2及びPT2は高電圧で駆動する第２のｎチャネ
ルＭＯＳトランジスタ及び第２のｐチャネルＭＯＳトラ
ンジスタを示す。
該実施例において本発明が適用されるのは、基板と同導
電型を有するＳＯＩ基体が配設される側、即ちｎ−型シ
リコン基板１上にフィールドSiO2膜５を介してｎ−型Ｓ
ＯＩ基体６が配設される領域である。
電型を有するＳＯＩ基体が配設される側、即ちｎ−型シ
リコン基板１上にフィールドSiO2膜５を介してｎ−型Ｓ
ＯＩ基体６が配設される領域である。
即ち本発明の構造においては図示のようにｎ−型シリコ
ン基板１におけるｎ−型ＳＯＩ基体６の直下領域に、底
面を含む周囲が第２のｐ−型ウエル２ｂに囲まれ、該第
２のｐ−型ウエル２ｂによってｎ−型シリコン基板１か
ら電気的に分離されたｎ型不純物領域21が配設される。
ン基板１におけるｎ−型ＳＯＩ基体６の直下領域に、底
面を含む周囲が第２のｐ−型ウエル２ｂに囲まれ、該第
２のｐ−型ウエル２ｂによってｎ−型シリコン基板１か
ら電気的に分離されたｎ型不純物領域21が配設される。
そして、該ｎ型不純物領域21に、該ｎ型不純物領域21か
ら介在するフィールドSiO2膜５を介してｎ−型ＳＯＩ基
体６に、ＳＯＩ基体６の底面にｐ型反転層を形成する閾
値電圧（フィールドSiO2膜５の厚さとｎ−型ＳＯＩ基体
６下層部の不純物濃度により決まる）に達しない電圧が
印加されるような所定の電位が、基板１の電位に無関係
に印加される。
ら介在するフィールドSiO2膜５を介してｎ−型ＳＯＩ基
体６に、ＳＯＩ基体６の底面にｐ型反転層を形成する閾
値電圧（フィールドSiO2膜５の厚さとｎ−型ＳＯＩ基体
６下層部の不純物濃度により決まる）に達しない電圧が
印加されるような所定の電位が、基板１の電位に無関係
に印加される。
即ち、例えばｎ−型ＳＯＩ基体６に形成される第２のｐ
チャネルトランジスタPT2の動作電圧が40Ｖである場
合、該ＳＯＩ基体６には＋40Ｖの電位が印加されるが、
該ＳＯＩ基体６の前記反転層形成の閾値電圧Ｖthが例え
ば−１Ｖであれば、該ｎ型不純物領域21に印加する電位
としては＋39Ｖを越える正電位が用いられる。
チャネルトランジスタPT2の動作電圧が40Ｖである場
合、該ＳＯＩ基体６には＋40Ｖの電位が印加されるが、
該ＳＯＩ基体６の前記反転層形成の閾値電圧Ｖthが例え
ば−１Ｖであれば、該ｎ型不純物領域21に印加する電位
としては＋39Ｖを越える正電位が用いられる。
かくすることにより、ｎ−型シリコン基板１に印加され
る電位が更に低い５Ｖ程度の通常電位であっても、ｎ−
型ＳＯＩ基体６の底面にはフィールドSiO2膜５を介して
常に反転の閾値電圧に達しない電圧が印加されているの
で、該ＳＯＩ基体６の下層部に反転層は形成されず、従
って該ｎ−型ＳＯＩ基体６に形成される高電圧ｐチャネ
ルＭＯＳトランジスタPT2のバックチャネルによる性能
劣化は防止される。
る電位が更に低い５Ｖ程度の通常電位であっても、ｎ−
型ＳＯＩ基体６の底面にはフィールドSiO2膜５を介して
常に反転の閾値電圧に達しない電圧が印加されているの
で、該ＳＯＩ基体６の下層部に反転層は形成されず、従
って該ｎ−型ＳＯＩ基体６に形成される高電圧ｐチャネ
ルＭＯＳトランジスタPT2のバックチャネルによる性能
劣化は防止される。
なお上記構造において、第２のｐ−型ウエル２ｂは図示
のようにフローティングであっても、又接地電位あるい
は基板電位以下の電位に接続されていてもよい。
のようにフローティングであっても、又接地電位あるい
は基板電位以下の電位に接続されていてもよい。
なおまた、ｐ型の基板上にｐ型のＳＯＩ基体が設けられ
るＳＯＩ構造の半導体装置においては、上記実施例にな
らって、ｐ型ＳＯＩ基体の直下領域にｎ型ウエルによっ
て基板と電気的に分離されたｐ型不純物領域を配設し、
該ｐ型不純物領域に、ｐ型ＳＯＩ基体反転の閾値電圧に
達しない電圧がフィールドSiO2膜を介して該ｐ型ＳＯＩ
基体に印加されるような所定の電圧を有する負電位が印
加される。
るＳＯＩ構造の半導体装置においては、上記実施例にな
らって、ｐ型ＳＯＩ基体の直下領域にｎ型ウエルによっ
て基板と電気的に分離されたｐ型不純物領域を配設し、
該ｐ型不純物領域に、ｐ型ＳＯＩ基体反転の閾値電圧に
達しない電圧がフィールドSiO2膜を介して該ｐ型ＳＯＩ
基体に印加されるような所定の電圧を有する負電位が印
加される。
次ぎに上記実施例に示す本発明の構造の製造方法を、第
２図(a)〜(j)に示す工程断面図を参照して説明する。
２図(a)〜(j)に示す工程断面図を参照して説明する。
第２図(a)参照 先ずｎ−型シリコン基板１上にSiO2緩衝膜31を形成し、
その上に窒化シリコン(Si3N4)膜32を形成し、該Si3N4膜
32に素子分離のためのフィールドSiO2膜形成用の開口を
行う。
その上に窒化シリコン(Si3N4)膜32を形成し、該Si3N4膜
32に素子分離のためのフィールドSiO2膜形成用の開口を
行う。
第２図(b)参照 次いで、第１のレジスト膜パターン33をマスクにして基
板面に硼素(B＋)を例えば１×1013cm-2程度のドーズ量
でイオン注入し、レジスト膜パターン33を除去し、所定
の熱処理を行って第１のｐ−型ウエル２ａ及び第２のｐ
−型ウエル２ｂを形成する。
板面に硼素(B＋)を例えば１×1013cm-2程度のドーズ量
でイオン注入し、レジスト膜パターン33を除去し、所定
の熱処理を行って第１のｐ−型ウエル２ａ及び第２のｐ
−型ウエル２ｂを形成する。
第２図(c)参照 次いで、第２のレジスト膜パターン34及びSi3N4膜32を
マスクにし、第１のｐ−型ウエル２ａ面にｐ型チャネル
ストッパ形成用のＢ＋を例えば５×1013cm-2程度のドー
ズ量でイオン注入する。
マスクにし、第１のｐ−型ウエル２ａ面にｐ型チャネル
ストッパ形成用のＢ＋を例えば５×1013cm-2程度のドー
ズ量でイオン注入する。
(104はＢ＋注入領域) 第２図(d)参照 次いで、第３のレジスト膜パターン35及びSi3N4膜32を
マスクにし、ｎ−型シリコン基板１面にｎ型チャネルス
トッパ形成用の燐(P＋)を例えば３×1012cm-2程度のド
ーズ量でイオン注入する。
マスクにし、ｎ−型シリコン基板１面にｎ型チャネルス
トッパ形成用の燐(P＋)を例えば３×1012cm-2程度のド
ーズ量でイオン注入する。
(103は第１のＰ＋注入領域) 第２図(e)参照 次いで、第４のレジスト膜パターン36をマスクにし第２
のｐ−型ウエル２ｂの周辺部を除く領域に、ｎ型不純物
領域形成用のＰ＋を例えば1014cm-2程度のドーズ量でイ
オン注入する。(121は第２のＰ＋注入領域) なお上記チャネルストッパ及び不純物領域形成用のイオ
ン注入の順序は、上記に限られるものではない。
のｐ−型ウエル２ｂの周辺部を除く領域に、ｎ型不純物
領域形成用のＰ＋を例えば1014cm-2程度のドーズ量でイ
オン注入する。(121は第２のＰ＋注入領域) なお上記チャネルストッパ及び不純物領域形成用のイオ
ン注入の順序は、上記に限られるものではない。
また、ｎ型不純物領域形成をｎ型チャネルストッパによ
り行うことも可能である。
り行うことも可能である。
第２図(f)参照 第４のレジスト膜パターン36を除去した後、Si3N4膜32
をマスクにして選択酸化処理を行い、素子分離用のフィ
ールドSiO2膜５を形成すると同時に、前記イオン注入領
域を活性化してｎ型不純物領域21，ｎ型チャネルストッ
パ３，ｐ型チャネルストッパ４を形成する。
をマスクにして選択酸化処理を行い、素子分離用のフィ
ールドSiO2膜５を形成すると同時に、前記イオン注入領
域を活性化してｎ型不純物領域21，ｎ型チャネルストッ
パ３，ｐ型チャネルストッパ４を形成する。
第２図(g)参照 次いでSi3N4膜32及びその下部の緩衝用SiO2膜31を除去
した後、熱酸化により半導体表面にエッチングストッパ
用SiO2膜37を形成し、次いで該基板上に厚さ0.5〜１μ
ｍ程度のノンドープ多結晶シリコン層を形成し、レーザ
アニール法等により該シリコン層を単結晶シリコン層38
とする。
した後、熱酸化により半導体表面にエッチングストッパ
用SiO2膜37を形成し、次いで該基板上に厚さ0.5〜１μ
ｍ程度のノンドープ多結晶シリコン層を形成し、レーザ
アニール法等により該シリコン層を単結晶シリコン層38
とする。
第２図(h)参照 次いで通常の方法で該単結晶シリコン層38のパターンニ
ングを行い、図示しないレジスト膜パターンをマスクに
して選択的に不純物のイオン注入を行い、アニール処理
を行って、第１のｐ−型ウエル２ａ上部のフィールドSi
O2膜５上にｐ−型ＳＯＩ基体７を、ｎ型不純物領域直上
部のフィールドSiO2膜５上にｎ−型ＳＯＩ基体６を形成
する。
ングを行い、図示しないレジスト膜パターンをマスクに
して選択的に不純物のイオン注入を行い、アニール処理
を行って、第１のｐ−型ウエル２ａ上部のフィールドSi
O2膜５上にｐ−型ＳＯＩ基体７を、ｎ型不純物領域直上
部のフィールドSiO2膜５上にｎ−型ＳＯＩ基体６を形成
する。
この際エッチングストッパ用SiO2膜37も除去する。
第２図(i)参照 次いで２回に分けて行う通常の熱酸化手段により、ｎ−
型基板１，ｐ−型ウエル２ａ（及びｎ型不純物領域21）
の表出面に厚さ400Å程度の通常耐圧を有する第１のゲ
ートSiO2膜15ａを形成し、ｎ−型ＳＯＩ基体６及びｐ−
型ＳＯＩ基体７の表面に厚さ1000Å程度の高耐圧を有す
る該２のゲートSiO2膜15bを形成する。ここでＳＯＩ基
体６，７面のゲートSiO215a,15bを厚くしたのは、これ
らＳＯＩ基体上に例えば40Ｖ程度の高電圧駆動素子が形
成されることによる。
型基板１，ｐ−型ウエル２ａ（及びｎ型不純物領域21）
の表出面に厚さ400Å程度の通常耐圧を有する第１のゲ
ートSiO2膜15ａを形成し、ｎ−型ＳＯＩ基体６及びｐ−
型ＳＯＩ基体７の表面に厚さ1000Å程度の高耐圧を有す
る該２のゲートSiO2膜15bを形成する。ここでＳＯＩ基
体６，７面のゲートSiO215a,15bを厚くしたのは、これ
らＳＯＩ基体上に例えば40Ｖ程度の高電圧駆動素子が形
成されることによる。
第２図(j)参照 次いで、通常の方法で例えば多結晶シリコンよりなるゲ
ート電極16a,16b,16c,16dを形成し、次いで通常通りゲ
ート電極及び図示しないレジスト膜パターンをマスクに
し不純物のイオン注入を行って、ｎ型オフセット領域２
３、ｐ型オフセット領域24、ｐ＋型ソース領域8a,8b、
ｐ＋型ドレイン領域9a,9b、ｎ＋型ソース領域10a,10b、
ｎ＋型ドレイン領域11a,11b、ｎ＋型基板コンタクト領
域12、ｐ＋型ウエルコンタクト領域13、ｎ＋型ＳＯＩ基
体コンタクト領域14a、ｐ＋型ＳＯＩ基体コンタクト領
域14b、ｎ＋型不純物領域コンタクト領域22を形成す
る。
ート電極16a,16b,16c,16dを形成し、次いで通常通りゲ
ート電極及び図示しないレジスト膜パターンをマスクに
し不純物のイオン注入を行って、ｎ型オフセット領域２
３、ｐ型オフセット領域24、ｐ＋型ソース領域8a,8b、
ｐ＋型ドレイン領域9a,9b、ｎ＋型ソース領域10a,10b、
ｎ＋型ドレイン領域11a,11b、ｎ＋型基板コンタクト領
域12、ｐ＋型ウエルコンタクト領域13、ｎ＋型ＳＯＩ基
体コンタクト領域14a、ｐ＋型ＳＯＩ基体コンタクト領
域14b、ｎ＋型不純物領域コンタクト領域22を形成す
る。
そして、以後通常の方法により絶縁膜の形成、配線コン
タクト窓の開口、金属配線の形成等がなされて、第１図
に示すような本発明にかかるＳＯＩ構造のＣＭＯＳ半導
体装置が完成する。
タクト窓の開口、金属配線の形成等がなされて、第１図
に示すような本発明にかかるＳＯＩ構造のＣＭＯＳ半導
体装置が完成する。
以上第１図を参照し実施例により説明したように、本発
明に係る構造においては、一導電型半導体基板上に絶縁
膜を介して形成される該半導体基板と同導電型の一導電
型ＳＯＩ基体直下の半導体基板面に、反対導電型ウエル
を介して該半導体基板と電気的に分離された一導電型不
純物領域が配設され、該一導電型不純物領域に基板電位
と無関係に、ＳＯＩ基体の底面を反転せしめないような
電位が印加される。
明に係る構造においては、一導電型半導体基板上に絶縁
膜を介して形成される該半導体基板と同導電型の一導電
型ＳＯＩ基体直下の半導体基板面に、反対導電型ウエル
を介して該半導体基板と電気的に分離された一導電型不
純物領域が配設され、該一導電型不純物領域に基板電位
と無関係に、ＳＯＩ基体の底面を反転せしめないような
電位が印加される。
従って、ＳＯＩ基体に半導体基板より正又は負の高電位
が印加される際にも該ＳＯＩ基体底面の反転は防止さ
れ、ＳＯＩ基体上に形成される高電圧駆動素子のバック
チャネルによる性能劣化が防止される。
が印加される際にも該ＳＯＩ基体底面の反転は防止さ
れ、ＳＯＩ基体上に形成される高電圧駆動素子のバック
チャネルによる性能劣化が防止される。
第１図は本発明を適用した半導体装置の一実施例を示す
模式側断面図、 第２図(a)〜(j)は同実施例に示す半導体装置の製造方法
例の工程断面図、 第３図は従来構造の模式側断面図である。 図において、 １はｎ−型シリコン基板、 ２ａ，２ｂはｐ−型ウエル、 ３ｎ型チャネルストッパ、 ４はｐ型チャネルストッパ、 ５フィールドSiO2膜、 ６はｎ−型ＳＯＩ基体、 ７はｐ−型ＳＯＩ基体、 ８ａ，８ｂはｐ＋型ソース領域、 ９ａ，９ｂはｐ＋型ドレイン領域、 10a,10bはｎ＋型ソース領域、 11a,11bはｎ＋型ドレイン領域、 12はｎ＋型基板コンタクト領域、 13はｐ＋型ウエルコンタクト領域、 14aはｎ＋型ＳＯＩ基体コンタクト領域、 14bはｐ＋型ＳＯＩ基体コンタクト領域、 15a,15bはゲートSiO2膜、 16a,16b,16c,16dはゲート電極、 17はSiO2絶縁膜、 18はPSG絶縁膜、 19は配線コンタクト窓、 20は金属配線、 21はｎ型不純物領域、 22はｎ＋型不純物領域コンタクト領域、 23はｎ型オフセット領域、 24はｐ型オフセット領域、 NT1は通常駆動電圧ｎチャネルＭＯＳトランジスタ、 PT1は通常駆動電圧ｐチャネルＭＯＳトランジスタ、 NT2は高駆動電圧ｎチャネルＭＯＳトランジスタ、 PT2は高駆動電圧ｐチャネルＭＯＳトランジスタ を示す。
模式側断面図、 第２図(a)〜(j)は同実施例に示す半導体装置の製造方法
例の工程断面図、 第３図は従来構造の模式側断面図である。 図において、 １はｎ−型シリコン基板、 ２ａ，２ｂはｐ−型ウエル、 ３ｎ型チャネルストッパ、 ４はｐ型チャネルストッパ、 ５フィールドSiO2膜、 ６はｎ−型ＳＯＩ基体、 ７はｐ−型ＳＯＩ基体、 ８ａ，８ｂはｐ＋型ソース領域、 ９ａ，９ｂはｐ＋型ドレイン領域、 10a,10bはｎ＋型ソース領域、 11a,11bはｎ＋型ドレイン領域、 12はｎ＋型基板コンタクト領域、 13はｐ＋型ウエルコンタクト領域、 14aはｎ＋型ＳＯＩ基体コンタクト領域、 14bはｐ＋型ＳＯＩ基体コンタクト領域、 15a,15bはゲートSiO2膜、 16a,16b,16c,16dはゲート電極、 17はSiO2絶縁膜、 18はPSG絶縁膜、 19は配線コンタクト窓、 20は金属配線、 21はｎ型不純物領域、 22はｎ＋型不純物領域コンタクト領域、 23はｎ型オフセット領域、 24はｐ型オフセット領域、 NT1は通常駆動電圧ｎチャネルＭＯＳトランジスタ、 PT1は通常駆動電圧ｐチャネルＭＯＳトランジスタ、 NT2は高駆動電圧ｎチャネルＭＯＳトランジスタ、 PT2は高駆動電圧ｐチャネルＭＯＳトランジスタ を示す。
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を介して形成した半
導体基体を有し、該半導体基体及び該半導体基板に回路
素子が形成される半導体装置において、 半導体基板(1)における該半導体基板(1)と同導電型を有
する半導体基体(6)の下部領域に、 該半導体基板(1)と反対導電型のウエル(2b)に囲まれた
該半導体基板(1)と同導電型の不純物領域(21)を配設
し、 該不純物領域(21)に、該絶縁膜(5)を介して該半導体基
体(6)に及ぼす電圧が該半導体基体(6)の該絶縁膜(5)界
面での反転層形成の閾値に達しない電圧を印加してなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025029A JPH0616546B2 (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025029A JPH0616546B2 (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183554A JPS62183554A (ja) | 1987-08-11 |
| JPH0616546B2 true JPH0616546B2 (ja) | 1994-03-02 |
Family
ID=12154483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025029A Expired - Lifetime JPH0616546B2 (ja) | 1986-02-07 | 1986-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616546B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4242669C2 (de) * | 1992-12-17 | 2001-09-13 | Hanning Electronic Gmbh & Co | Halbleiteranordnung mit einem vertikalen Halbleiterleistungsschalter und einer integrierten Schaltung |
| US7605429B2 (en) * | 2005-04-15 | 2009-10-20 | International Business Machines Corporation | Hybrid crystal orientation CMOS structure for adaptive well biasing and for power and performance enhancement |
| CN102792444B (zh) * | 2010-03-09 | 2015-10-14 | 大学共同利用机关法人高能加速器研究机构 | 半导体装置及半导体装置的制造方法 |
-
1986
- 1986-02-07 JP JP61025029A patent/JPH0616546B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183554A (ja) | 1987-08-11 |
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