JPH0917887A

JPH0917887A - 半導体装置の製造方法

Info

Publication number: JPH0917887A
Application number: JP8055914A
Authority: JP
Inventors: 充浩 ▲高▼樋; Mitsuhiro Takahi; Koji Fujimoto; 好司藤本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-04-26
Filing date: 1996-03-13
Publication date: 1997-01-17
Anticipated expiration: 2016-03-13
Also published as: KR100221059B1; JP3323051B2; KR960039403A; US5893737A

Abstract

(57)【要約】【課題解決手段】第２導電型Ｔｒを有するメモリセル
（ＭＣ）領域と少なくとも第２導電型Ｔｒを有する周辺
回路（ＰＣ）領域とからなり、(i-a) 基板４上に、ＭＣ
領域のＴｒのＳ／Ｄ領域１を形成し、(ii-a)ＭＣ及びＰ
Ｃ領域にゲート絶縁膜８、ゲート電極２、１０を形成
し、(iii-a) ゲート電極２、１０をマスクとして第１導
電型不純物を基板４上全面に注入し、ＭＣ領域に素子分
離領域を形成すると共に、ＰＣ領域の第２導電型Ｔｒ形
成領域に第１導電型不純物領域を形成し、工程(iii-a)
の前又は後に、(iv-a)ＭＣ領域にマスクパターン１３を
形成し、パターン１３とゲート電極１０とをマスクとし
て、ＰＣ領域の第２導電型Ｔｒ形成領域に、第２導電型
不純物を所望の注入深さ及び注入量で注入して、第２導
電型Ｓ／Ｄ領域１１を形成する半導体装置の製造方法。【効果】製造工程の簡略化による製造コストの低減、歩
留り向上が実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、特に
フラットセル型リード・オンリー・メモリ（ＲＯＭ）の
製造方法に関する。

【０００２】

【従来の技術】従来、各種プログラム情報を書き込んで
利用するマスクＲＯＭは、メモリセル領域に集積度向上
のために、フラットセル構造を用い、周辺回路領域に
は、素子分離としてＬＯＣＯＳ酸化膜を形成した構造と
なっている。また、一般にメモリセルトランジスタとし
ては、Ｎ型ＭＯＳトランジスタが用いられているが、周
辺回路としてはＮ型ＭＯＳトランジスタ、Ｐ型ＭＯＳト
ランジスタからなる相補形ＭＯＳトランジスタが用いら
れる。

【０００３】フラットセル型メモリセル領域は、図５に
示すように、メモリセルトランジスタのビット線として
ソース／ドレイン領域１が所定間隔で、複数個互いに平
行に形成され、ワード線としてのゲート電極２をゲート
酸化膜上にソース／ドレイン領域１と交差して所定間隔
で複数個互いに平行に形成される。その後、メモリセル
トランジスタ間の素子分離として半導体基板と同じ導電
型不純物を、ゲート電極をマスクとして導入し、素子分
離領域３を形成する。なお、図５は、フラットセル型メ
モリセルトランジスタの平面図である。

【０００４】しかし、周辺回路領域に、メモリセル領域
と同様なフラットセル構造を適用した場合、フラットセ
ル構造は、ソース／ドレイン領域を先に形成し、その
後、ゲート電極を形成するので、トランジスタのレイア
ウトが異なる周辺回路領域では、トランジスタのゲート
電極に対してソース／ドレイン領域を自己整合的に形成
できないこととなり、アライメントずれ量を考慮しなけ
ればならず、ＬＳＩのチップサイズは大きくなる。

【０００５】また、ＬＳＩが５Ｖ電源仕様の場合、メモ
リセル領域は駆動電圧を低くすることで上記フラットセ
ル構造の素子分離が可能であるが、周辺回路領域では、
素子間の耐圧確保のため素子分離法として選択酸化技術
のＬＯＣＯＳ法が用いられている。以下に、図６を用い
て従来のフラットセル型マスクＲＯＭの製造方法を説明
する。なお、図６は、従来のフラットセル型マスクＲＯ
Ｍの製造工程図である。

【０００６】まず、図６（ａ）に示したように、ｐ型シ
リコン基板４（濃度は５×１０¹⁴〜２×１０¹⁵ｃｍ^-3程
度）にｎ型不純物ウエル領域５とｐ型不純物ウエル領域
６を形成する。なお、両ウエル領域の表面濃度は１０¹⁷
ｃｍ^-3程度である。次に、周辺回路領域の素子分離とし
てＬＯＣＯＳ酸化膜７を形成し、しきい値制御のイオン
注入（ドーズは１０¹²〜１０¹³ｃｍ^-2程度である）後、
メモリセル領域にｎ型不純物を高濃度に注入し、ソース
／ドレイン領域１を形成する。

【０００７】次に、図６（ｂ）に示したように、メモリ
セル領域のゲート電極２及び周辺回路領域のゲート電極
１０を形成する。なお、ゲート電極２、１０はポリサイ
ド構造の配線であり、２ａ及び１０ａは高融点金属膜又
はそのシリサイド膜であり、２ｂ及び１０ｂはポリシリ
コン膜である。次に、周辺回路領域はレジストパターン
９でマスクして、メモリセル領域に素子分離のｐ型不純
物を１０¹³〜１０¹⁴ｃｍ^-2程度注入する。なお、図６
（ｂ）には図５に示した素子分離領域３は図示されてい
ないが、メモリセル領域のゲート電極間にｐ型不純物が
注入される。この際、ソース／ドレイン領域１にも不純
物が導入されるが、ソース／ドレイン領域は高濃度のｎ
型不純物領域なので、ｎ⁺型のままである。

【０００８】レジストパターン９を除去した後、図６
（ｃ）に示したように、ソース／ドレイン領域がｎ型ト
ランジスタとなる周辺回路領域のみを開口したレジスト
パターン１３を形成し、ｎ型不純物を３×１０¹³ｃｍ^-2
程度注入し、ｎ^-領域部１４を形成する。このｎ^-領域部
１４はＬＤＤ構造の低濃度領域となる。続いて、レジス
トパターン１３を除去する。その後、ソース／ドレイン
領域がｐ型トランジスタとなる周辺回路領域のみを開口
したレジストパターン（図示せず）を形成し、ｐ型不純
物を３×１０¹³ｃｍ^-2程度注入し、ｐ^-領域部１１を形
成する。このｐ^-領域部はＬＤＤ構造の低濃度領域とな
る。

【０００９】次いで、図６（ｄ）に示したように、レジ
ストパターンを除去し、ゲート電極側壁部にサイドウォ
ールスペーサを形成する。その後、再度ソース／ドレイ
ン領域がｎ型トランジスタとなる周辺回路領域のみを開
口したレジストパターン（図示せず）を形成し、ｎ型不
純物を１０¹⁵〜１０¹⁶ｃｍ^-2注入してソース／ドレイン
領域１６を形成する。さらに、ソース／ドレイン領域が
ｐ型トランジスタとなる周辺回路領域のみを開口したレ
ジストパターン１７を形成し、同様にｐ型不純物を１０
¹⁵〜１０¹⁶ｃｍ^-2注入してソース／ドレイン領域１５を
形成する。

【００１０】その後、プログラム情報の書き込みとして
所定のメモリセルトランジスタに不純物を注入し、しき
い値電圧を変化させてデータを書き込む。これにより、
目的とするマスクＲＯＭを完成する。なお、周辺回路領
域のソース／ドレイン領域及びその低濃度領域は、上記
の工程順序に限らず、Ｐ型ＭＯＳトランジスタ、Ｎ型Ｍ
ＯＳトランジスタのいずれを先に形成してもよい。ま
た、Ｐ型ＭＯＳトランジスタにおいては、その特性上、
低濃度領域を形成しなくてもよく、その場合には、上記
工程から低濃度領域の形成工程を省けばよい。さらに、
周辺回路がＮ型ＭＯＳトランジスタのみで構成されてい
てもよい。

【００１１】上記工程においては、図６（ｂ）に示すよ
うに、メモリセルトランジスタ間の素子分離のため、半
導体基板と同じ導電型不純物を導入する際に、周辺回路
領域をフォトマスク、例えばレジストパターン９を用い
て、素子分離用の不純物をメモリセル領域にのみ注入す
る必要がある。これは周辺回路領域のトランジスタに例
えばホットキャリア耐性のためのＬＤＤ構造としての低
濃度ソース／ドレイン領域にこの不純物が導入される
と、特に、周辺回路領域のトランジスタのソース／ドレ
イン領域が、メモリセルトランジスタのソース／ドレイ
ン領域と同導電型である場合、上記不純物は周辺回路領
域のトランジスタの低濃度ソース／ドレイン領域の不純
物と導電型が異なり、同程度の不純物濃度であるため、
低濃度ソース／ドレイン領域の導電性が失われることと
なり、トランジスタの動作能力や接合耐圧等の素子特性
の劣化を招くことになるので、メモリセル領域の素子分
離形成の不純物導入の際に周辺回路領域をマスクするた
めに必要なフォトマスクを用いている。

【００１２】また、従来技術はゲート電極形成以降、図
６（ｄ）のソース／ドレイン領域１５、１６形成まで
に、フォトリソグラフィの回数はメモリセル領域の素子
分離用、ｎ^-注入用、ｐ^-注入用（ｐ−ＭＯＳトランジス
タもＬＤＤ構造とする場合）、ｎ⁺注入用、ｐ⁺注入用の
５回のフォトリソグラフィ工程と５回の不純物注入が必
要である。

【００１３】なお、ｐ−ＭＯＳトランジスタをＬＤＤ構
造としない場合は、４回のフォトリソグラフィ工程と４
回の不純物注入工程が必要となる。また、ＬＳＩ製造に
使用するフォトマスク数を削減することは工程簡略化に
よるコスト低減、歩留り向上の点から重要である。しか
し、単にフォトマスク数を減らすだけでは、ＬＳＩの特
性変動を生じることとなり、品質の劣化を招くこととな
る。

【００１４】本発明は、上記問題点に鑑み、素子の特性
劣化を引き起こすことなく工程数の削減ができ、プロセ
スの低コスト化、歩留り向上及びターンアラウンドタイ
ムの短縮が図れる技術を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明によれば、第１導
電型半導体基板上に形成され、第２導電型トランジスタ
を有するメモリセル領域と少なくとも第２導電型トラン
ジスタを有する周辺回路領域とからなる半導体装置の製
造方法であって、(i-a) 前記半導体基板上に、前記メモ
リセル領域におけるトランジスタのソース／ドレイン領
域を形成し、(ii-a)得られた半導体基板上の前記メモリ
セル領域及び周辺回路領域にゲート絶縁膜を介してゲー
ト電極を形成し、(iii-a) 前記ゲート電極をマスクとし
て用いて第１導電型不純物を前記半導体基板上全面に注
入することにより、前記メモリセル領域に素子分離領域
を形成すると同時に、前記周辺回路領域の第２導電型ト
ランジスタ形成領域にも第１導電型不純物を注入するこ
とからなり、工程(iii-a) の前又は後に、(iv-a)メモリ
セル領域にマスクパターンを形成し、該マスクパターン
とゲート電極とをマスクとして用いて、前記周辺回路領
域の第２導電型トランジスタ形成領域に、第２導電型不
純物を、少なくとも工程(iii-a) における第１導電型不
純物の注入量以上の注入量で、第１導電型不純物領域の
導電型を第２導電型にするのに必要な注入深さに注入す
ることにより、第２導電型ソース／ドレイン領域を形成
する第１の半導体装置の製造方法が提供される。

【００１６】また、第１導電型領域及び第２導電型領域
を有する半導体基板上に形成され、第２導電型トランジ
スタを有するメモリセル領域と第１導電型トランジスタ
を有する周辺回路領域とからなる半導体装置の製造方法
であって、(i-b) 前記半導体基板上に、前記メモリセル
領域におけるトランジスタのソース／ドレイン領域を形
成し、(ii-b)得られた半導体基板上の前記メモリセル領
域及び周辺回路領域にゲート絶縁膜を介してゲート電極
を形成し、(iii-b) 前記ゲート電極をマスクとして用い
て第１導電型不純物を前記半導体基板上全面に注入する
ことにより、前記メモリセル領域に素子分離領域を形成
すると同時に、前記周辺回路領域の少なくとも第１導電
型トランジスタ形成領域に第１導電型不純物領域を形成
する第２の半導体装置の製造方法が提供される。

【００１７】

【発明の実施の形態】本発明の半導体装置の製造方法に
おける半導体装置は、半導体基板上に形成された周辺回
路とフラットセル型メモリセルとからなる。この際用い
られる半導体基板としては、通常基板として用いられる
ものであれば特に限定されるものではないが、シリコン
基板が好ましい。この半導体基板には、予め公知の方
法、例えばＬＯＣＯＳ法により素子分離膜が形成された
周辺回路領域とフラットセル型メモリセル領域で構成さ
れていることが好ましい。なお、この半導体基板として
は、予めしきい値電圧の制御のために不純物のドーピン
グを行っていることが好ましい。

【００１８】本発明の第１の半導体装置の製造方法は、
周辺回路が少なくともＮ型ＭＯＳトランジスタ又はＰ型
ＭＯＳトランジスタからなり、メモリセルが周辺回路と
同じ導電型のトランジスタからなる。工程(i-a) におい
て、半導体基板上のメモリセル領域にソース／ドレイン
領域を形成する。ソース／ドレイン領域は、所望の形状
を有するマスクパターンを、例えばフォトリソグラフィ
及びエッチング工程により形成し、このマスクパターン
を用いて、半導体基板と異なる導電型の不純物イオン
を、注入することにより形成することができる。この際
の不純物イオンは、例えば、１×１０¹⁵〜１×１０¹⁶ｃ
ｍ^-2程度のドーズ、４０〜８０ｋｅＶ程度の注入エネル
ギーで注入することができる。なお、このイオン注入を
行った後、８００〜９００℃程度の温度で、１〜３時間
程度アニールを行うことが好ましい。

【００１９】工程(ii-a)において、得られた半導体基板
のメモリセル領域及び周辺回路領域にゲート絶縁膜を形
成する。ゲート絶縁膜は、公知の方法、例えば熱酸化等
によりＳｉＯ₂を膜厚１４０〜１７０ｎｍ程度で形成す
ることができる。このゲート絶縁膜上に所望の形状のゲ
ート電極を形成する。ゲート電極は、ポリシリコン、高
融点金属のシリサイド等の単層、ポリシリコンとシリサ
イドからなるポリサイドにより形成することができる。
ゲート電極の膜厚は、使用する材料等により適宜調整す
ることができるが、３０００〜４０００Å程度が好まし
い。ゲート電極は、メモリセル領域においては、先に形
成されたソース／ドレイン領域に交差するように、複数
本互いに平行に形成されている。

【００２０】工程(iii-a) において、上記で形成された
ゲート電極をマスクとして用いて第１導電型不純物を半
導体基板上全面に注入する。このイオン注入によって、
メモリセル領域においては、素子分離領域を形成するこ
とができ、同時に、周辺回路領域の第２導電型トランジ
スタ形成領域には第１導電型不純物領域が形成される。
この際の第１導電型不純物イオンは、例えば、得られる
半導体装置の駆動電圧が５Ｖ程度以下で、メモリセル領
域のソース／ドレイン領域間の間隔が約０．６μｍ程度
の場合には、ＢＦ₂を３０ｋｅＶ程度の注入エネルギ
ー、１×１０¹²〜１×１０¹⁴ｃｍ^-2程度のドーズで注入
する。

【００２１】工程(iv-a)において、メモリセル領域にマ
スクパターンを形成し、このマスクパターンとゲート電
極とをマスクとして用いて、前記周辺回路領域の第２導
電型トランジスタ形成領域に、第２導電型不純物を所望
の注入深さで注入し、高濃度第２導電型ソース／ドレイ
ン領域を形成することができる。この際の第２導電型不
純物は、第１導電型不純物が注入された領域の第１導電
型を打ち消し、さらに第２導電型を示すような注入エネ
ルギー及びドーズでイオン注入する必要がある。具体的
には、砒素を４０ｋｅＶ程度の注入エネルギー、１×１
０¹⁵〜１×１０ ¹⁶ｃｍ^-2程度のドーズで注入するのが好
ましい。

【００２２】なお、上記工程(iii-a) 及び(iv-a)は、こ
の順で行う場合について説明したが、工程(i-a) 及び(i
i-a)の後に工程(iv-a)を行い、次いで工程(iii-a) を行
ってもよい。この場合には、工程(ii-a)の後の工程(iv-
a)において、まず周辺回路領域の第２導電型トランジス
タ形成領域に、第２導電型不純物を次の工程(iii-a)で
注入される第１導電型不純物の注入量より約１００倍程
度以上多い注入量で所望の注入深さに注入して、高濃度
の第２導電型不純物領域を形成する。次いで、工程(iii
-a) において、先に形成された高濃度の第２導電型不純
物領域に第１導電型不純物を注入する。ここで注入した
第１導電型不純物は、先に形成された高濃度の第２導電
型不純物領域において打ち消され、高濃度第２導電型ソ
ース／ドレイン領域が形成されることとなる。

【００２３】続いて、マスクパターンの除去、プログラ
ム情報の書き込み、層間絶縁膜形成、平坦化工程、熱処
理、配線層形成等の任意の工程を経て半導体装置を完成
する。なお、上記の第１の半導体装置の製造方法におい
ては、周辺回路領域のトランジスタをＬＤＤ構造として
もよい。

【００２４】その場合には、まず、工程(iv-a)において
形成されたマスクパターンとゲート電極とをマスクとし
て用いて、前記周辺回路領域に形成された第１導電型不
純物領域に、２×１０¹²〜２×１０¹⁴ｃｍ^-2程度のドー
ズで第２導電型不純物を注入して、第１導電型不純物領
域を低濃度第２導電型ソース／ドレイン領域となる第２
導電型不純物領域に変換し、上記マスクパターンを除去
する。

【００２５】しかる後、工程(v-a) において、ゲート電
極の側壁にサイドウォールスペーサを形成する。この場
合のサイドウォールスペーサは、膜厚３０００Å程度の
ＳｉＯ₂膜を形成し、異方性エッチングをすることによ
り形成することができる。さらに、再度メモリセル領域
にマスクパターンを形成し、このマスクパターン、ゲー
ト電極及びサイドウォールスペーサをマスクとして、前
記周辺回路領域の第２導電型トランジスタ形成領域に、
１×１０¹⁵〜１×１０¹⁶ｃｍ^-2程度のドーズで第２導電
型不純物を注入し、前記低濃度第２導電型不純物領域と
高濃度第２導電型不純物領域からなるソース／ドレイン
領域を形成することができる。

【００２６】なお、上記の方法においては工程(iii-a)
、(iv-a)をこの順で行い、さらに工程(v-a) を行う場
合について説明したが、工程(i-a) 及び(ii-a)の後に工
程(iv-a)を行い、次いで工程(iii-a) 及び(v-a) を行っ
てもよい。この場合には、工程(ii-a)の後の工程(iv-a)
において、まず周辺回路領域の第２導電型トランジスタ
形成領域に、第２導電型不純物を次の工程(iii-a) で注
入される第１導電型不純物の注入量以上の注入量で、所
望の注入深さに注入し、第２導電型不純物領域を形成す
ることで、工程(iii-a) において、先に形成された第２
導電型不純物領域に注入される第１導電型不純物を打ち
消し、低濃度第２導電型ソース／ドレイン領域を形成す
る。続いて、工程(v-a) により、高濃度第２導電型不純
物領域を形成することにより、ＬＤＤ構造を有するソー
ス／ドレイン領域が形成されることとなる。

【００２７】また、上記工程においては、工程(iii-a)
における第１導電型不純物の注入量、工程(iv-a)におけ
る第２導電型不純物の注入量をそれぞれ具体的に挙げて
いるが、上記注入エネルギー及びドーズに限らず、第２
導電型不純物を、少なくとも第１導電型不純物の注入量
以上の注入量で第２導電型トランジスタ領域に形成され
る第１不純物領域の導電型を第２導電型にするのに必要
な注入深さに注入することで、第２導電型ソース／ドレ
イン領域を形成することが好ましい。

【００２８】本発明の第２の半導体装置の製造方法は、
少なくとも、周辺回路領域に形成されているトランジス
タに、メモリセル領域に形成されているトランジスタと
異なる導電型のトランジスタを含んでいるものであり、
周辺回路がＣＭＯＳからなっていてもよい。この際用い
られる半導体基板には、第１導電型領域及び第２導電型
領域が、１０¹⁷ｃｍ^-3程度の表面濃度を有するように形
成されていることが好ましい。

【００２９】まず、周辺回路に第１導電型トランジスタ
を、メモリセル領域に第２導電型トランジスタを有する
場合について説明する。工程(i-b) 及び(ii-b)は、上記
工程(i-a) 及び(ii-a)と同様に行うことができる。工程
(iii-b) においては、上記で形成されたゲート電極をマ
スクとして用いて第１導電型不純物を半導体基板上全面
に注入する。このイオン注入によって、メモリセル領域
においては、素子分離領域を形成することができ、同時
に、周辺回路領域の第１導電型トランジスタ形成領域に
は、第１導電型不純物を注入することができる。この際
の第１導電型不純物の注入は、周辺回路領域の第１導電
型トランジスタをＬＤＤ構造とする場合に、低濃度ソー
ス／ドレイン領域として用いることができる。なお、第
１導電型不純物注入のイオン種、エネルギー及びドーズ
等の諸条件は、本質的に上記の工程(iii-a) と同様に行
うことができる。

【００３０】なお、上記工程の後、公知の方法によりマ
スクパターンの形成、サイドウォールスペーサの形成、
イオン注入等の工程を経ることにより、周辺回路領域の
第１導電型トランジスタがＬＤＤ構造を有する半導体装
置を完成させることができる。次いで、周辺回路にＣＭ
ＯＳを、メモリセル領域に第２導電型トランジスタを有
する場合について説明する。

【００３１】上記工程(i-b) 及び(ii-b)を行ったのち、
工程(iii-b) （ａ）として、周辺回路領域における第２
導電型トランジスタ形成領域にマスクパターンを形成
し、このマスクパターンとゲート電極とをマスクとして
用いて第１導電型不純物を半導体基板に注入する以外
は、実質的に上記工程(iii-b) と同様の工程を行うこと
ができる。

【００３２】続いて、工程(iii-b) （ｂ）として、周辺
回路領域における第２導電型トランジスタ形成領域にの
み開口を有するマスクパターンを形成し、このマスクパ
ターンとゲート電極とをマスクとして用いて第２導電型
不純物を注入する。これらの工程により、周辺回路の第
１導電型トランジスタ形成領域に低濃度第１導電型ソー
ス／ドレイン領域、第２導電型トランジスタ形成領域に
低濃度第２導電型ソース／ドレイン領域を形成すること
ができる。なお、上記工程(iii-b) （ａ）及び(iii-b)
（ｂ）はいずれを先に行ってもよい。

【００３３】また、上記工程(i-b) 及び(ii-b)を行った
のち、工程(iii-b) （ａ）及び(iii-b) （ｂ）を行う代
わりに、下記に説明する工程(iii-b) （ｃ）及び(iii-
b) （ｄ）を行ってもよい。なお、この場合も、工程(ii
i-b) （ｃ）及び(iii-b) （ｄ）はいずれを先に行って
もよい。つまり工程(iii-b) （ｃ）として、ゲート電極
をマスクとして用いて第１導電型不純物を半導体基板上
全面に注入することにより、メモリセル領域に素子分離
領域を形成すると同時に、周辺回路領域の第１導電型ト
ランジスタ形成領域に低濃度ソース／ドレイン領域とな
る第１導電型不純物領域を形成し、さらに同時に第２導
電型トランジスタ形成領域にも第１導電型不純物領域を
形成する。

【００３４】続いて、工程(iii-b) （ｄ）として、周辺
回路領域の第２導電型トランジスタ形成領域にのみ開口
を有するマスクパターンを形成し、このマスクパターン
とゲート電極とをマスクとして、第２導電型不純物を注
入することにより、第２導電型トランジスタ形成領域に
形成されていた第１導電型不純物領域を第２導電型不純
物領域に変換する。これらの工程により、周辺回路の第
１導電型トランジスタ形成領域に低濃度ソース／ドレイ
ン領域となる第１導電型不純物領域、第２導電型トラン
ジスタ形成領域に低濃度ソース／ドレイン領域となる第
２導電型不純物領域を形成することができる。

【００３５】さらに、上記のように工程(iii-b) （ａ）
及び(iii-b) （ｂ）を行った後、又は工程(iii-b)
（ｃ）及び(iii-b) （ｄ）を行った後に、以下の工程(i
v-b)、(v-b) （ｅ）及び(v-b) （ｆ）を行ってもよい。
なお、工程(v-b) （ｅ）及び(v-b) （ｆ）はいずれを先
に行ってもよい。工程(iv-b)においては、ゲート電極に
サイドウォールスペーサを形成する。この場合のサイド
ウォールスペーサは、工程(v-a) と同様に形成すること
ができる。

【００３６】工程(v-b) （ｅ）において、周辺回路領域
における第１導電型トランジスタの形成領域にのみ開口
を有するマスクパターンを形成し、このマスクパター
ン、ゲート電極及びサイドウォールスペーサをマスクと
して、第１導電型トランジスタの形成領域に高濃度第１
導電型不純物領域を形成する。また、工程(v-b) （ｆ）
において、周辺回路領域における第２導電型トランジス
タの形成領域にのみ開口を有するマスクパターンを形成
し、工程(v-a) と同様の工程を行い、高濃度第２導電型
不純物領域を形成する。これら工程により、周辺回路の
第１導電型トランジスタ形成領域に低濃度ソース／ドレ
イン領域となる第１導電型不純物領域及び高濃度第１導
電型不純物領域とからなる第１導電型ソース／ドレイン
領域を形成するとともに、第２導電型トランジスタ形成
領域に低濃度ソース／ドレイン領域となる第２導電型不
純物領域及び高濃度第２導電型不純物領域とからなる第
２導電型ソース／ドレイン領域を形成することができ
る。

【００３７】なお、上述した工程は、いずれも工程(i-
a) 〜(v-a) 、又はこれらの工程に準じた工程（導電型
のみ異なることを意味する）における方法と実質的に同
様に行うことができる。本発明においては、上記のよう
に半導体装置を製造することにより、メモリセル領域の
素子分離を形成するための不純物注入を、周辺回路領域
における不純物領域の形成を兼ねて行うことができ、特
に、素子分離注入時に周辺回路領域をレジストでマスク
しない場合には、従来必要であったフォトマスクが不要
になり、フォトリソグラフィ工程を削減することで工程
の簡略化によるコスト削減が可能となる。

【００３８】また、素子分離注入時にマスクを形成しな
い場合には、周辺回路領域のゲート電極が存在しない活
性領域にも不純物が導入されることになるため、メモリ
セル領域におけるトランジスタの同一導電型チャネルで
ある周辺回路領域のトランジスタに導入された不純物を
打ち消し、且つ、素子特性劣化を防止するために、素子
分離用不純物と異なる導電型の不純物を導入する必要が
あるが、この異なる導電型不純物導入は、周辺回路領域
の低濃度ソース／ドレイン領域形成等を兼ねて行うこと
ができるので、新たなフォトマスクは必要としない。

【００３９】以下、本発明の半導体装置の製造方法につ
いて、図面に基づいて詳細に説明する。図１は、本発明
の半導体装置の製造方法の一実施例を示す製造工程図で
あり、１はｎ型高濃度不純物領域、２、１０はゲート電
極であり、２ａ、１０ａは高融点金属層、２ｂ、１０ｂ
はポリシリコン層、４はｐ型シリコン基板、５はｎ型不
純物ウエル領域、６はｐ型不純物ウエル領域、７はＬＯ
ＣＯＳ酸化膜、８はゲート絶縁膜、１１、１２は低濃度
ｐ型不純物領域、１３はレジストパターン、１４は低濃
度ｎ型不純物領域、１５は高濃度ｐ型不純物領域、１６
は高濃度ｎ型不純物領域、１８はサイドウォールを示
す。

【００４０】以下に、本発明の一実施例であるフラット
セル型メモリセル領域とＣＭＯＳからなる周辺回路領域
とを有する半導体装置の製造工程を説明する。まず、図
１（ａ）に示したように、ｐ型シリコン基板４上に表面
不純物濃度が各々１０¹⁷ｃｍ^-3程度となるようにｎ型不
純物ウエル領域５とｐ型不純物ウエル領域６とを形成
し、周辺回路領域の素子分離としてＬＯＣＯＳ酸化膜７
を形成する。その後、しきい値制御のイオン注入し、続
いてｐ型シリコン基板４上にレジストパターン（図示せ
ず）を形成し、このレジストパターンをマスクにして、
フラットセル型メモリ領域（「メモリセル領域」と略
す）に、例えば、砒素等のｎ型不純物を１×１０¹⁵〜１
×１０¹⁶ｃｍ^-2程度注入し、ソース／ドレイン領域とな
る高濃度ｎ型不純物領域１を所定間隔で複数個互いに平
行に形成する。得られたシリコン基板４上全面に、ゲー
ト酸化膜８を１７ｎｍ程度形成する。

【００４１】次に、図１（ｂ）に示したように、ｐ型シ
リコン基板４上に、例えばポリサイドからなるゲート電
極２、１０を形成する。その際、メモリセル領域のゲー
ト電極２は、ｎ型不純物領域１と交差して所定間隔で複
数個互いに平行に形成する。その後、ｐ型シリコン基板
４全面にボロン等のｐ型不純物を、例えば、駆動電圧が
約３Ｖで、ソース／ドレイン領域間の間隔が約０．６μ
ｍであれば、１×１０¹²〜１×１０¹⁴ｃｍ^-2程度注入し
て、メモリセル領域にｐ型不純物からなる素子分離領域
を形成すると共に、ｐ−ＭＯＳ領域に低濃度のソース／
ドレイン領域となる低濃度ｐ型不純物領域１１を形成す
る。その際には、ｎ−ＭＯＳ領域にも低濃度ｐ型不純物
領域１２が形成される。

【００４２】次に、図１（ｃ）に示したように、周辺回
路領域のｎ−ＭＯＳ領域が開口したレジストパターン１
３を形成し、このレジストパターン１３をマスクに、例
えばリン等のｎ型不純物を１×１０¹²〜２×１０¹⁴ｃｍ
^-2程度イオン注入し、低濃度ソース／ドレインとなる低
濃度ｎ型不純物領域１４を形成する。その際、ｎ−ＭＯ
Ｓ領域に形成された低濃度ｐ型不純物１２のｐ導電型を
打ち消し、素子特性の劣化を防止するために、少なくと
もｐ型不純物領域１２形成の際のイオン注入と同程度以
上の深さに、従来のｎ型不純物の注入量に加え、ｐ型不
純物注入量とほぼ同量の注入量である１×１０¹²〜１×
１０¹⁴ｃｍ^-2程度増量して注入する。

【００４３】次に、レジストパターン１３を除去し、図
１（ｄ）に示すようにゲート電極１０側壁にサイドウォ
ールスペーサ１８を形成する。そして、周辺回路領域の
ｎ−ＭＯＳ領域以外をレジスト（図示せず）で覆って、
ｎ−ＭＯＳ領域に、例えば、砒素等のｎ型不純物を、ま
た、ｐ−ＭＯＳ領域以外をレジスト（図示せず）で覆っ
て、ｐ−ＭＯＳ領域に、例えば、ＢＦ₂等のｐ型不純物
をそれぞれ１×１０¹⁵〜１×１０¹⁶ｃｍ^-2程度注入し、
高濃度のソース／ドレイン領域となる高濃度ｐ型不純物
領域１５及び高濃度ｎ型不純物領域１６を形成し、ＬＤ
Ｄ構造のトランジスタを形成する。

【００４４】その後、プログラム情報の書き込みとして
所定のメモリセルトランジスタに不純物を注入すること
でしきい値を変化させデータを書き込む。これにより、
目的とするマスクＲＯＭが完成する。図２に上記実施例
によりｐ型不純物が注入されたｎ−ＭＯＳ領域において
低濃度ｎ型不純物領域１４形成用のｎ型不純物注入量と
ｎ−ＭＯＳトランジスタの動作能力としてのβ値の関係
を示す。同図からｎ型不純物注入量がｎ−ＭＯＳ領域へ
のｐ型不純物注入を防ぐためにｎ−ＭＯＳ領域にマスク
パターンを形成する従来技術と同程度の場合、ｐ型不純
物が注入されているので、従来技術に比べてβ値は低下
するが、ｎ型不純物注入量を増すに伴いβ値は増加する
ことがわかる。また、ｐ型不純物を打ち消し、従来技術
と同等のβ値を得るためには、ｎ型不純物注入量の増加
量を上記ｐ型不純物注入量と同程度とすることが必要で
あることがわかる。

【００４５】また、図３に上記実施例により、前記ｐ型
不純物が３０ｋｅＶのエネルギーで注入された周辺回路
領域のｎ−ＭＯＳ領域において低濃度ｎ型不純物の注入
エネルギーに対する接合耐圧値を示す。同図から、ｎ型
不純物の注入エネルギーが約３０ｋｅＶより小さい場合
はｎ型不純物領域はｐ型不純物領域内に形成されてお
り、接合耐圧値が前記従来技術の場合に比べて低下し、
注入エネルギーが約３０ｋｅＶより大きい場合は、ｎ型
不純物領域はｐ型不純物領域より深い領域に形成されて
おり、接合耐圧値が増加していることがわかる。ｐ型不
純物を打ち消し、従来技術と同等の接合耐圧値を得るた
めには、ｎ型不純物を上記ｐ型不純物領域と同程度の深
さに導入することが必要であることがわかる。

【００４６】図４に低濃度ｎ型不純物が３０ｋｅＶのエ
ネルギーで注入された周辺回路領域のｎ−ＭＯＳ領域に
おいて前記ｐ型不純物の注入エネルギーに対する接合耐
圧値を示す。ｐ型不純物の注入エネルギーが大きくなる
とｐ型不純物領域はｎ型不純物領域より深い領域に形成
されることとなり、接合耐圧はｐ型不純物が注入されな
い従来技術の場合より低下することがわかる。

【００４７】以上のことから、上述したメモリセル領域
にも素子分離領域を形成するためのｐ型不純物を半導体
基板全面にイオン注入することで、周辺回路領域のｎ−
ＭＯＳ領域にも注入されるｐ型不純物を打ち消し、素子
特性の劣化を防ぐためにｎ型不純物領域は、従来必要と
されている注入量に加え、ｐ型不純物領域と同程度以上
の深さにｐ型不純物注入量とほぼ同量分を増加して注入
する必要がある。

【００４８】また、前記ｐ型不純物の半導体基板上全面
への注入により周辺回路領域部のｐ−ＭＯＳ領域にも注
入されるｐ型不純物は、トランジスタの低濃度のソース
／ドレイン領域を形成することとなり、ｐ−ＭＯＳのＬ
ＤＤ構造トランジスタを形成するため、ｐ−ＭＯＳ領域
部分を開口するパターニング、且つ、低濃度のｐ型不純
物注入工程が不要となる。また、ｐ−ＭＯＳトランジス
タがＬＤＤ構造を伴わないソース／ドレイン構造の場
合、ｐ−ＭＯＳ領域に注入されるｐ型不純物は低濃度で
あり、高濃度ソース／ドレイン領域形成時の注入不純物
と同一の導電型であることから、トランジスタ特性に影
響はない。

【００４９】なお、一実施例としてマスクＲＯＭが周辺
回路領域がＣＭＯＳにより形成される場合について説明
したが、周辺回路領域がｎ−ＭＯＳ領域又はｐ−ＭＯＳ
領域のみにより形成される場合でも適用可能である。但
し、高速性の要求により、ｎ−ＭＯＳを使用することが
望ましい。

【００５０】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、フラットセル型メモリセル領域及びＣＭＯＳ又はｎ
−ＭＯＳ、ｐ−ＭＯＳからなる周辺回路領域を有する半
導体装置の製造工程の簡略化によるプロセスコストの低
減、歩留り向上及びターンアラウンドタイムの短縮が可
能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の一実施例を示
す製造工程図である。

【図２】本発明に係る半導体装置の製造方法により得ら
れた半導体装置のｎ型不純物注入量とｎ−ＭＯＳトラン
ジスタのβ値の関係を示す図である。

【図３】本発明に係る半導体装置の製造方法により得ら
れた半導体装置のｎ型不純物注入エネルギーと接合耐圧
との関係を示す図である。

【図４】本発明に係る半導体装置の製造方法により得ら
れた半導体装置のｐ型不純物注入エネルギーと接合耐圧
との関係を示す図である。

【図５】フラットセル型マスクＲＯＭの平面図である。

【図６】従来のフラットセル型マスクＲＯＭの製造工程
図である。

【符号の説明】

１ｎ型高濃度不純物領域２、１０ゲート電極２ａ、１０ａ高融点金属層２ｂ、１０ｂポリシリコン層３素子分離領域４ｐ型シリコン基板５ｎ型不純物ウエル領域６ｐ型不純物ウエル領域７ＬＯＣＯＳ酸化膜８ゲート絶縁膜１１、１２低濃度ｐ型不純物領域１３レジストパターン１４低濃度ｎ型不純物領域１５高濃度ｐ型不純物領域１６高濃度ｎ型不純物領域１８サイドウォール

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板上に形成され、第
２導電型トランジスタを有するメモリセル領域と少なく
とも第２導電型トランジスタを有する周辺回路領域とか
らなる半導体装置の製造方法であって、(i-a) 前記半導
体基板上に、前記メモリセル領域におけるトランジスタ
のソース／ドレイン領域を形成し、(ii-a)得られた半導
体基板上の前記メモリセル領域及び周辺回路領域にゲー
ト絶縁膜を介してゲート電極を形成し、(iii-a) 前記ゲ
ート電極をマスクとして用いて第１導電型不純物を前記
半導体基板上全面に注入することにより、前記メモリセ
ル領域に素子分離領域を形成すると同時に、前記周辺回
路領域の第２導電型トランジスタ形成領域に第１導電型
不純物を所望の注入深さで注入することからなり、工程(iii-a) の前又は後に、(iv-a)メモリセル領域にマ
スクパターンを形成し、該マスクパターンとゲート電極
とをマスクとして用いて、前記周辺回路領域の第２導電
型トランジスタ形成領域に、第２導電型不純物を、第１
導電型不純物が注入される領域の導電型を第２導電型に
するのに必要な注入深さ及び注入量で注入することによ
り、第２導電型ソース／ドレイン領域を形成することを特徴
とする半導体装置の製造方法。
【請求項２】工程(iv-a)において、メモリセル領域に
マスクパターンを形成し、該マスクパターンとゲート電
極とをマスクとして用いて、第２導電型トランジスタ形
成領域に第２導電型不純物を注入して、第１導電型不純
物が注入される領域の導電型を第２導電型にして低濃度
第２導電型ソース／ドレイン領域を形成し、前記マスク
パターンを除去し、しかる後、工程(v-a) において、前記ゲート電極にサイ
ドウォールスペーサを形成し、続いて前記メモリセル領
域にマスクパターンを形成し、該マスクパターン、ゲー
ト電極及びサイドウォールスペーサをマスクとして用い
て、前記周辺回路領域の第２導電型トランジスタ形成領
域に高濃度第２導電型不純物領域を形成することによ
り、前記低濃度第２導電型不純物領域と高濃度第２導電型不
純物領域とからなる第２導電型ソース／ドレイン領域を
形成する請求項１記載の半導体装置の製造方法。
【請求項３】第１導電型領域及び第２導電型領域を有
する半導体基板上に形成され、第２導電型トランジスタ
を有するメモリセル領域と第１導電型トランジスタを有
する周辺回路領域とからなる半導体装置の製造方法であ
って、(i-b) 前記半導体基板上に、前記メモリセル領域
におけるトランジスタのソース／ドレイン領域を形成
し、(ii-b)得られた半導体基板上の前記メモリセル領域
及び周辺回路領域にゲート絶縁膜を介してゲート電極を
形成し、(iii-b) 前記ゲート電極をマスクとして用いて
第１導電型不純物を前記半導体基板上全面に注入するこ
とにより、前記メモリセル領域に素子分離領域を形成す
ると同時に、前記周辺回路領域の少なくとも第１導電型
トランジスタ形成領域に第１導電型不純物領域を形成す
ることを特徴とする半導体装置の製造方法。
【請求項４】周辺回路領域にさらに第２導電型トラン
ジスタを有し、工程(iii-b) が、（ａ）周辺回路領域に
おける第２導電型トランジスタ形成領域にマスクパター
ンを形成し、該マスクパターンとゲート電極とをマスク
として用いて前記メモリセル領域に素子分離領域を形成
すると同時に、前記周辺回路領域の第１導電型トランジ
スタ形成領域に低濃度ソース／ドレイン領域となる第１
導電型不純物領域を形成する工程からなり、該工程
（ａ）の前又は後に、（ｂ）前記周辺回路領域の第２導
電型トランジスタ形成領域のみに開口を有するマスクパ
ターンを形成し、このマスクパターンとゲート電極とを
マスクとして用いて第２導電型不純物を前記半導体基板
に注入することにより、前記周辺回路領域の第２導電型トランジスタ形成領域に
低濃度ソース／ドレイン領域となる第２導電型不純物領
域を形成する請求項３記載の半導体装置の製造方法。
【請求項５】周辺回路領域にさらに第２導電型トラン
ジスタを有し、工程(iii-b) が、（ｃ）前記ゲート電極
をマスクとして用いて、第１導電型不純物を前記半導体
基板全面に注入することにより、メモリセル領域に素子
分離領域及び前記周辺回路領域の第１導電型トランジス
タ形成領域に低濃度ソース／ドレイン領域となる第１導
電型不純物領域を形成すると同時に、第２導電型トラン
ジスタ形成領域にも第１導電型不純物領域を形成する工
程からなり、該工程（ｃ）の前又は後に、（ｄ）前記周
辺回路領域の第２導電型トランジスタ形成領域のみに開
口を有するマスクパターンを形成し、このマスクパター
ンとゲート電極とをマスクとして用いて第２導電型不純
物を前記半導体基板に、第１導電型が注入される領域の
導電型を第２導電型にするのに必要な注入深さ及び注入
量で注入することにより、低濃度ソース／ドレイン領域
となる第２導電型不純物領域を形成する請求項３記載の
半導体装置の製造方法。
【請求項６】さらに、(iv-b)ゲート電極にサイドウォ
ールスペーサを形成し、(v-b) （ｅ）前記周辺回路領域
における第１導電型トランジスタ形成領域にのみ開口を
有するマスクパターンを形成し、該マスクパターン、ゲ
ート電極及びサイドウォールスペーサをマスクとして用
いて、前記周辺回路領域の第１導電型トランジスタ形成
領域に高濃度第１導電型不純物領域を形成し、該工程
（ｅ）の前又は後に、（ｆ）前記周辺回路領域における
第２導電型トランジスタ形成領域にのみ開口を有するマ
スクパターンを形成し、該マスクパターン、ゲート電極
及びサイドウォールスペーサをマスクとして用いて、前
記周辺回路領域の第２導電型トランジスタ形成領域に高
濃度第２導電型不純物領域を形成することにより、前記周辺回路領域における第１導電型トランジスタ形成
領域に前記第１導電型不純物領域と高濃度第１導電型不
純物領域とからなる第１導電型ソース／ドレイン領域、
及び第２導電型トランジスタ形成領域に前記第２導電型
不純物領域と高濃度第２導電型不純物領域とからなる第
２導電型ソース／ドレイン領域を形成する請求項４又は
５記載の半導体装置の製造方法。