JP3731998B2

JP3731998B2 - 埋込型メモリ論理素子及びその製造方法

Info

Publication number: JP3731998B2
Application number: JP00970098A
Authority: JP
Inventors: 寅均全; 榮畢金; 炯武朴; 勉求姜
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-01-31
Filing date: 1998-01-21
Publication date: 2006-01-05
Anticipated expiration: 2018-01-21
Also published as: US6043537A; KR19980067101A; US6214676B1; KR100219533B1; JPH10223849A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ素子及びその製造方法に係り、特に埋込型メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化されるにつれ、多様な他の機能を有する素子が一つのチップ（ｃｈｉｐ）内に具現され、２種以上の素子が一つのチップ内で有機的に動作する、いわゆるシリコンオンチップ（ＳｉｌｉｃｏｎＯｎＣｈｉｐ：ＳＯＣ）が登場するようになった。したがって、ＳＯＣの製造工程はそれほどさらに複雑で難しくなる。相異なる機能を有する二つ以上の素子を一つのチップに具現する工程は、各素子が要求する特性を全て満足すべく、工程が非常に複雑になって、場合によっては工程が追加されることもある。
【０００３】
ＳＯＣ素子中の一つの埋込型メモリ論理（埋込型ＭｅｍｏｒｙＬｏｇｉｃ：ＥＭＬ）素子は、メモリ素子と論理素子を一つのチップに具現したものである。ＥＭＬ素子は多数のメモリセル（ｍｅｍｏｒｙｃｅｌｌ）が位置するセルアレイ（ｃｅｌｌａｒｒａｙ）領域と、前記セルアレイ領域内に貯蔵された情報を演算処理して新しい情報を作りだす論理回路領域で構成さなる。前記セルアレイ領域内に位置するメモリセルとしてはディラム（ＤＲＡＭ）セル、またはエスラム（ＳＲＡＭ）セルが広く使われている。
【０００４】
前記セルアレイ領域に存在するアクセストランジスタ（ａｃｃｅｓｓｔｒａｎｓｉｓｔｏｒ）は漏れ電流の防止を容易にする特性が要求される。反面、周辺回路領域は全体チップの性能を左右するため、トランジスタの高い電流駆動能力を有することが非常に重要である。
【０００５】
特に、ＤＲＡＭを採用したＥＭＬ素子をＥＤＬ（埋込型ＤＲＡＭＬｏｇｉｃ）素子という。ＥＤＬ素子では時間が経つにつれ、メモリセルに蓄積された情報電荷が漏れ電流によって消失されるため、いわゆるリフレッシュ（ｒｅｆｒｅｓｈ）と呼ばれる情報再生動作を必要とする。このような、リフレッシュ特性を改善する方法としては、キャパシタ（ｃａｐａｃｉｔｏｒ）の容量を増加させることによって漏れ電流があってもデータを維持し得るようにする方法と、漏れ電流を減らして蓄積された電荷量がこれ以上消失しないようにする方法が広く使われている。
【０００６】
前記のＥＤＬ素子の動作速度を向上させるため、トランジスタのゲート（ｇａｔｅ）電極及びソース（ｓｏｕｒｃｅ）／ドレーン（ｄｒａｉｎ）領域上にのみ、比抵抗が低い金属シリサイド膜を選択的に形成する自動調心シリサイド（ｓａｌｉｃｉｄｅ；ｓｅｌｆ−ａｌｉｇｎｅｄｓｉｌｉｃｉｄｅ）工程技術が広く使われている。
【０００７】
従来の自動調心シリサイド方法によれば、周辺回路部のＮＭＯＳトランジスタにおいて、Ｎ型不純物が高濃度にドープしたソース／ドレーンとゲート電極の表面にチタンシリサイド（ＴｉＳｉ₂）が形成され、ＰＭＯＳトランジスタにはＰ型の不純物が高濃度にドープしたソース／ドレーンとゲート電極の表面にチタンシリサイドがそれぞれ形成される。したがって、ゲート電極とソース／ドレーンの抵抗が減少し電流駆動力が向上する。同じ方式で、セルアレイ領域のＮＭＯＳトランジスタのソース／ドレーン領域とゲート電極の表面上にもチタンシリサイドが形成される。しかし、チタンシリサイドは接合漏れ電流をもたらすが、その理由は次の通りである。従来の自動調心シリサイド技術によれば、高濃度のＮ型の不純物がセルアレイ領域に注入されてソース／ドレーン領域を形成する。したがって、イオン注入は高濃度ソース／ドレーン領域に損傷を発生させる。
【０００８】
このようなイオン注入損傷は、ディスロケーション（ｄｉｓｌｏｃａｔｉｏｎ）のような結晶欠陥を生成させ、ソース／ドレーンとＰウェル間の接合漏れ電流を増加させる結果を招く。セルキャパシタのストレージ電極と連結したセルアレイ領域のソース（またはドレーン）とＰウェル間に接合漏れ電流が増加すれば、ストレージ電極に貯蔵された電荷の消滅にかかる時間が漸次短くなる。したがって、ストレージ電極に一定量以上の電荷量を保存させるためには、外部からストレージ電極に電荷を供給するリフレッシュ動作の周期を短く調節すべきである。これによって、素子の電力消耗量はさらに増加される。
【０００９】
また、セルアレイ領域内の前記高濃度ソース／ドレーンの表面にもシリサイド膜が形成されるので、前記シリサイド膜によるストレスによって高濃度ソース／ドレーンの結晶欠陥がさらに増加して、よって、接合漏れ電流が一層増加する。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、セルアレイ領域に形成されるソース／ドレーン領域の接合漏れ電流を減らして、素子の特性を向上し得る埋込型メモリ論理素子を提供することである。
【００１１】
また、本発明の他の目的は、上記の埋込型メモリ論理素子の好適な製造方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明の埋込型メモリ論理素子は、第１ないし第３領域を含む半導体基板と、前記第１領域に形成されたアクセストランジスタのゲート電極とパストランジスタのゲート電極とを含む第１ゲート電極と、前記アクセストランジスタのゲート電極と前記パストランジスタのゲート電極との間の半導体基板に形成され、第１不純物でドープした第１ソースと、前記アクセストランジスタのゲート電極のビットライン側の半導体基板に形成され、第２不純物でドープした第１ドレーンと、前記半導体基板の前記第２領域に形成された第２ゲート電極と、前記第２ゲート電極の両側の半導体基板に形成され、第２ソース／ドレーン用第２不純物でドープした第２ソース／ドレーンと、前記半導体基板の前記第３領域に形成された第３ゲート電極と、前記第３ゲート電極の両側の半導体基板に形成され、第３不純物でドープした第３ソース／ドレーンと、前記第１ソースには形成されることなく、前記第１ないし第３ゲート電極の表面と、前記第１ドレーンと、第２及び第３ソース／ドレーンと、に形成されたシリサイド層を具備することを特徴とする。
前記第１領域はメモリセルアレイ領域で、前記第２領域および前記第３領域は周辺回路領域である。
前記第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記第１不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^１７／ｃｍ^２〜１×１０^２０／ｃｍ^２程度である。
前記第３不純物はイオン注入されたＰ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記第２ソース／ドレーン用第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記第１ソースはキャパシタのストレージ電極と連結され、前記第１ドレーンはビットラインと連結される。
本発明の埋込型メモリ論理素子の製造方法は、半導体基板の第１領域にアクセストランジスタのゲート電極とパストランジスタのゲート電極とを含む第１ゲート電極を形成するとともに、半導体基板の第２ないし第３領域にそれぞれ第２および第３ゲートを形成する段階と、前記第１ないし第３ゲート電極の両側の半導体基板にそれぞれ第１不純物でドープした第１ないし第３ソース／ドレーンを形成する段階と、第１不純物でドープした第１ないし第３ソース／ドレーンが形成された半導体基板の全面に絶縁膜を形成する段階と、前記絶縁膜上に、前記アクセストランジスタのゲート電極と前記パストランジスタのゲート電極との間の領域である所定領域を除いた領域をオープンする感光膜パターンを形成する段階と、前記絶縁膜を異方性蝕刻して前記所定領域を除いた領域に形成されたゲート電極の側壁にスペーサを形成する段階と、前記第１及び第２ゲート電極と、前記アクセストランジスタのゲート電極のビットライン側に位置する第１ドレーンと、第２ソース／ドレーンと、を第２不純物でドープする段階と、前記第３ゲート電極及び第３ソース／ドレーンを第３不純物でドープする段階と、前記第１ソースには形成することなく、前記第１ないし第３ゲート電極の表面と、第１ドレーンと、第２及び第３ソース／ドレーンとにシリサイド層を形成する段階と、を含むことを特徴とする。
前記第１ソースはキャパシタのストレージ電極と連結され、前記第１ドレーンはビットラインと連結される。
前記第１領域は、メモリセルアレイ領域であり、前記第２領域は周辺回路領域のＮＭＯＳ領域であり、前記第３領域は周辺回路領域のＰＭＯＳ領域である。
前記第１不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^１７／ｃｍ^２〜１×１０^２０／ｃｍ^２程度である。
前記第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記第３不純物はイオン注入されたＰ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記絶縁膜は、酸化膜、窒化膜及び酸窒化膜でなされたグループから選択されたいずれか一つで形成される。
前記シリサイド層を形成する段階は、チタン、コバルト、タンタル及びモリブデンでなされたグループから選択されいずれか一つの金属を蒸着した後、熱処理することによって、シリコンが存在する部分にのみに金属シリサイド膜を選択的に形成する。
本発明の埋込型メモリ論理素子の製造方法は、半導体基板の第１領域にアクセストランジスタのゲート電極とパストランジスタのゲート電極とを含む第１ゲート電極を形成するとともに、半導体基板の第２ないし第３領域にそれぞれ第２ないし第３ゲート電極をそれぞれ形成する段階と、前記第１ないし第３ゲート電極の両側の半導体基板にそれぞれ第１不純物でドープした第１ないし第３ソース／ドレーンを形成する段階と、第１不純物でドープした第１ないし第３ソース／ドレーンが形成された半導体基板の全面に絶縁膜を形成する段階と、前記絶縁膜上に、前記アクセストランジスタのゲート電極と前記パストランジスタのゲート電極との間の領域である所定領域、及び前記第３領域を遮る第１感光膜パターンを形成する段階と、前記第1感光膜パターンをマスクとして使用して、前記所定領域以外の前記第１領域及び前記第２領域に形成された前記絶縁膜を異方性蝕刻してゲート電極の側壁に第１スペーサを形成する段階と、前記第１及び第２ゲート電極と、前記アクセストランジスタのゲート電極のビットライン側に位置する第１ドレーンと、第２ソース／ドレーンと、を第２不純物でドープする段階と、前記第３領域のみをオープンする第２感光膜パターンを形成する段階と、前記第２感光膜パターンをマスクとして使用して前記第３領域に形成された前記絶縁膜を異方性蝕刻して第３ゲート電極の側壁に第２スペーサを形成する段階と、前記第３ゲート電極及び第３ソース／ドレーンを第３不純物でドープする段階と、前記第１ソースには形成することなく、前記第１ないし第３ゲート電極と、前記第１ドレーンと、前記第２及び第３ソース／ドレーンとにシリサイド層を形成する段階と、を含むことを特徴とする。
前記第１ソースはキャパシタのストレージ電極と連結され、前記第１ドレーンはビットラインと連結される。
前記第１領域は、メモリセルアレイ領域であり、前記第２領域は周辺回路領域のＮＭＯＳ領域であり、前記第３領域は周辺回路領域のＰＭＯＳ領域である。
前記第１不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^１７／ｃｍ^２〜１×１０^２０／ｃｍ^２程度である。
前記第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記第３不純物はイオン注入されたＰ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上である。
前記絶縁膜は、酸化膜、窒化膜及び酸窒化膜でなされたグループから選択されたいずれか一つで形成される。
前記シリサイド層を形成する段階は、チタン、コバルト、タンタル及びモリブデンでなされたグループから選択されいずれか一つの金属を蒸着した後、熱処理することによって、シリコンが存在する部分にのみに金属シリサイド膜を選択的に形成する。
【００１９】
本発明によれば、セルアレイ領域に形成されるトランジスタのアクセスゲートとパスゲート間のソース／ドレーンに高いドーズでイオン注入されることを防止しながら、周辺回路領域に形成されるトランジスタのソース／ドレーン領域及びゲートパターンには比抵抗が数十μΩｃｍの低い値を有する金属シリサイド膜を形成し得る。これにより、周辺回路領域のトランジスタの動作速度は速く維持しながら、セルアレイ領域に形成されるソース／ドレーンにイオン注入損傷が加わることを防止できる。結果的に、漏れ電流を防止してメモリセルのリフレッシュ特性を改善しながら高速の埋込型メモリ素子を具現できる。
【００２０】
【発明の実施の形態】
第１の実施の形態
図１ないし図７は、本発明の第１の実施の形態にともなう埋込型メモリ素子の製造方法を説明するため、工程順序によって示した断面図である。参照符号Ａはセルアレイ領域、Ｂは周辺回路領域のＮＭＯＳ領域、そしてＣは周辺回路領域のＰＭＯＳ領域をそれぞれ示す。
【００２１】
図１はウェル、フィールド酸化膜４６及びゲート電極パターン５０ａ、５０ｂ、５０ｃを形成する段階を示す。
【００２２】
詳細には、半導体基板１００の主表面に通常のツインウェル（ｔｗｉｎｗｅｌｌ）形成工程を使用してＰウェル及びＮウェルを形成する。ここで、前記Ｐウェルは第１Ｐウェル領域４２ａ及び第２Ｐウェル領域４２ｂとに区分する。前記第１Ｐウェル領域４２ａはメモリセルが形成されるセルアレイ領域Ａに形成され、第２Ｐウェル領域４２ｂ及びＮウェル領域４４は周辺回路領域のＮＭＯＳ領域Ｂ及びＰＭＯＳ領域Ｃにそれぞれ形成される。続いて、前記半導体基板の表面に通常の素子分離工程、例えば選択的酸化方法（ＬＯＣａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ；ＬＯＣＯＳ）を利用してフィールド酸化膜４６を形成する。その結果物の全面に薄い熱酸化膜を成長させゲート絶縁膜４８を形成する。
【００２３】
次に、前記ゲート絶縁膜４８上にドープしてないポーリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）を蒸着する。その後これをパターニングしてセルアレイ領域及び周辺回路領域に第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃをそれぞれ形成する。
【００２４】
図２は、ＤＲＡＭセルのＮＭＯＳトランジスタと周辺回路領域のＮＭＯＳ及びＰＭＯＳトランジスタの低濃度のソース／ドレーンを形成する段階を示す。
【００２５】
詳細には、第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃが形成された前記半導体基板１００の全面に、Ｎ型の不純物、例えば砒素（Ａｓ）または燐（Ｐ）イオンを１×１０¹⁷〜１×１０²⁰／ｃｍ²のドーズ（ｄｏｓｅ）で注入してセルアレイ領域Ａ、ＮＭＯＳ領域Ｂ及びＰＭＯＳ領域Ｃにそれぞれ低濃度（Ｎ^-）のソース／ドレーン５２ａ、５２ｂ、５２ｃを形成する。
【００２６】
図３は第１ないし第３スペーサを形成するため、第１フォトレジストパターン５６を形成する段階を示す。
【００２７】
詳細には、低濃度（Ｎ^-）のソース／ドレーン５２ａ、５２ｂ、５２ｃが形成された前記半導体基板１００の全面に、例えば酸化膜、窒化膜、酸窒化膜及び酸化膜と窒化膜の二重膜中のいずれか一つで蒸着して絶縁膜５４を形成する。続いて、前記絶縁膜５４上にセルアレイ領域に位置するアクセスゲートとパスゲートの間をマスキングするための第１フォトレジストパターン５６を形成する。
【００２８】
図４は第１ないし第３スペーサ５８ａ、５８ｂ、５８ｃを形成する段階を示す。
【００２９】
詳細には、前記第１フォトレジストパターン５６を蝕刻マスクとして使用して前記絶縁膜５４を異方性蝕刻することによってセルアレイ領域、ＮＭＯＳ及びＰＭＯＳ領域にそれぞれ位置する第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃの側壁に第１ないし第３スペーサ５８ａ、５８ｂ、５８ｃを形成する。この時、前記セルアレイ領域に位置するアクセスゲートとパスゲートの間には前記第１フォトレジストパターン５６により蝕刻してない絶縁膜パターン５４ａが残留する。
【００３０】
図５はＮＭＯＳトランジスタの高濃度（Ｎ⁺）のソース／ドレーン６２ａ、６２ｂを形成する段階を示す。
【００３１】
詳細には、前記第１フォトレジストパターンを除いた後、第１ないし第３スペーサ５８ａ、５８ｂ、５８ｃが形成された結果物上に、通常の写真工程を施しＰＭＯＳ領域をマスキングする第２フォトレジストパターン６０を形成する。続いて、セルアレイ領域及びＮＭＯＳ領域にＮ型の不純物、例えば砒素（Ａｓ）または燐（Ｐ）イオンを１×１０²⁰／ｃｍ²以上のドーズで注入して前記第１及び第２ゲートパターン５０ａ、５０ｂをドープすると同時に、高濃度（Ｎ⁺）のソース／ドレーン６２ａ、６２ｂを形成する。この時、前記セルアレイ領域に位置するアクセスゲートとパスゲートとの間には絶縁膜５４が残存するために前記高濃度（Ｎ⁺）の不純物イオンが注入されない。
【００３２】
図６はＰＭＯＳトランジスタの高濃度（Ｐ⁺）のソース／ドレーン６６を形成する段階を示す。
【００３３】
詳細には、前記第２フォトレジストパターンを除去した後、その結果物上に、通常の写真工程を適用してセルアレイ領域及びＮＭＯＳ領域をマスキングする第３フォトレジストパターン６４を形成する。続いて、前記半導体基板１００にＰ型の不純物、例えばホウ素（Ｂ）またはニフッ化ホウ素（ＢＦ₂）イオンを１×１０²⁰／ｃｍ²以上のドーズで注入して、前記第３ゲートパターン５０ｃをドープすると同時に高濃度（Ｐ⁺）のソース／ドレーン６６を形成する。
【００３４】
図７は第１ないし第３金属シリサイド６８ａ、６８ｂ、６８ｃを形成する段階を示す。
【００３５】
詳細には、前記第３フォトレジストパターン６４を除去した結果物の全面に耐火性金属（ｒｅｆｒａｃｔｏｒｙｍｅｔａｌ）、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）及びモリブデン（Ｍｏ）でなされたグループから選択されたいずれか一つで蒸着した後熱処理を施す。すると、シリコンが存在する部分、すなわち、第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃの上部と、アクセスゲートとパスゲートの間のソース／ドレーンを除外した全てのソース／ドレーンの上部には第１ないし第３金属シリサイド６８ａ、６８ｂ、６８ｃが形成される。その他の領域、すなわち、スペーサが形成されているゲートパターンの側壁と、絶縁膜が残留するセルアレイ領域のアクセスゲートとパスゲートの間には金属シリサイドが形成されない。
【００３６】
続いて、反応してない耐火性金属、または反応ガス中の窒素と反応して形成された耐火性金属の窒化物を除去する。その後、図示してないが、結果物上に層間絶縁膜を形成し、前記セルアレイ領域にセルキャパシタを形成することによって、埋込型メモリ論理素子を完成する。
【００３７】
前記した本発明の第１の実施の形態によれば、周辺回路領域のＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのソース／ドレーンはＬＤＤ構造で形成され、その表面にシリサイドが形成される。そして、セルアレイ領域のソース／ドレーン中ビットラインに連結するソース／ドレーンにはＮ型の不純物を高濃度にドープした後、その上にシリサイドが形成される。そして、ストレージ電極に連結するソース／ドレーンにはＮ型の不純物が低濃度でドープされるがシリサイドは形成されない。したがって、電流駆動能力が重要なＮＭＯＳ及びＰＭＯＳトランジスタの特性を満足させながら、同時にセルアレイ領域での接合漏れ電流を減少させてＥＤＬ素子のリフレッシュ特性が劣化することを防止し得る。
【００３８】
第２の実施の形態
図８ないし図１２は、本発明の第２の実施の形態による埋込型メモリ論理素子の製造方法を示した断面図である。工程を単純化する方法が提示される。第１の実施の形態と同じ参照符号は同じ部分を意味する。
【００３９】
図８はウェル４２ａ、４２ｂ、４４、フィールド酸化膜４６及びゲート電極パターン５０ａ、５０ｂ、５０ｃを形成する段階を示す。
【００４０】
半導体基板１００の主表面に通常のツインウェル形成工程を使用してＰウェル及びＮウェルを形成する。ここで、前記Ｐウェルは第１Ｐウェル領域４２ａ及び第２Ｐウェル領域４２ｂで区分する。前記第１Ｐウェル領域４２ａはメモリセルが形成されるセルアレイ領域Ａに形成され、第２Ｐウェル領域４２ｂ及びＮウェル領域４４は周辺回路領域のＮＭＯＳ領域Ｂ及びＰＭＯＳ領域Ｃにそれぞれ形成される。続いて、前記半導体基板１００の表面に通常の素子分離工程、例えば選択的酸化方法（ＬＯＣＯＳ）を利用してフィールド酸化膜４６を形成した後、その結果物の全面に薄い熱酸化膜を成長させてゲート絶縁膜４８を形成する。
【００４１】
次に、前記ゲート絶縁膜４８上にドープしてないポーリシリコンを蒸着した後、これをパターニングしてセルアレイ領域及び周辺回路領域に第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃをそれぞれ形成する。
【００４２】
図９はディラム（ＤＲＡＭ）セル、ＮＭＯＳ及びＰＭＯＳトランジスタの低濃度のソース／ドレーンを形成する段階を示す。
【００４３】
詳細には、第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃが形成された前記半導体基板１００の全面に、Ｎ型の不純物、例えば砒素（Ａｓ）または燐（Ｐ）イオンを１×１０¹⁷〜１×１０²⁰／ｃｍ²のドーズ（ｄｏｓｅ）で注入してセルアレイ、ＮＭＯＳ及びＰＭＯＳ領域にそれぞれ低濃度（Ｎ−）のソース／ドレーン５２ａ、５２ｂ、５２ｃを形成する。
【００４４】
図１０はＮＭＯＳトランジスタの高濃度のソース／ドレーンを形成する段階を示す。
【００４５】
詳細には、低濃度（Ｎ^-）のソース／ドレーン５２ａ、５２ｂ、５２ｃが形成された結果物の全面に絶縁膜５４を形成する。続いて、前記絶縁膜５４上にセルアレイ領域のアクセスゲートとパスゲートの間、そしてＰＭＯＳトランジスタ領域をマスキングするフォトレジストパターン７０を形成する。次に、前記フォトレジストパターン７０をマスクとして使用して前記絶縁膜を異方性蝕刻してＮＭＯＳ領域に形成された第２ゲートパターン５０ｂの側壁と、セルアレイ領域に形成された第１ゲートパターン５０ａの側壁中露出された部分に第１及び第２スペーサ５８ａ、５８ｂを形成する。
【００４６】
引続き、前記フォトレジストパターン７０、第１及び第２ゲートパターン５０ａ、５０ｂ及び第１及び第２スペーサ５８ａ、５８ｂをマスクとして使用して露出された領域にＮ型の不純物イオンを、例えば１×１０²⁰／ｃｍ²以上のドーズで注入する。これで、第１及び第２ゲートパターン５０ａ、５０ｂがドープされると同時にＮＭＯＳトランジスタ領域と、セルアレイ領域でキャパシタのストレージ電極と連結する部分に高濃度（Ｎ⁺）のソース／ドレーン領域６２ａ、６２ｂが形成される。
【００４７】
図１１はＰＭＯＳトランジスタの高濃度（Ｐ⁺）のソース／ドレーン領域６６を形成する段階を示す。
【００４８】
詳細には、前記フォトレジストパターン７０を除去した後、結果物上にセルアレイ領域及びＮＭＯＳ領域をマスキングする他のフォトレジストパターン７２を形成する。次に、ＰＭＯＳ領域に形成された絶縁膜に対して異方性蝕刻を施し、ＰＭＯＳ領域に形成された第３ゲートパターン５０ｃの側壁に第３スペーサ５８ｃを形成する。その後、前記他のフォトレジストパターン７０をマスクとして使用して前記半導体基板のＰＭＯＳ領域にＰ型の不純物を、例えば１×１０²⁰／ｃｍ²以上のドーズで注入して第３ゲートパターン５０ｃをドープすると同時にＰ⁺ソース／ドレーン領域６６を形成する。
【００４９】
図１２は第１ないし第３シリサイド６８ａ、６８ｂ、６８ｃを形成する段階を示す。
【００５０】
詳細には、前記フォトレジストパターン７２を除去した後、その結果物の全面に耐火性金属、例えばチタン（Ｔｉ）、コバルト（Ｃｏ）、タンタル（Ｔａ）及びモリブデン（Ｍｏ）でなされたグループから選択されたいずれか一つで蒸着する。その後所定の温度で結果物を熱処理する。すると、シリコンが存在する部分、すなわち、第１ないし第３ゲートパターン５０ａ、５０ｂ、５０ｃと、絶縁膜が形成されていないソース／ドレーンの上部にはチタンシリサイド６８ａ、６８ｂ、６８ｃが形成される。その他の領域、すなわち、第１ないし第３スペーサ５８ａ、５８ｂ、５８ｃが形成されているゲートパターンの側壁と、絶縁膜５４が残留するセルアレイ領域のアクセスゲートとパスゲートの間にはシリサイドが形成されない。
【００５１】
続いて、反応されないチタンまたは反応ガス中の窒素と反応して形成されたチタンナイトライド（ｔｉｔａｎｉｕｍｎｉｔｒｉｄｅ）を除去する。その後、図示しなかったが、層間絶縁膜を形成して前記セルアレイ領域にキャパシタを形成することによってＤＲＡＭセルを具備する埋込型メモリ素子を完成する。
【００５２】
【発明の効果】
前述した本発明による、自動調心シリサイドを利用した埋込型メモリ論理素子及びその製造方法によれば、セルアレイ領域に形成されるアクセスゲートとパスゲート間のソース／ドレーンに高いドーズでイオン注入されることを防止し得る。かつ、論理回路領域に形成されるトランジスタのソース／ドレーン領域、アクセスゲート間のソース／ドレーン領域及びゲートの上部にのみ比抵抗が低い金属シリサイド膜を形成し得る。したがって、素子の動作速度に直接的に影響を与える周辺回路領域のトランジスタ動作速度は速く維持しながらセルアレイ領域に形成されるソース／ドレーンにイオン注入損傷が加わることを防止できる。結果的に、漏れ電流を防止してメモリセルのリフレッシュ特性を改善させながらも高速の埋込型メモリ論理素子を具現できる。
【００５３】
本発明は前記の実施の形態に限定しなく、当業者の水準でその変形及び改良が可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図２】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図３】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図４】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図５】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図６】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図７】本発明の第１の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図８】本発明の第２の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図９】本発明の第２の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図１０】本発明の第２の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図１１】本発明の第２の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【図１２】本発明の第２の実施の形態にともなう、ＥＤＬ素子の製造方法を説明するために工程順序によって示した断面図である。
【符号の説明】
４２ａ…第１Ｐウェル領域
４２ｂ…第２Ｐウェル領域
４４…Ｎウェル領域
４６…フィールド酸化膜
４８…ゲート酸化膜
５０ａ…電極パターン
５０ｂ…電極パターン
５０ｃ…電極パターン
５２ａ…低濃度（Ｎ^-）ソース／ドレイン
５２ｂ…低濃度（Ｎ^-）ソース／ドレイン
５２ｃ…低濃度（Ｎ^-）ソース／ドレイン
５４…絶縁膜
５６…第１フォトレジストパターン
５８ａ…第１スペーサ
５８ｂ…第２スペーサ
５８ｃ…第３スペーサ
６０…第２フォトレジストパターン
６２ａ…高濃度（Ｎ⁺）ソース／ドレイン
６２ｂ…高濃度（Ｎ⁺）ソース／ドレイン
６４…第３フォトレジストパターン
６６…高濃度（Ｐ⁺）ソース／ドレイン
６８ａ…第１金属シリサイド
６８ｂ…第２金属シリサイド
６８ｃ…第３金属シリサイド
７０…フォトレジストパターン
７２…フォトレジストパターン
１００…半導体基板

Claims

第１ないし第３領域を含む半導体基板と、
前記第１領域に形成されたアクセストランジスタのゲート電極とパストランジスタのゲート電極とを含む第１ゲート電極と、
前記アクセストランジスタのゲート電極と前記パストランジスタのゲート電極との間の半導体基板に形成され、第１不純物でドープした第１ソースと、
前記アクセストランジスタのゲート電極のビットライン側の半導体基板に形成され、第２不純物でドープした第１ドレーンと、
前記半導体基板の前記第２領域に形成された第２ゲート電極と、
前記第２ゲート電極の両側の半導体基板に形成され、第２ソース／ドレーン用第２不純物でドープした第２ソース／ドレーンと、
前記半導体基板の前記第３領域に形成された第３ゲート電極と、
前記第３ゲート電極の両側の半導体基板に形成され、第３不純物でドープした第３ソース／ドレーンと、
前記第１ソースには形成されることなく、前記第１ないし第３ゲート電極の表面と、前記第１ドレーンと、第２及び第３ソース／ドレーンと、に形成されたシリサイド層を具備することを特徴とする埋込型メモリ論理素子。
前記第１領域はメモリセルアレイ領域で、前記第２領域および前記第３領域は周辺回路領域であることを特徴とする請求項１に記載の埋込型メモリ論理素子。
前記第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする請求項１に記載の埋込型メモリ論理素子。
前記第１不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^１７／ｃｍ^２〜１×１０^２０／ｃｍ^２程度であることを特徴とする請求項１に記載の埋込型メモリ論理素子。
前記第３不純物はイオン注入されたＰ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする請求項１に記載の埋込型メモリ論理素子。
前記第２ソース／ドレーン用第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする請求項１に記載の埋込型メモリ論理素子。
前記第１ソースはキャパシタのストレージ電極と連結され、前記第１ドレーンはビットラインと連結されることを特徴とする請求項１に記載の埋込型メモリ論理素子。
半導体基板の第１領域にアクセストランジスタのゲート電極とパストランジスタのゲート電極とを含む第１ゲート電極を形成するとともに、半導体基板の第２ないし第３領域にそれぞれ第２および第３ゲートを形成する段階と、
前記第１ないし第３ゲート電極の両側の半導体基板にそれぞれ第１不純物でドープした第１ないし第３ソース／ドレーンを形成する段階と、
第１不純物でドープした第１ないし第３ソース／ドレーンが形成された半導体基板の全面に絶縁膜を形成する段階と、
前記絶縁膜上に、前記アクセストランジスタのゲート電極と前記パストランジスタのゲート電極との間の領域である所定領域を除いた領域をオープンする感光膜パターンを形成する段階と、
前記絶縁膜を異方性蝕刻して前記所定領域を除いた領域に形成されたゲート電極の側壁にスペーサを形成する段階と、
前記第１及び第２ゲート電極と、前記アクセストランジスタのゲート電極のビットライン側に位置する第１ドレーンと、第２ソース／ドレーンと、を第２不純物でドープする段階と、
前記第３ゲート電極及び第３ソース／ドレーンを第３不純物でドープする段階と、
前記第１ソースには形成することなく、前記第１ないし第３ゲート電極の表面と、第１ドレーンと、第２及び第３ソース／ドレーンとにシリサイド層を形成する段階と、を含むことを特徴とする、埋込型メモリ論理素子の製造方法。
前記第１ソースはキャパシタのストレージ電極と連結され、前記第１ドレーンはビットラインと連結されることを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
前記第１領域は、メモリセルアレイ領域であり、前記第２領域は周辺回路領域のＮＭＯＳ領域であり、前記第３領域は周辺回路領域のＰＭＯＳ領域であることを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
前記第１不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^１７／ｃｍ^２〜１×１０^２０／ｃｍ^２程度であることを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
前記第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
前記第３不純物はイオン注入されたＰ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
前記絶縁膜は、酸化膜、窒化膜及び酸窒化膜でなされたグループから選択されたいずれか一つで形成されることを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
前記シリサイド層を形成する段階は、チタン、コバルト、タンタル及びモリブデンでなされたグループから選択されいずれか一つの金属を蒸着した後、熱処理することによって、シリコンが存在する部分にのみに金属シリサイド膜を選択的に形成することを特徴とする、請求項８に記載の埋込型メモリ論理素子の製造方法。
半導体基板の第１領域にアクセストランジスタのゲート電極とパストランジスタのゲート電極とを含む第１ゲート電極を形成するとともに、半導体基板の第２ないし第３領域にそれぞれ第２ないし第３ゲート電極をそれぞれ形成する段階と、
前記第１ないし第３ゲート電極の両側の半導体基板にそれぞれ第１不純物でドープした第１ないし第３ソース／ドレーンを形成する段階と、
第１不純物でドープした第１ないし第３ソース／ドレーンが形成された半導体基板の全面に絶縁膜を形成する段階と、
前記絶縁膜上に、前記アクセストランジスタのゲート電極と前記パストランジスタのゲート電極との間の領域である所定領域、及び前記第３領域を遮る第１感光膜パターンを形成する段階と、
前記第 1 感光膜パターンをマスクとして使用して、前記所定領域以外の前記第１領域及び前記第２領域に形成された前記絶縁膜を異方性蝕刻してゲート電極の側壁に第１スペーサを形成する段階と、
前記第１及び第２ゲート電極と、前記アクセストランジスタのゲート電極のビットライン側に位置する第１ドレーンと、第２ソース／ドレーンと、を第２不純物でドープする段階と、
前記第３領域のみをオープンする第２感光膜パターンを形成する段階と、
前記第２感光膜パターンをマスクとして使用して前記第３領域に形成された前記絶縁膜を異方性蝕刻して第３ゲート電極の側壁に第２スペーサを形成する段階と、
前記第３ゲート電極及び第３ソース／ドレーンを第３不純物でドープする段階と、
前記第１ソースには形成することなく、前記第１ないし第３ゲート電極と、前記第１ドレーンと、前記第２及び第３ソース／ドレーンとにシリサイド層を形成する段階と、を含むことを特徴とする、埋込型メモリ論理素子の製造方法。
前記第１ソースはキャパシタのストレージ電極と連結され、前記第１ドレーンはビットラインと連結されることを特徴とする、請求項１６に記載の埋込型メモリ論理素子の製造方法。
前記第１領域は、メモリセルアレイ領域であり、前記第２領域は周辺回路領域のＮＭＯＳ領域であり、前記第３領域は周辺回路領域のＰＭＯＳ領域であることを特徴とする、請求項１６に記載の埋込型メモリ論理素子の製造方法。
前記第１不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^１７／ｃｍ^２〜１×１０^２０／ｃｍ^２程度であることを特徴とする、請求項１６に記載の埋込型メモリ論理素子の製造方法。
前記第２不純物はイオン注入されたＮ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする、請求項１６に記載の埋込型メモリ論理素子の製造方法。
前記第３不純物はイオン注入されたＰ型の不純物であり、そのドーズ量は１×１０^２０／ｃｍ^２以上であることを特徴とする、請求項１６に記載の埋込型メモリ論理素子の製造方法。
前記絶縁膜は、酸化膜、窒化膜及び酸窒化膜でなされたグループから選択されたいずれか一つで形成されることを特徴とする、請求項１６に記載の埋込型メモリ論理素子の製造方法。
前記シリサイド層を形成する段階は、チタン、コバルト、タンタル及びモリブデンでなされたグループから選択されいずれか一つの金属を蒸着した後、熱処理することによって、シリコンが存在する部分にのみに金属シリサイド膜を選択的に形成することを特徴とする請求項１６に記載の埋込型メモリ論理素子の製造方法。