JP2001196558A - 半導体装置の製造方法およびその半導体装置 - Google Patents

半導体装置の製造方法およびその半導体装置

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JP2001196558A JP2000005042A JP2000005042A JP2001196558A JP 2001196558 A JP2001196558 A JP 2001196558A JP 2000005042 A JP2000005042 A JP 2000005042A JP 2000005042 A JP2000005042 A JP 2000005042A JP 2001196558 A JP2001196558 A JP 2001196558A
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Hiroaki Tsugane
宏昭 津金
Hisakatsu Sato
久克 佐藤
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Seiko Epson Corp
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    • H10B12/01—Manufacture or treatment
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Abstract

(57)【要約】 【課題】 ＤＲＡＭと、ロジック回路の構成要素となる
ＭＯＳ電界効果トランジスタと、を同一チップに混載す
るときに、ＤＲＡＭやＭＯＳ電界効果トランジスタを所
望の性能にすることができる半導体装置の製造方法を提
供すること。 【解決手段】 ＤＲＡＭのキャパシタ７００を形成した
後、周辺回路領域２０００およびロジック回路領域３０
００に位置するＭＯＳ電界効果トランジスタ２００ｃ、
２００ｄ、２００ｅのＮ+型ソース／ドレイン領域４１
ｃ、４１ｄ上に、シリサイド層１９ａ、１９ｂを形成す
る

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）と、他の素子と、を同一チップに混載した半導体装
置の製造方法およびその半導体装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】近年、
チップインターフェイス遅延の短縮、ボード面積分のコ
スト低減、ボード設計開発のコスト低減などの観点か
ら、各種回路の混載が要求される。しかし、このような
混載技術においては、プロセスが複雑となり、ＩＣコス
トが増大する問題がある。
【０００３】本発明の目的は、ＤＲＡＭと、他の素子
と、を同一チップに混載するときに、ＤＲＡＭや他の素
子を所望の性能にすることができる半導体装置の製造方
法および半導体装置を提供することである。
【０００４】
【課題を解決するための手段】本発明は、メモリセル領
域に位置するＤＲＡＭと、前記メモリセル領域以外の領
域である電界効果トランジスタ領域に位置する電界効果
トランジスタと、を備えた、半導体装置の製造方法であ
って、（ａ）前記ＤＲＡＭのキャパシタを形成する工
程、（ｂ）前記工程（ａ）後、前記電界効果トランジス
タのソース／ドレインにシリサイド層を形成する工程、
を含む、半導体装置の製造方法である。
【０００５】上記工程を含む本発明にかかる半導体装置
の製造方法は、ＤＲＡＭと、ソース／ドレインにシリサ
イドが形成された電界効果トランジスタと、を混載した
チップを作製する方法である。本発明によれば、ＤＲＡ
Ｍのキャパシタが金属汚染するのを防ぐことができる。
この理由を説明する。
【０００６】電界効果トランジスタの高速化のため、ソ
ース／ドレインにシリサイド層が形成されることがあ
る。シリサイド層形成工程により、半導体製造装置に
は、金属が不可避的に付着する。この金属がキャパシタ
の誘電体層に含まれると、キャパシタの特性が劣化す
る。これがＤＲＡＭの性能に悪影響を及ぼす。本発明で
は、ＤＲＡＭのキャパシタを形成した後、電界効果トラ
ンジスタのソース／ドレインにシリサイド層を形成して
いるので、キャパシタが金属汚染するのを防ぐことがで
きるのである。
【０００７】また、本発明によれば、ＤＲＡＭのキャパ
シタを形成した後、電界効果トランジスタのソース／ド
レインにシリサイド層を形成しているので、シリサイド
層の抵抗が上昇するのを防ぐことができる。すなわち、
キャパシタ形成前に、シリサイド層を形成すると、シリ
サイド層がキャパシタ形成時の熱の影響をうけるので、
シリサイド層の抵抗が上昇するのである。
【０００８】なお、本発明において、電界効果トランジ
スタ領域とは、メモリセル領域以外の領域という意味で
ある。電界効果トランジスタ領域に位置する電界効果ト
ランジスタは、例えば、ロジック回路やＤＲＡＭの周辺
回路（センスアンプを含む）の構成要素となる。以下に
でてくる電界効果トランジスタ領域もこの意味である。
【０００９】上記本発明により製造される半導体装置の
一例は、以下の通りである。すなわち、この半導体装置
は、メモリセル領域に位置するＤＲＡＭと、前記メモリ
セル領域以外の領域である電界効果トランジスタ領域に
位置する電界効果トランジスタと、を備えた半導体装置
であって、前記ＤＲＡＭのキャパシタを構成する要素で
あるセルプレート、および前記電界効果トランジスタを
構成する要素であるソース／ドレインには、シリサイド
層が形成されており、前記ＤＲＡＭのメモリセル選択用
電界効果トランジスタを構成する要素であるソース／ド
レインには、シリサイド層が形成されていない、ことを
特徴とする。
【００１０】本発明において、メモリセル選択用電界効
果トランジスタのソース／ドレインにシリサイド層が形
成されていない理由は、つぎのとおりである。メモリセ
ル選択用電界効果トランジスタのリーク電流は、ＤＲＡ
Ｍキャパシタの電荷保持特性劣化の原因となる。このこ
とから、メモリセル選択用電界効果トランジスタは、高
速動作よりも、リーク電流を小さくすることが求められ
る。メモリセル選択用電界効果トランジスタのソース／
ドレインにシリサイド層が形成されていると、リーク電
流が増加するのである。
【００１１】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。前記工程（ａ）前
に、（ｃ）前記電界効果トランジスタ領域に、エッチン
グストッパ層を形成する工程、（ｄ）前記メモリセル領
域および前記電界効果トランジスタ領域に、層間絶縁層
を形成する工程、を含み、さらに、前記工程（ａ）と前
記工程（ｂ）との間に、（ｅ）前記エッチングストッパ
層をエッチングストッパとして、前記電界効果トランジ
スタ領域に位置する前記層間絶縁層をエッチング除去す
る工程、を含む。
【００１２】上記工程を加えた本発明によれば、層間絶
縁層のエッチング除去の際、層間絶縁層の厚みが小さい
箇所において、下地（例えば、素子分離絶縁層）が削ら
れるのを防ぐことができる。すなわち、本発明におい
て、メモリセル領域に層間絶縁層を形成した後、ＤＲＡ
Ｍのキャパシタが形成される。この層間絶縁層は半導体
基板全面に形成されるので、電界効果トランジスタ領域
にも形成される。よって、シリサイドを形成する前に、
電界効果トランジスタ領域に位置する層間絶縁層を除去
しなければならない。ところで、層間絶縁層の厚みの大
きさには、ばらつきが不可避的に生じる。層間絶縁層の
厚みが小さい箇所のほうが、大きい箇所に比べて、先に
エッチング除去される。このため、上記層間絶縁層除去
のとき、層間絶縁層下にエッチングストッパ層がない
と、層間絶縁層の厚みが小さい箇所では、素子分離絶縁
層のような下地もエッチングされる。これにより、素子
分離耐圧が低下する等の不都合が生じる。本発明によれ
ば、層間絶縁層下にエッチングストッパ層が形成されて
いる。このため、層間絶縁層のエッチング除去の際、層
間絶縁層の厚みが小さい箇所において、素子分離絶縁層
のような下地がエッチングされるのを防ぐことができる
のである。
【００１３】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。前記工程（ｂ）
後、（ｆ）前記メモリセル領域および前記電界効果トラ
ンジスタ領域に、他の層間絶縁層を形成する工程、
（ｇ）前記他の層間絶縁層を、ＣＭＰにより研磨するこ
とにより、前記他の層間絶縁層を平坦化する工程、を含
む。
【００１４】上記工程を加えた本発明によれば、ＣＭＰ
（chemical mechanica l polishing）により、他の層間
絶縁層を平坦化しているので、他の層間絶縁層上に形成
される配線層の信頼性を向上させることができる。
【００１５】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。前記工程（ｂ）
後、（ｆ）前記メモリセル領域および前記電界効果トラ
ンジスタ領域に、他の層間絶縁層を形成する工程、
（ｇ）前記メモリセル領域に位置する前記他の層間絶縁
層を、フォトエッチングすることにより、前記他の層間
絶縁層を平坦化する工程、を含む。
【００１６】上記工程を加えた本発明によれば、フォト
エッチングにより、他の層間絶縁層を平坦化しているの
で、他の層間絶縁層上に形成される配線層の信頼性を向
上させることができる。
【００１７】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。すなわち、前記工
程（ｂ）は、前記電界効果トランジスタのソース／ドレ
インと接続するシリサイド配線層を形成する工程を含
む。
【００１８】シリサイド配線層は、例えば、電界効果ト
ランジスタのソース／ドレインと、他の素子とを接続す
るのに用いられる。上記工程を加えた本発明によれば、
配線工程を追加することなく、電界効果トランジスタの
ソース／ドレインと、他の素子とを接続することができ
る。
【００１９】上記本発明により製造される半導体装置の
一例は、以下の通りである。すなわち、上記半導体装置
は、さらにシリサイド配線層を備え、前記シリサイド配
線層は、前記電界効果トランジスタのソース／ドレイン
と接続されており、前記シリサイド配線層は、前記電界
効果トランジスタのソース／ドレインのシリサイド層と
同じ層にある、ことを特徴とする。
【００２０】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。前記電界効果トラ
ンジスタ領域には、ソース／ドレインにシリサイド層を
有しない他の電界効果トランジスタが位置し、前記工程
（ｂ）前に、（ｈ）前記他の電界効果トランジスタが形
成される領域に、プロテクション層を形成する工程、を
含む。
【００２１】上記工程を加えた本発明によれば、電界効
果トランジスタ領域に、ソース／ドレインにシリサイド
層を有する電界効果トランジスタおよびソース／ドレイ
ンにシリサイド層を有しない他の電界効果トランジスタ
を形成することができる。半導体装置の用途によって
は、上記他の電界効果トランジスタが必要な場合があ
る。例えば、上記他の電界効果トランジスタが、ＤＲＡ
Ｍの周辺回路を構成する要素に用いることが考えられ
る。つまり、ＤＲＡＭマクロセル（メモリセルと周辺回
路）とロジック回路との混載の場合、メモリセル選択用
電界効果トランジスタのソース／ドレインには、一般
に、シリサイド層が形成されていない。これは、先程説
明したように、リーク電流を小さくするためである。汎
用のＤＲＡＭのメモリセルを用いて、ＤＲＡＭマクロセ
ルを設計する場合、ＤＲＡＭの周辺回路にあるトランジ
スタのソース／ドレインにシリサイド層がないと、ＤＲ
ＡＭマクロセルの設計が容易となるのである。
【００２２】本発明は、メモリセル領域に位置するＤＲ
ＡＭと、周辺回路領域に位置し、前記ＤＲＡＭの周辺回
路の構成要素となる第１電界効果トランジスタと、前記
メモリセル領域および前記周辺回路領域以外の領域に位
置する第２電界効果トランジスタと、を備えた、半導体
装置の製造方法であって、（Ａ）前記周辺回路領域に、
ソース／ドレインにシリサイド層を有さない前記第１電
界効果トランジスタを形成する工程、（Ｂ）前記工程
（Ａ）後、前記ＤＲＡＭのキャパシタを形成する工程、
（Ｃ）前記工程（Ｂ）後、前記第２電界効果トランジス
タのソース／ドレインにシリサイド層を形成する工程、
を含む、半導体装置の製造方法である。
【００２３】本発明にかかる半導体装置の製造方法によ
れば、上記で説明したとおり、ＤＲＡＭのキャパシタが
金属汚染されるのを防ぐことができ、かつ前記第２電界
効果トランジスタのソース／ドレインに形成されたシリ
サイド層の抵抗が上昇するのを防ぐことができる。
【００２４】また、本発明にかかる半導体装置の製造方
法によれば、第１電界効果トランジスタと第２電界効果
トランジスタと、を、別工程で作製するので、それぞれ
のトランジスタを最適化できる。
【００２５】なお、本発明において、前記メモリセル領
域および前記周辺回路領域以外の領域とは、例えば、ロ
ジック回路領域を意味する。
【００２６】上記本発明により製造される半導体装置の
一例は、以下の通りである。すなわち、この半導体装置
は、メモリセル領域に位置するＤＲＡＭと、周辺回路領
域に位置し、前記ＤＲＡＭの周辺回路の構成要素となる
第１電界効果トランジスタと、前記メモリセル領域およ
び前記周辺回路領域以外の領域に位置する第２電界効果
トランジスタと、を備えた、半導体装置であって、前記
ＤＲＡＭのキャパシタを構成する要素であるセルプレー
ト、および第２前記電界効果トランジスタを構成する要
素であるソース／ドレインには、シリサイド層が形成さ
れており、前記ＤＲＡＭのメモリセル選択用電界効果ト
ランジスタを構成する要素であるソース／ドレイン、お
よび前記第１電界効果トランジスタを構成する要素であ
るソース／ドレインには、シリサイド層が形成されてい
ない、ことを特徴とする。
【００２７】
【発明の実施の形態】｛デバイスの構造｝図１２は、本
発明にかかる半導体装置の製造方法の一実施形態により
製造された半導体装置の断面を模式的に示す図である。
この半導体装置１は、ＤＲＡＭ領域１０００、ＤＲＡＭ
の周辺回路領域２０００およびロジック回路領域３００
０を含む。この半導体装置１は、ＤＲＡＭ混載型であ
り、ＤＲＡＭ領域１０００に形成されたメモリセルアレ
イと周辺回路領域２０００に形成された周辺回路によ
り、ＤＲＡＭマクロセルが構成される。
【００２８】ＤＲＡＭ領域１０００は、ワード線１０
０、ＭＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄ
ｕｃｔｏｒ）電界効果トランジスタ２００ａ、２００
ｂ、ビット線３００およびキャパシタ７００を含む。Ｍ
ＯＳ電界効果トランジスタ２００ａ、２００ｂは、メモ
リセル選択用の電界効果トランジスタである。ＭＯＳ電
界効果トランジスタ２００ａとキャパシタ７００で、一
メモリセルを構成している。
【００２９】周辺回路領域２０００には、ＭＯＳ電界効
果トランジスタ２００ｃが位置している。ＭＯＳ電界効
果トランジスタ２００ｃは、ＤＲＡＭの周辺回路の構成
要素となる。
【００３０】ロジック回路領域３０００には、ＭＯＳ電
界効果トランジスタ２００ｄ、２００ｅが位置してい
る。ＭＯＳ電界効果トランジスタ２００ｄ、ｅは、ロジ
ック回路の構成要素となる。
【００３１】以上が半導体装置１の大まかな構造であ
る。次に、ＤＲＡＭ領域１０００の構造について詳細に
説明し、その後、周辺回路領域２０００の構造、ロジッ
ク回路領域３０００の構造について詳細に説明する。
【００３２】（ＤＲＡＭ領域１０００）Ｐ-型シリコン
基板１１内には、Ｐ型ウェル１３が形成されている。Ｐ
型ウェル１３上には、フィールド酸化層１５ａが選択的
に形成されている。Ｐ型ウェル１３のうち、フィールド
酸化層１５ａと図示しないフィールド酸化層とで規定さ
れる領域が、活性領域１３ａとなる。活性領域１３ａに
は、ＭＯＳ電界効果トランジスタ２００ａ、２００ｂが
形成されている。また、フィールド酸化層１５ａ上には
ワード線１００が位置している。
【００３３】まず、ＭＯＳ電界効果トランジスタ２００
ａについて説明する。ＭＯＳ電界効果トランジスタ２０
０ａは、ゲート電極（ワード線）１７ａ、Ｎ+型ソース
／ドレイン領域４１ａおよびＮ+型ソース／ドレイン領
域４１ｂを備える。Ｎ+型ソース／ドレイン領域４１ａ
およびＮ+型ソース／ドレイン領域４１ｂは、活性領域
１３ａの表面に、互いに間を隔てて位置している。活性
領域１３ａのうち、Ｎ+型ソース／ドレイン領域４１ａ
とＮ+型ソース／ドレイン領域４１ｂとの間にある領域
上には、ゲート酸化層２５ａを介してゲート電極１７ａ
が位置している。ゲート電極１７ａは、多結晶シリコン
層２１上にタングステンシリサイド層２３が位置してい
る構造をしている。以上がＭＯＳ電界効果トランジスタ
２００ａの構造である。ＭＯＳ電界効果トランジスタ２
００ｂも、ＭＯＳ電界効果トランジスタ２００ａと同様
の構造をしている。よって、ＭＯＳ電界効果トランジス
タ２００ｂの構造の説明は、省略する。
【００３４】ワード線１００は、多結晶シリコン層２１
上にタングステンシリサイド層２３が位置している構造
をしている。
【００３５】ＭＯＳ電界効果トランジスタ２００ａ、２
００ｂおよびワード線１００を覆うように、ＴＥＯＳ層
３１、シリコン窒化層３３、層間絶縁層３５が順に位置
している。層間絶縁層３５としては、例えば、シリコン
酸化層がある。層間絶縁層３５には、コンタクトホール
３７が形成されている。コンタクトホール３７は、Ｎ +
型ソース／ドレイン領域４１ｂに到達している。ビット
線３００は、層間絶縁層３５上に位置している。ビット
線３００はコンタクトホール３７内を通り、Ｎ +型ソー
ス／ドレイン領域４１ｂと電気的に接続されている。ビ
ット線３００は、多結晶シリコン層４３上にタングステ
ンシリサイド層４５が位置している構造をしている。
【００３６】ビット線３００を覆うように、層間絶縁層
４７が位置している。層間絶縁層４７としては、例え
ば、シリコン酸化層がある。層間絶縁層４７、３５、シ
リコン窒化層３３およびＴＥＯＳ層３１からなる層に
は、コンタクトホール５１が形成されている。コンタク
トホール５１は、Ｎ+型ソース／ドレイン領域４１ａに
到達している。
【００３７】層間絶縁層４７上には、キャパシタ７００
が位置している。キャパシタ７００は、ストレージノー
ド５３、ＯＮ層６１およびセルプレート６７を含む。ス
トレージノード５３は、層間絶縁層４７上に位置してい
る。ストレージノード５３は、コンタクトホール５１内
に充填された導電層５８を介して、Ｎ+型ソース／ドレ
イン領域４１ａと接続されている。ストレージノード５
３と導電層５８とは、多結晶シリコン層であり、一体的
に形成されている。ストレージノード５３を覆うよう
に、ＯＮ層６１が位置している。ＯＮ層６１は、シリコ
ン酸化層とシリコン窒化層とで構成され、誘電体層とし
て機能する。ＯＮ層６１を覆うように、セルプレート６
７が位置している。セルプレート６７は、多結晶シリコ
ン層である。セルプレート６７上には、シリサイド層１
９ｃが位置している。
【００３８】層間絶縁層７１が、キャパシタ７００を覆
うように位置している。層間絶縁層７１としては、例え
ば、シリコン酸化層がある。層間絶縁層７１上には、複
数のアルミ配線７５が位置している。以上でＤＲＡＭ領
域１０００の構造の詳細な説明を終わる。
【００３９】（周辺回路領域２０００）Ｐ-型シリコン
基板１１中には、Ｐ型ウェル１３が形成されている。Ｐ
型ウェル１３上には、フィールド酸化層１５ｂが選択的
に形成されている。Ｐ型ウェル１３のうち、フィールド
酸化層１５ａとフィールド酸化層１５ｂとで規定される
領域が、活性領域１３ｂとなる。活性領域１３ｂには、
ＭＯＳ電界効果トランジスタ２００ｃが形成されてい
る。
【００４０】ＭＯＳ電界効果トランジスタ２００ｃは、
ゲート電極１７ｃ、Ｎ+型ソース／ドレイン領域４１ｃ
およびＮ+型ソース／ドレイン領域４１ｄを備える。Ｎ+
型ソース／ドレイン領域４１ｃおよびＮ+型ソース／ド
レイン領域４１ｄは、活性領域１３ｂの表面に、互いに
間を隔てて位置している。Ｎ+型ソース／ドレイン領域
４１ｃ、４１ｄ上には、それぞれ、シリサイド層１９
ａ、１９ｂが位置している。活性領域１３ｂのうち、Ｎ
+型ソース／ドレイン領域４１ｂとＮ+型ソース／ドレイ
ン領域４１ｃとの間にある領域上には、ゲート酸化層２
５ｃを介してゲート電極１７ｃが位置している。ゲート
電極１７ｃは、多結晶シリコン層２１上にタングステン
シリサイド層２３が位置している構造をしている。ゲー
ト電極１７ｃの両側には、サイドウォール４６が位置し
ている。サイドウォール４６は、シリコン窒化層３３
と、シリコン窒化層３３とゲート電極１７ｃとの間に位
置するＴＥＯＳ層３１と、から構成される。
【００４１】層間絶縁層７１が、ＭＯＳ電界効果トラン
ジスタ２００ｃを覆うように位置している。層間絶縁層
７１としては、例えば、シリコン酸化層がある。層間絶
縁層７１上には、複数のアルミ配線７５が位置してい
る。
【００４２】（ロジック回路領域３０００）Ｐ-型シリ
コン基板１１中には、Ｐ型ウェル１３が形成されてい
る。Ｐ型ウェル１３上には、フィールド酸化層１５ｃ、
１５ｄ、１５ｅが選択的に形成されている。Ｐ型ウェル
１３のうち、フィールド酸化層１５ｃとフィールド酸化
層１５ｄとで規定される領域が、活性領域１３ｃとな
る。Ｐ型ウェル１３のうち、フィールド酸化層１５ｄと
フィールド酸化層１５ｅとで規定される領域が、活性領
域１３ｄとなる。活性領域１３ｃ、１３ｄには、それぞ
れ、ＭＯＳ電界効果トランジスタ２００ｄ、２００ｅが
形成されている。ＭＯＳ電界効果トランジスタ２００
ｄ、２００ｅの構造は、ＭＯＳ電界効果トランジスタ２
００ｃの構造と同じなので、説明を省略する。
【００４３】層間絶縁層７１が、ＭＯＳ電界効果トラン
ジスタ２００ｄ、２００ｅを覆うように位置している。
層間絶縁層７１としては、例えば、シリコン酸化層があ
る。層間絶縁層７１上には、複数のアルミ配線７５が位
置している。
【００４４】｛デバイスの製造方法｝図１２に示す半導
体装置１の製造方法を、図１〜図１１を用いて説明す
る。図１〜図１１は、半導体装置１の製造方法の工程図
である。
【００４５】（ゲート電極、ワード線の形成）まず、図
１２に示すゲート電極１７ａ、１７ｃおよびワード線１
００形成工程を、図１および図２を用いて説明する。
【００４６】図１に示すように、Ｐ-型シリコン基板１
１の表面に、例えば、選択酸化法によってフィールド酸
化層１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅを形成す
る。フィールド酸化層１５ａは、ＤＲＡＭ領域１０００
に形成されている。フィールド酸化層１５ｂは、周辺回
路領域２０００に形成されている。フィールド酸化層１
５ｃ、１５ｄ、１５ｅは、ロジック回路領域３０００に
形成されている。
【００４７】次に、Ｐ-型シリコン基板１１の全面に、
ｐ型不純物（例えば、ボロン）をイオン注入することに
より、Ｐ-型シリコン基板１１中にＰ型ウェル１３を形
成する。Ｐ型ウェル１３のうち、フィールド酸化層１５
ａと図示しないフィールド酸化層１５とで規定された領
域は、活性領域１３ａとなる。また、Ｐ型ウェル１３の
うち、フィールド酸化層１５ａとフィールド酸化層１５
ｂとで規定された領域は、活性領域１３ｂとなる。ま
た、Ｐ型ウェル１３のうち、フィールド酸化層１５ｃと
フィールド酸化層１５ｄとで規定された領域は、活性領
域１３ｃとなる。また、Ｐ型ウェル１３のうち、フィー
ルド酸化層１５ｄとフィールド酸化層１５ｅとで規定さ
れた領域は、活性領域１３ｄとなる。
【００４８】図２に示すように、Ｐ-型シリコン基板１
１を、例えば、熱酸化するこにより、活性領域１３ａ、
１３ｂ、１３ｃ、１３ｄ上に、ゲート酸化層２５ａ、２
５ｃとなる熱酸化層を形成する。そして、この熱酸化層
上に、例えば、ＣＶＤ法を用いて、ドープドアモルファ
スシリコン層を形成する。ドープドアモルファスシリコ
ン層は、ゲート電極などの構成要素となる。ドープドア
モルファスシリコン層は、製造工程中の熱処理により、
多結晶シリコン層２１となる。次に、このドープドアモ
ルファスシリコン層上に、例えば、ＣＶＤ法を用いて、
タングステンシリサイド層２３を形成する。次に、タン
グステンシリサイド層２３上に、例えば、ＣＶＤ法によ
り、キャップ層となるシリコン酸化層２７を形成する。
【００４９】熱酸化層、ドープドアモルファスシリコン
層、タングステンシリサイド層２３およびシリコン酸化
層２７からなる構造物を、例えば、フォトリソグラフィ
とエッチングとにより、所定のパターンニングをする。
これにより、ＤＲＡＭ領域１０００には、ワード線１０
０、ゲート電極１７ａが形成される。また、周辺回路領
域２０００およびロジック回路領域３０００には、ゲー
ト電極１７ｃが形成される。
【００５０】次に、ゲート電極１７ａ、１７ｃをマスク
として、活性領域１３ａ、１３ｂ、１３ｃ、１３ｄに、
Ｎ型不純物（例えば、リン）をイオン注入し、Ｎ-型不
純物領域２９ａ、２９ｂ、２９ｃ、２９ｄを形成する。
【００５１】（ビット線の形成）図１２に示すビット線
３００の形成工程を、図３および図４を用いて説明す
る。
【００５２】図３に示すように、Ｐ-型シリコン基板１
１を覆うように、例えば、ＣＶＤ法により、ＴＥＯＳ層
３１を形成する。次に、ＴＥＯＳ層３１上に、例えば、
ＣＶＤ法により、シリコン窒化層３３を形成する。ＴＥ
ＯＳ層３１およびシリコン窒化層３３は、後の工程であ
るコンタクトホール形成工程および層間絶縁層除去工程
において、エッチングストッパとして機能する。
【００５３】図４に示すように、シリコン窒化層３３上
に、例えば、ＣＶＤ法により、シリコン酸化層からなる
層間絶縁層３５を形成する。次に、レジストを層間絶縁
層３５上に形成する。このレジストをマスクとして、層
間絶縁層３５、シリコン窒化層３３およびＴＥＯＳ層３
１からなる層を選択的にエッチングすることにより、Ｎ
-型不純物領域２９ｂに到達するコンタクトホール３７
を形成する。コンタクトホール３７形成工程を詳細に説
明する。
【００５４】コンタクトホール３７形成工程において、
まず、レジストをマスクとして、層間絶縁層３５がエッ
チングされる。このエッチングのとき、シリコン窒化層
３３がエッチングストッパとなる。レジスト除去後、シ
リコン窒化層３３がエッチングされる。このエッチング
のとき、ＴＥＯＳ層３１がエッチングストッパとなる。
そして、最後に、ＴＥＯＳ層３１がエッチングされる。
以上により、コンタクトホール３７が自己整合的に形成
される。このようなコンタクトホール形成工程によれ
ば、コンタクトホール３７によりゲート電極１７ａが露
出するということを避けることができるのである。 次
に、層間絶縁層３５をマスクとして、活性領域１３ａ
に、Ｎ型不純物（例えば、リン）をイオン注入し、Ｎ+
型不純物領域３９を形成する。Ｎ+型不純物領域３９と
Ｎ-型不純物領域２９ｂとで、Ｎ+型ソース／ドレイン領
域４１ｂが構成される。
【００５５】次に、層間絶縁層３５上に、例えば、ＣＶ
Ｄ法を用いて、ドープドアモルファスシリコン層を形成
する。ドープドアモルファスシリコン層は、ビット線の
構成要素であるシリコン層４３になる。ドープドアモル
ファスシリコン層は、製造工程中の熱処理により、多結
晶シリコン層４３となる。次に、このドープドアモルフ
ァスシリコン層上に、例えば、ＣＶＤ法を用いて、タン
グステンシリサイド層４５を形成する。ドープドアモル
ファスシリコン層およびタングステンシリサイド層４５
からなる構造物を、例えば、フォトリソグラフィとエッ
チングとにより、所定のパターンニングをする。これに
より、ＤＲＡＭ領域１０００には、ビット線３００が形
成される。ビット線３００は、コンタクトホール３７内
にも形成され、Ｎ+型ソース／ドレイン領域４１ｂと電
気的に接続されている。
【００５６】（ストレージノードの形成）図１２に示す
ストレージノード５３およびセルプレート６７となるド
ープド多結晶シリコン層の形成工程を、図５および図６
を用いて説明する。
【００５７】図５に示すように、ビット線３００を覆う
ように、Ｐ-型シリコン基板１１全面に、例えば、ＣＶ
Ｄ法により、シリコン酸化層からなる層間絶縁層４７を
形成する。次に、レジストを層間絶縁層４７上に形成す
る。このレジストをマスクとして、層間絶縁層４７、３
５、シリコン窒化層３３およびＴＥＯＳ層３１からなる
層を選択的にエッチングすることにより、コンタクトホ
ール５１を形成する。コンタクトホール５１は、Ｎ-型
不純物領域２９ａに到達している。
【００５８】次に、層間絶縁層４７をマスクとして、活
性領域１３ａに、Ｎ型不純物（例えば、リン）をイオン
注入し、Ｎ+型不純物領域４９を形成する。Ｎ+型不純物
領域４９とＮ-型不純物領域２９ａとで、Ｎ+型ソース／
ドレイン領域４１ａが構成される。
【００５９】次に、層間絶縁層４７上およびコンタクト
ホール５１内に、例えば、ＣＶＤ法を用いて、ドープド
アモルファスシリコン層を形成する。層間絶縁層４７上
のドープドアモルファスシリコン層は、ストレージノー
ドとなる。コンタクトホール５１内のドープドアモルフ
ァスシリコン層は、導電層５８となる。ドープドアモル
ファスシリコン層は、製造工程中の熱処理により、多結
晶構造のシリコン層となる。
【００６０】次に、このドープドアモルファスシリコン
層を、例えば、フォトリソグラフィとエッチングとによ
り、所定のパターンニングをする。これにより、ＤＲＡ
Ｍ領域１０００には、ストレージノード５３が形成され
る。そして、ストレージノード５３の表面に、公知の方
法を用いて、凹凸を形成する。これにより、ストレージ
ノード５３の表面積が大きくなるので、キャパシタの蓄
積容量が増える。
【００６１】次に、図６に示すように、ストレージノー
ド５３を覆うように、Ｐ-型シリコン基板１１全面に、
例えば、ＣＶＤ法により、シリコン窒化層を形成する。
この条件は、例えば、温度が６５０℃、時間が１５分で
ある。このシリコン窒化層を熱酸化することにより、こ
のシリコン窒化層表面にシリコン酸化層を形成する。こ
れがＯＮ層６１である。この熱酸化の条件は、例えば、
温度が８２０℃、時間が１３分である。
【００６２】次に、ＯＮ層６１を覆うように、Ｐ-型シ
リコン基板１１全面に、例えば、ＣＶＤ法により、セル
プレートとなるドープド多結晶シリコン層６３を形成す
る。
【００６３】（周辺回路およびロジック回路のＭＯＳ電
界効果トランジスタの形成）図１２に示すＭＯＳ電界効
果トランジスタ２００ｃ、２００ｄ、２００ｅを形成す
る工程を、図７〜図９を用いて説明する。
【００６４】図７に示すように、Ｐ-型シリコン基板１
１全面に、レジスト５９を形成する。そして、ＤＲＡＭ
領域１０００に位置するドープド多結晶シリコン層６３
上にレジスト５９が残るように、レジスト５９を選択的
に除去する。
【００６５】次に、レジスト５９をマスクとして、ドー
プド多結晶シリコン層６３、ＯＮ層６１、層間絶縁層４
７、層間絶縁層３５を順に、エッチング除去する。この
工程において、シリコン窒化層３３は、層間絶縁層３５
（シリコン酸化層）とエッチングレートが異なるので、
シリコン窒化層３３はエッチングストッパとなる。この
場合、ＨＦ等を用いたウェットエッチングにより、層間
絶縁層４７および層間絶縁層３５を除去すると、シリコ
ン窒化層３３をエッチングストッパとして確実に機能さ
せることができる。層間絶縁層４７、３５の除去は、ド
ライエッチングを用いることも可能である。なお、ＤＲ
ＡＭ領域１０００に残っているドープド多結晶シリコン
層６３がセルプレート６７となる。
【００６６】図８に示すように、周辺回路領域２０００
およびロジック回路領域３０００に位置するシリコン窒
化層３３、ＴＥＯＳ層３１を順に、全面エッチングする
ことにより、ゲート電極１７ｃの側壁にサイドウォール
４６を形成する。そして、レジスト５９を除去する。
【００６７】次に、サイドウォール４６およびゲート電
極１７ｃをマスクとして、活性領域１３ｂ、１３ｃ、１
３ｄに、Ｎ型不純物（例えば、リン）をイオン注入し、
Ｎ+型不純物領域５４を形成する。Ｎ+型不純物領域５４
とＮ-型不純物領域２９ｃとで、Ｎ+型ソース／ドレイン
領域４１ｃが構成される。また、Ｎ+型不純物領域５４
とＮ-型不純物領域２９ｄとで、Ｎ+型ソース／ドレイン
領域４１ｄが構成される。
【００６８】図９に示すように、Ｐ-型シリコン基板１
１全面に、例えば、スパッタリングを用いて、チタン層
を形成する。このチタン層を、例えば、窒素雰囲気中で
第１の熱処理をする。これにより、チタンのシリサイド
層が形成される。そして、例えば、ウエットエッチング
により、窒化チタン層および未反応のチタン層を除去す
る。これにより、Ｎ+型ソース／ドレイン領域４１ｃ、
Ｎ+型ソース／ドレイン領域４１ｄおよびセルプレート
６７上に、それぞれ、シリサイド層１９ａ、１９ｂ、１
９ｃが残る。次に、例えば、第２の熱処理をする。第２
の熱処理により、シリサイド層１９ａ、１９ｂ、１９ｃ
は、高抵抗の結晶構造（Ｃ４９構造）から低抵抗の結晶
構造（Ｃ５４構造）に相転移がなされる。
【００６９】（ＣＭＰ、アルミ配線の形成）図１０に示
すように、キャパシタ７００、ＭＯＳ電界効果トランジ
スタ２００ｃ、２００ｄ、２００ｅを覆うように、Ｐ-
型シリコン基板１１全面に、例えば、ＣＶＤ法により、
シリコン酸化層からなる層間絶縁層７１を形成する。Ｄ
ＲＡＭ領域１０００と周辺回路領域２０００との境界に
おいて、層間絶縁層７１には段差６２が形成されてい
る。段差６２は、素子の密度や層間絶縁層の数の違いな
どにより生じる。
【００７０】次に、図１１に示すように、ＮＨ3系溶液
中にシリカを含有するスラリと研磨パッドを使って、層
間絶縁層７１をＣＭＰにより、三分間研磨し、層間絶縁
層７１を平坦化する。
【００７１】次に、図１２に示すように、公知の方法を
用いて、層間絶縁層７１上に複数のアルミ配線７５を形
成する。
【００７２】以上述べた製造工程により、図１２に示す
半導体装置１が完成する。半導体装置１の製造方法によ
れば、次の（効果１）〜（効果４）が生じる。
【００７３】（効果１）本発明の一実施形態によれば、
ＤＲＡＭのキャパシタ７００を形成した後、ＭＯＳ電界
効果トランジスタ２００ｃ、２００ｄ、２００ｅのＮ+
型ソース／ドレイン領域４１ｃ、４１ｄ上に、シリサイ
ド層１９ａ、１９ｂを形成しているので、キャパシタ７
００が金属汚染するのを防ぐことができる。よって、本
発明の一実施形態によれば、ＤＲＡＭのキャパシタの特
性が劣化するのを防ぐことができる。
【００７４】（効果２）本発明の一実施形態によれば、
ＤＲＡＭのキャパシタ７００を形成した後、ＭＯＳ電界
効果トランジスタ２００ｃ、２００ｄ、２００ｅのＮ+
型ソース／ドレイン領域４１ｃ、４１ｄ上に、シリサイ
ド層１９ａ、１９ｂを形成している。このため、シリサ
イド層１９ａ、１９ｂが熱の影響をうけないので、シリ
サイド層１９ａ、１９ｂの抵抗が上昇するのを防ぐこと
ができる。なお、ここでいう熱は、例えば、ＯＮ層６１
形成時におけるシリコン窒化層の熱酸化工程（８２０
℃、図６の説明箇所参照）や層間絶縁層３５、４７形成
工程（８００℃以上）で用いられる熱である。
【００７５】（効果３）本発明の一実施形態によれば、
キャパシタ７００を形成したのち、ＭＯＳ電界効果トラ
ンジスタ２００ｃ、２００ｄ、２００ｅを形成するの
で、図７に示すように、レジスト５９をマスクとして、
ドープド多結晶シリコン層６３、ＯＮ層６１、層間絶縁
層４７、層間絶縁層３５を順に、エッチング除去する必
要がある。本発明の一実施形態によれば、シリコン窒化
層３３を層間絶縁層（シリコン酸化層）３５下に形成し
ている。シリコン窒化層３３は、層間絶縁層４７および
層間絶縁層３５（シリコン酸化層）とエッチングレート
が異なるので、上記エッチング除去の際に、シリコン窒
化層３３はエッチングストッパとなる。これにより、層
間絶縁層４７、３５のエッチング除去の際、層間絶縁層
（この場合の層間絶縁層とは、層間絶縁層３５と、層間
絶縁層４７とを一つの層間絶縁層としてみた場合であ
る。）の厚みが小さい箇所において、フィールド酸化層
のような下地がエッチングされるのを防ぐことができ
る。したがって、本発明の一実施形態によれば、素子分
離耐圧が低下する等の不都合が生じるのを防ぐことがで
きる。
【００７６】（効果４）図１１に示すように、本発明の
一実施形態によれば、ＣＭＰにより、層間絶縁層７１を
平坦化しているので、アルミ配線７５の信頼性を向上さ
せることができる。
【００７７】｛変形例｝本発明の一実施形態には、様々
な変形例がある。以下、変形例を説明する。
【００７８】（変形例１）図１３は、層間絶縁層７１の
平坦化工程の変形例である。この変形例では、まず、レ
ジスト６５を層間絶縁層７１全面に形成する。次に、レ
ジスト６５を選択的に露光現像することにより、ＤＲＡ
Ｍ領域１０００上に位置するレジスト６５を除去する。
これにより、周辺回路領域２０００およびロジック回路
領域３０００に位置する層間絶縁層７１上にレジスト６
５が残る。そして、レジスト６５をマスクとして、ＤＲ
ＡＭ領域１０００上に位置する層間絶縁層７１をエッチ
ングすることにより、層間絶縁層７１を平坦化する。
【００７９】（変形例２）図１４は、シリサイド配線層
１９ｄの形成工程を示している。シリサイド配線層１９
ｄは、フィールド酸化層１５ｄ上に位置している。シリ
サイド配線層１９ｄにより、ＭＯＳ電界効果トランジス
タ２００ｅのＮ+型ソース／ドレイン領域４１ｃと、Ｍ
ＯＳ電界効果トランジスタ２００ｄのＮ+型ソース／ド
レイン領域４１ｄと、を接続している。
【００８０】シリサイド配線層１９ｄの形成工程を説明
する。まず、スパッタリングにより、チタンシリサイド
層をＰ-型シリコン基板１１全面に形成する。そして、
例えば、フォトリソグラフィとエッチングにより、この
シリサイド層を選択的に除去し、シリサイド層１９ａ、
１９ｂ、１９ｃ、１９ｄを形成するのである。
【００８１】この変形例によれば、配線層形成工程を追
加することなく、ＭＯＳ電界効果トランジスタ２００ｅ
のＮ+型ソース／ドレイン領域４１ｃと、ＭＯＳ電界効
果トランジスタ２００ｄのＮ+型ソース／ドレイン領域
４１ｄと、を接続することができる。
【００８２】（変形例３）図１５は、シリサイド層を選
択的に形成するための工程を説明するための図である。
まず、図８で示す工程後、図１５に示すように、プレテ
クション層７７をＰ-型シリコン基板１１全面に形成す
る。プレテクション層７７としては、例えば、シリコン
酸化層がある。そして、例えば、フォトリソグラフィと
エッチングにより、プレテクション層７７を選択的に除
去する。これにより、ＤＲＡＭ領域１０００および周辺
回路領域２０００には、プレテクション層７７が残って
いる。ロジック回路領域３０００には、プレテクション
層７７が残っていない。そして、図９で説明したシリサ
イド層形成工程を行うと、図１５に示すように、シリサ
イド層１９ａ、１９ｂは、ロジック回路領域３０００に
だけ形成される。
【００８３】周辺回路領域２０００のＭＯＳ電界効果ト
ランジスタ２００ｃのソース／ドレインにシリサイド層
が形成されていない理由は、つぎのとおりである。ＤＲ
ＡＭマクロセル（メモリセルと周辺回路）とロジック回
路との混載の場合、ＤＲＡＭ領域１０００のＭＯＳ電界
効果トランジスタのソース／ドレインには、シリサイド
層が形成されていない。これは、リーク電流を小さくす
るためである。汎用のＤＲＡＭのメモリセルを用いて、
ＤＲＡＭマクロセルを設計する場合、周辺回路領域２０
００のＭＯＳ電界効果トランジスタ２００ｃのソース／
ドレインにシリサイド層がないと、ＤＲＡＭマクロセル
の設計が容易となるのである。
【００８４】（変形例４）周辺回路領域２０００に位置
するＭＯＳ電界効果トランジスタと、ロジック回路領域
３０００に位置するＭＯＳ電界効果トランジスタと、を
別々に作製する場合を説明する。
【００８５】図３に示す工程後、図１６に示すように、
レジスト８９をシリコン窒化層３３全面に形成する。次
に、レジスト８９を選択的に露光現像することにより、
周辺回路領域２０００上に位置するレジスト８９を除去
する。これにより、ＤＲＡＭ領域１０００およびロジッ
ク回路領域３０００に位置するレジスト８９が残る。そ
して、レジスト８９をマスクとして、周辺回路領域２０
００上に位置するシリコン窒化層３３、ＴＥＯＳ層３１
をエッチングすることにより、ゲート電極１７ｃの側面
にサイドウォール４６を形成する。
【００８６】次に、サイドウォール４６、ゲート電極１
７ｃおよびレジスト８９をマスクとして、活性領域１３
ｂに、Ｎ型不純物（例えば、リン）をイオン注入し、Ｎ
+型不純物領域５４を形成する。Ｎ+型不純物領域５４と
Ｎ-型不純物領域２９ｃとで、Ｎ+型ソース／ドレイン領
域４１ｃが構成される。また、Ｎ+型不純物領域５４と
Ｎ-型不純物領域２９ｄとで、Ｎ+型ソース／ドレイン領
域４１ｄが構成される。以上により、周辺回路領域２０
００に位置するＭＯＳ電界効果トランジスタ２００ｃが
完成する。
【００８７】この後、図６に示すドープド多結晶シリコ
ン層６３の形成までを行う。
【００８８】次に、図１７に示すように、レジスト９１
をＤＲＡＭ領域１０００に形成する。レジスト９１をマ
スクとして、ドープド多結晶シリコン層６３およびＯＮ
層６１を選択的にエッチングする。これにより、セルプ
レート６７が形成され、周辺回路領域２０００およびロ
ジック回路領域３０００からドープド多結晶シリコン層
６３およびＯＮ層６１が除去される。
【００８９】次に、図１８に示すように、レジスト９３
をＤＲＡＭ領域１０００および周辺回路領域２０００に
形成する。レジスト９３をマスクとして、ロジック回路
領域３０００に位置する層間絶縁層４７、層間絶縁層３
５を順に、エッチング除去する。この工程において、シ
リコン窒化層３３は、層間絶縁層３５（シリコン酸化
層）とエッチングレートが異なるので、シリコン窒化層
３３はエッチングストッパとなる。
【００９０】次に、図１９に示すように、ロジック回路
領域３０００に位置するＭＯＳ電界効果トランジスタ２
００ｄ、２００ｅを完成する。この工程は、図８および
図９で説明した工程と同様である。
【００９１】この変形例によれば、ロジック回路領域３
０００に形成されるＭＯＳ電界効果トランジスタ２００
ｄ、２００ｅと、周辺回路領域２０００に形成されるＭ
ＯＳ電界効果トランジスタ２００ｃとは、別工程で作製
するので、それぞれのトランジスタを最適化できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の第１工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図２】本発明の一実施形態の第２工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図３】本発明の一実施形態の第３工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図４】本発明の一実施形態の第４工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図５】本発明の一実施形態の第５工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図６】本発明の一実施形態の第６工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図７】本発明の一実施形態の第７工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図８】本発明の一実施形態の第８工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図９】本発明の一実施形態の第９工程を説明するため
の、シリコン基板を模式的に示す断面図である。
【図１０】本発明の一実施形態の第１０工程を説明する
ための、シリコン基板を模式的に示す断面図である。
【図１１】本発明の一実施形態の第１１工程を説明する
ための、シリコン基板を模式的に示す断面図である。
【図１２】本発明の一実施形態にかかる半導体装置を模
式的に示す断面図である。
【図１３】本発明の一実施形態の変形例１を説明するた
めの、シリコン基板を模式的に示す断面図である。
【図１４】本発明の一実施形態の変形例２を説明するた
めの、シリコン基板を模式的に示す断面図である。
【図１５】本発明の一実施形態の変形例３を説明するた
めの、シリコン基板を模式的に示す断面図である。
【図１６】本発明の一実施形態の変形例４の第１工程を
説明するための、シリコン基板を模式的に示す断面図で
ある。
【図１７】本発明の一実施形態の変形例４の第２工程を
説明するための、シリコン基板を模式的に示す断面図で
ある。
【図１８】本発明の一実施形態の変形例４の第３工程を
説明するための、シリコン基板を模式的に示す断面図で
ある。
【図１９】本発明の一実施形態の変形例４の第４工程を
説明するための、シリコン基板を模式的に示す断面図で
ある。
【符号の説明】
１ 半導体装置 １１ Ｐ-型シリコン基板 １３ Ｐ型ウェル １３ａ、１３ｂ、１３ｃ、１３ｄ 活性領域 １５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ フィールド
酸化層 １７ａ、１７ｃ ゲート電極 １９ａ、１９ｂ、１９ｃ シリサイド層 １９ｄ シリサイド配線層 ２１ シリコン層 ２３ タングステンシリサイド層 ２５ａ、２５ｃ ゲート酸化層 ２７ シリコン酸化層 ２９ａ、２９ｂ、２９ｃ、２９ｄ Ｎ-型不純物領域 ３１ ＴＥＯＳ層 ３３ シリコン窒化層 ３５ 層間絶縁層 ３７ コンタクトホール ３９ Ｎ+型不純物領域 ４１ａ、４１ｂ、４１ｃ、４１ｄ Ｎ+型ソース／ドレ
イン領域 ４３ シリコン層 ４５ タングステンシリサイド層 ４６ サイドウォール ４７ 層間絶縁層 ４９ Ｎ+型不純物領域 ５１ コンタクトホール ５３ ストレージノード ５４ Ｎ+型不純物領域 ５８ 導電層 ５９ レジスト ６１ ＯＮ層 ６２ 段差 ６３ ドープド多結晶シリコン層 ６５ レジスト ６７ セルプレート ７１ 層間絶縁層 ７５ アルミ配線 ７７ プロテクション層 ８９、９１、９３ レジスト １００ ワード線 ２００ａ、２００ｂ、２００ｃ、２００ｄ、２００ｅ
ＭＯＳ電界効果トランジスタ ３００ ビット線 ７００ キャパシタ １０００ ＤＲＡＭ領域 ２０００ 周辺回路領域 ３０００ ロジック回路領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD22 AD48 AD49 AD56 GA02 GA21 JA04 JA35 JA36 JA39 JA53 JA56 MA06 MA17 PR21 PR40 ZA12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリセル領域に位置するＤＲＡＭと、 前記メモリセル領域以外の領域である電界効果トランジ
    スタ領域に位置する電界効果トランジスタと、 を備えた、半導体装置の製造方法であって、 （ａ）前記ＤＲＡＭのキャパシタを形成する工程、 （ｂ）前記工程（ａ）後、前記電界効果トランジスタの
    ソース／ドレインにシリサイド層を形成する工程、 を含む、半導体装置の製造方法。
  2. 【請求項２】 請求項１において、 前記工程（ａ）前に、 （ｃ）前記電界効果トランジスタ領域に、エッチングス
    トッパ層を形成する工程、 （ｄ）前記メモリセル領域および前記電界効果トランジ
    スタ領域に、層間絶縁層を形成する工程、 を含み、 さらに、 前記工程（ａ）と前記工程（ｂ）との間に、 （ｅ）前記エッチングストッパ層をエッチングストッパ
    として、前記電界効果トランジスタ領域に位置する前記
    層間絶縁層をエッチング除去する工程、 を含む、半導体装置の製造方法。
  3. 【請求項３】 請求項１または２において、 前記工程（ｂ）後、 （ｆ）前記メモリセル領域および前記電界効果トランジ
    スタ領域に、他の層間絶縁層を形成する工程、 （ｇ）前記他の層間絶縁層を、ＣＭＰにより研磨するこ
    とにより、前記他の層間絶縁層を平坦化する工程、 を含む、半導体装置の製造方法。
  4. 【請求項４】 請求項１または２において、 前記工程（ｂ）後、 （ｆ）前記メモリセル領域および前記電界効果トランジ
    スタ領域に、他の層間絶縁層を形成する工程、 （ｇ）前記メモリセル領域に位置する前記他の層間絶縁
    層を、フォトエッチングすることにより、前記他の層間
    絶縁層を平坦化する工程、 を含む、半導体装置の製造方法。
  5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記工程（ｂ）は、 前記電界効果トランジスタのソース／ドレインと接続す
    るシリサイド配線層を形成する工程を含む、半導体装置
    の製造方法。
  6. 【請求項６】 請求項１〜５のいずれかにおいて、 前記電界効果トランジスタ領域には、ソース／ドレイン
    にシリサイド層を有しない他の電界効果トランジスタが
    位置し、 前記工程（ｂ）前に、 （ｈ）前記他の電界効果トランジスタが形成される領域
    に、プロテクション層を形成する工程、 を含む、半導体装置の製造方法。
  7. 【請求項７】 メモリセル領域に位置するＤＲＡＭと、 周辺回路領域に位置し、前記ＤＲＡＭの周辺回路の構成
    要素となる第１電界効果トランジスタと、 前記メモリセル領域および前記周辺回路領域以外の領域
    に位置する第２電界効果トランジスタと、 を備えた、半導体装置の製造方法であって、 （Ａ）前記周辺回路領域に、ソース／ドレインにシリサ
    イド層を有さない前記第１電界効果トランジスタを形成
    する工程、 （Ｂ）前記工程（Ａ）後、前記ＤＲＡＭのキャパシタを
    形成する工程、 （Ｃ）前記工程（Ｂ）後、前記第２電界効果トランジス
    タのソース／ドレインにシリサイド層を形成する工程、 を含む、半導体装置の製造方法。
  8. 【請求項８】 メモリセル領域に位置するＤＲＡＭと、 前記メモリセル領域以外の領域である電界効果トランジ
    スタ領域に位置する電界効果トランジスタと、 を備えた、半導体装置であって、 前記ＤＲＡＭのキャパシタを構成する要素であるセルプ
    レート、および前記電界効果トランジスタを構成する要
    素であるソース／ドレインには、シリサイド層が形成さ
    れており、 前記ＤＲＡＭのメモリセル選択用電界効果トランジスタ
    を構成する要素であるソース／ドレインには、シリサイ
    ド層が形成されていない、半導体装置。
  9. 【請求項９】 請求項８において、 シリサイド配線層を備え、 前記シリサイド配線層は、前記電界効果トランジスタの
    ソース／ドレインと接続されており、 前記シリサイド配線層は、前記電界効果トランジスタの
    ソース／ドレインのシリサイド層と同じ層にある、半導
    体装置。
  10. 【請求項１０】 メモリセル領域に位置するＤＲＡＭ
    と、 周辺回路領域に位置し、前記ＤＲＡＭの周辺回路の構成
    要素となる第１電界効果トランジスタと、 前記メモリセル領域および前記周辺回路領域以外の領域
    に位置する第２電界効果トランジスタと、 を備えた、半導体装置であって、 前記ＤＲＡＭのキャパシタを構成する要素であるセルプ
    レート、および前記第２電界効果トランジスタを構成す
    る要素であるソース／ドレインには、シリサイド層が形
    成されており、 前記ＤＲＡＭのメモリセル選択用電界効果トランジスタ
    を構成する要素であるソース／ドレイン、および前記第
    １電界効果トランジスタを構成する要素であるソース／
    ドレインには、シリサイド層が形成されていない、半導
    体装置。
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