JP2001196559A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2001196559A
JP2001196559A JP2000005043A JP2000005043A JP2001196559A JP 2001196559 A JP2001196559 A JP 2001196559A JP 2000005043 A JP2000005043 A JP 2000005043A JP 2000005043 A JP2000005043 A JP 2000005043A JP 2001196559 A JP2001196559 A JP 2001196559A
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semiconductor device
resistance element
resistance
capacitor
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Hiroaki Tsugane
宏昭 津金
Hisakatsu Sato
久克 佐藤
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 ＤＲＡＭのセル容量と、アナログ素子領域の
容量素子と、を同一チップに混載するときに、工程の簡
略化を図ることができる半導体装置の製造方法を提供す
ること。 【解決手段】 まず、容量素子６００ａ、６００ｂの下
部電極５５ａ、５５ｂを、セル容量７００ａ、７００ｂ
のストレージノード５３ａ、５３ｂと同時に形成する。
次に、容量素子６００ａ、６００ｂの誘電体層（ＯＮ層
６１）を、セル容量７００ａ、７００ｂの誘電体層（Ｏ
Ｎ層６１）と同時に形成する。そして、容量素子６００
ａ、６００ｂの上部電極６９ａ、６９ｂを、セル容量７
００ａ、７００ｂのセルプレート６７と同時に形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）と、他の素子と、を同一チップに混載した半導体装
置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】近年、
チップインターフェイス遅延の短縮、ボード面積分のコ
スト低減、ボード設計開発のコスト低減などの観点か
ら、各種回路の混載が要求される。しかし、このような
混載技術においては、プロセスが複雑となり、ＩＣコス
トが増大する問題がある。
【０００３】本発明の目的は、ＤＲＡＭと、他の素子
と、を同一チップに混載するときに、工程の簡略化を図
りつつ、他の素子を所望の性能にすることができる半導
体装置およびその製造方法を提供することである。
【０００４】
【課題を解決するための手段】｛１｝本発明は、半導体
基板のＤＲＡＭ領域に形成された、セル容量を含むＤＲ
ＡＭと、前記半導体基板のアナログ素子領域に形成され
た、容量素子と、を備えた、半導体装置の製造方法であ
って、（ａ）前記セル容量のストレージノードと、前記
容量素子の下部電極と、を同時に形成する工程と、
（ｂ）前記セル容量の誘電体層と、前記容量素子の誘電
体層と、を同時に形成する工程と、（ｃ）前記セル容量
のセルプレートと、前記容量素子の上部電極と、を同時
に形成する工程と、を備えた半導体装置の製造方法であ
る。
【０００５】上記工程を備える本発明にかかる半導体装
置の製造方法によれば、セル容量と容量素子とを同時に
形成している。このため、これらを別々に形成する場合
に比べて、工程の簡略化を図ることができる。
【０００６】なお、本発明において、セル容量とは、Ｄ
ＲＡＭのメモリセルを構成する要素のことである。以下
にでてくるセル容量もこの意味である。
【０００７】また、本発明において、容量素子の用途と
しては、例えば、Ａ／Ｄコンバータ、Ｄ／Ａコンバー
タ、スイッチドキャパシタフィルタ、オペアンプの位相
コンデンサ、ＰＬＬのロウパスフィルタ、電源のバイパ
スコンデンサ、デカップリングコンデンサ等である。以
下にでてくる容量素子の用途も同様である。
【０００８】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。すなわち、本発明
は、さらに、前記工程（ａ）の前に、前記ＤＲＡＭの構
成要素であるワード線と、前記ワード線と同じ層に位置
し、前記下部電極を他の半導体素子と電気的に導通させ
るために用いられる接続層と、を同時に形成する工程を
備えた半導体装置の製造方法である。
【０００９】上記工程を加えた本発明にかかる半導体装
置の製造方法によれば、上記接続層を、前記ＤＲＡＭの
構成要素であるワード線と同時に形成するので、工程の
簡略化を図ることができる。
【００１０】なお、本発明において、他の半導体素子と
は、アナログ回路を構成する要素（例えば、トランジス
タ、容量素子、抵抗素子、配線）を意味する。以下にで
てくる他の半導体素子もこの意味である。
【００１１】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。すなわち、本発明
は、さらに、（ｄ）前記アナログ素子領域に、第１抵抗
素子および第２抵抗素子を形成する工程、を備え、前記
工程（ｄ）は、前記工程（ｃ）と同一工程であり、前記
工程（ｄ）において、前記第１抵抗素子が形成される領
域への不純物のイオン注入回数を、前記第２抵抗素子が
形成される領域への不純物のイオン注入回数よりも多く
することにより、前記第１抵抗素子の抵抗値を、前記第
２抵抗素子の抵抗値よりも低くする、半導体装置の製造
方法である。
【００１２】上記工程を加えた本発明にかかる半導体装
置の製造方法によれば、抵抗値が互いに異なる第１およ
び第２抵抗素子を形成することができる。
【００１３】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。すなわち、本発明
は、さらに、（ｄ）前記アナログ素子領域に、第１抵抗
素子および第２抵抗素子を形成する工程を備え、前記工
程（ｄ）は、前記工程（ｃ）と同一工程であり、前記工
程（ｄ）において、前記第１抵抗素子が形成される領域
に不純物を拡散することにより、前記第１抵抗素子の抵
抗値を、前記第２抵抗素子の抵抗値よりも低くする、半
導体装置の製造方法である。
【００１４】上記工程を加えた本発明にかかる半導体装
置の製造方法によれば、抵抗値が互いに異なる第１およ
び第２抵抗素子を形成することができる。
【００１５】さらに、上記工程を加えた本発明にかかる
半導体装置の製造方法によれば、第１抵抗素子の最低抵
抗値を下げることができる。すなわち、第１抵抗素子の
抵抗値を第２抵抗素子の抵抗値よりも低くするのは、上
記のとおり、前記第１抵抗素子への不純物のイオン注入
回数を、前記第２抵抗素子への不純物のイオン注入回数
よりも多くすることにより、実現できる。しかし、イオ
ン注入だけでは、最低抵抗値が比較的高い（例えば、２
００〜３００Ω／□）。これに対して拡散によれば、イ
オン注入だけよりも最低抵抗値を下げることができる
（例えば、１０〜１００Ω／□）。したがって、拡散に
よれば、第１抵抗素子の最低抵抗値を下げることができ
るので、抵抗値の選択の範囲を広げることができる。
【００１６】本発明にかかる半導体装置の製造方法に
は、次の工程を加えることができる。すなわち、本発明
は、さらに、（ｄ）前記アナログ素子領域に、第１抵抗
素子および第２抵抗素子を形成する工程を備え、前記工
程（ｄ）は、前記工程（ｃ）と同一工程であり、前記工
程（ｄ）において、前記第１抵抗素子が形成される領域
にシリサイド層を形成することにより、前記第１抵抗素
子の抵抗値を、前記第２抵抗素子の抵抗値よりも低くす
る、半導体装置の製造方法である。
【００１７】上記工程を加えた本発明にかかる半導体装
置の製造方法によれば、抵抗値が互いに異なる第１およ
び第２抵抗素子を形成することができる。
【００１８】さらに、上記工程を加えた本発明にかかる
半導体装置の製造方法によれば、第１抵抗素子の最低抵
抗値を下げることができる。すなわち、第１抵抗素子に
シリサイド層を形成すれば、イオン注入だけよりも最低
抵抗値を下げることができる（例えば、５〜１０Ω／
□）。したがって、シリサイド層形成によれば、第１抵
抗素子の最低抵抗値を下げることができるので、抵抗値
の選択の範囲を広げることができる。
【００１９】｛２｝本発明は、半導体基板のＤＲＡＭ領
域に形成された、セル容量を含むＤＲＡＭと、前記半導
体基板のアナログ素子領域に形成された、容量素子と、
を備えた、半導体装置において、層間絶縁層および埋め
込み接続層を備え、前記層間絶縁層は、前記半導体基板
と前記容量素子との間に位置し、前記埋め込み接続層
は、前記容量素子の下部電極を他の半導体素子と電気的
に導通させるために用いられ、前記埋め込み接続層は、
前記層間絶縁層に形成された接続孔に位置し、前記埋め
込み接続層の一方端部は、前記下部電極の底面におい
て、前記下部電極と接続している、半導体装置である。
【００２０】上記構成をした本発明によれば、下部電極
と接続する埋め込み接続層が、下部電極よりも下に位置
し、かつ下部電極の底面において下部電極と接続されて
いるので、下部電極の側面のすべてを上部電極と対向さ
せることができる。したがって、その分だけ、容量素子
の面積を小さくすることが可能となるのである。このよ
うに、本発明によれば、容量素子の面積を小さくするこ
とができるので、半導体装置の微細化を図ることができ
る。
【００２１】なお、埋め込み接続層は、導電性を有する
材料（例えば、ポリシリコン、アモルファスシリコン、
タングステンのような高融点金属）から構成されてい
る。埋め込み接続層の材料は、下部電極の材料と同じで
もよいし、異なっていてもよい。
【００２２】本発明にかかる半導体装置は、次の構成を
加えることができる。すなわち、本発明は、接続層を備
え、前記接続層は、前記下部電極を他の半導体素子と電
気的に導通させるために用いられ、前記接続層は、前記
ＤＲＡＭの構成要素であるワード線と同じ層に位置し、
前記接続層は、前記埋め込み接続層の他方端部と接続し
ている、半導体装置である。
【００２３】この構成によれば、容量素子へノイズが伝
達する問題を生じにくくすることができる。すなわち、
接続層を、例えば、半導体基板に形成された不純物領域
とした場合、この不純物領域と接続するウェルからの電
荷が容量素子に流れることがある。これが、この容量素
子を含む回路の誤動作の原因となる。これに対して、上
記構成を加えた本発明によれば、接続層を前記ＤＲＡＭ
の構成要素であるワード線と同じ層にしているので、こ
のようなノイズ伝達の問題が生じにくいのである。
【００２４】なお、接続層は、導電性を有する材料（例
えば、ポリシリコン、アモルファスシリコン、チタンシ
リサイド、タングステンシリサイド）から構成されてい
る。接続層の材料は、ワード線の材料と同じである。
【００２５】本発明にかかる半導体装置は、次の構成を
加えることができる。すなわち、本発明は、さらに、他
の容量素子を備え、前記他の容量素子は、前記アナログ
素子領域に位置し、前記容量素子と前記他の容量素子と
は、前記埋め込み接続層および前記接続層により、直列
接続されている、半導体装置である。
【００２６】上記構成をした本発明によれば、前記容量
素子と前記他の容量素子とを、前記埋め込み接続層およ
び前記接続層により電気的に導通させている。このた
め、前記容量素子と前記他の容量素子とは、合成された
一つの容量素子として機能する。そして、前記埋め込み
接続層および前記接続層による接続は、直列接続なの
で、前記容量素子の耐圧と前記他の容量素子の耐圧とを
加えた値が、上記合成された一つの容量素子の耐圧とな
る。よって、前記容量素子のみの場合に比べて耐圧を向
上させることができる。
【００２７】本発明にかかる半導体装置には、次の構成
を加えることができる。すなわち、本発明は、さらに、
第１抵抗素子および第２抵抗素子を備え、前記第１およ
び前記第２抵抗素子は、前記アナログ素子領域に位置
し、前記第１抵抗素子中の不純物濃度が、前記第２抵抗
素子中の不純物濃度より高いことにより、前記第１抵抗
素子の抵抗値は、前記第２抵抗素子の抵抗値よりも低
い、半導体装置である。
【００２８】本発明にかかる半導体装置には、次の構成
を加えることができる。すなわち、本発明は、さらに、
第１抵抗素子および第２抵抗素子を備え、前記第１およ
び前記第２抵抗素子は、前記アナログ素子領域に位置
し、前記第１抵抗素子が、シリサイド層を含むことによ
り、前記第１抵抗素子の抵抗値は、前記第２抵抗素子の
抵抗値よりも低い、半導体装置である。
【００２９】本発明にかかる半導体装置には、次の構成
を加えることができる。すなわち、本発明は、前記容量
素子の誘電体層の厚みが、前記セル容量の誘電体層の厚
みと同じである、半導体装置である。
【００３０】上記構成をした本発明にかかる半導体装置
によれば、容量素子の面積を小さくすることが可能とな
る。すなわち、ＤＲＡＭが誤動作しないためには、ＤＲ
ＡＭのセル容量の蓄積容量を所定値以上にしなければな
らない。このため、セル容量の誘電体層の厚みは、非常
に薄い（例えば、５〜１０ｎｍ）。本発明では、容量素
子の誘電体層の厚みが、セル容量の誘電体層の厚みと同
じである。このため、容量素子の面積を小さくしても、
容量素子として必要な蓄積容量を確保することが可能と
なるのである。
【００３１】このように、上記構成をした本発明にかか
る半導体装置によれば、容量素子の面積を小さくするこ
とが可能なので、半導体装置を微細化することができ
る。
【００３２】
【発明の実施の形態】［第１実施形態］ ｛デバイスの構造｝図１５は、本発明の第１実施形態に
かかる半導体装置の断面を模式的に示す図である。この
半導体装置１は、ＤＲＡＭ混載型半導体装置であり、Ｄ
ＲＡＭ領域１０００およびアナログ素子領域２０００を
含む。
【００３３】ＤＲＡＭ領域１０００は、ワード線１００
ａ、１００ｂ、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ２００
ａ、２００ｂ、ビット線３００およびセル容量７００
ａ、７００ｂを含む。ＭＯＳ電界効果トランジスタ２０
０ａとセル容量７００ａで、一メモリセルを構成し、Ｍ
ＯＳ電界効果トランジスタ２００ｂとセル容量７００ｂ
で、一メモリセルを構成している。ＤＲＡＭ領域１００
０に形成されたメモリセルは、ＤＲＡＭ混載型半導体装
置のＤＲＡＭマクロセルを構成する。
【００３４】一方、アナログ素子領域２０００は、抵抗
素子４００、抵抗素子５００、容量素子６００ａ、６０
０ｂおよび各種トランジスタ（図示せず）を含む。抵抗
素子４００、５００、容量素子６００ａ、６００ｂおよ
び各種トランジスタは、アナログ回路の一例であるＡ／
Ｄコンバータを構成する。
【００３５】以上が半導体装置１の大まかな構造であ
る。次に、ＤＲＡＭ領域１０００の構造について詳細に
説明し、その後、アナログ素子領域２０００の構造につ
いて詳細に説明する。
【００３６】（ＤＲＡＭ領域１０００）Ｐ-型シリコン
基板１１内には、Ｐ型ウェル１３が形成されている。Ｐ
型ウェル１３上には、フィールド酸化層１５ａ、１５ｂ
が、それぞれ、選択的に形成されている。Ｐ型ウェル１
３のうち、フィールド酸化層１５ａとフィールド酸化層
１５ｂとで規定される領域が、活性領域１３ａとなる。
活性領域１３ａには、ＭＯＳ電界効果トランジスタ２０
０ａ、２００ｂが形成されている。また、フィールド酸
化層１５ａ上にはワード線１００ａが位置し、フィール
ド酸化層１５ｂ上にはワード線１００ｂが位置してい
る。
【００３７】まず、ＭＯＳ電界効果トランジスタ２００
ａについて説明する。ＭＯＳ電界効果トランジスタ２０
０ａは、ゲート電極（ワード線）１７ａ、Ｎ+型ソース
／ドレイン領域４１ａおよびＮ+型ソース／ドレイン領
域４１ｂを備える。Ｎ+型ソース／ドレイン領域４１ａ
およびＮ+型ソース／ドレイン領域４１ｂは、活性領域
１３ａの表面に、互いに間を隔てて位置している。活性
領域１３ａのうち、Ｎ+型ソース／ドレイン領域４１ａ
とＮ+型ソース／ドレイン領域４１ｂとの間にある領域
上には、ゲート酸化層２５ａを介してゲート電極１７ａ
が位置している。ゲート電極１７ａは、多結晶シリコン
層２１上にタングステンシリサイド層２３が位置してい
る構造をしている。
【００３８】次に、ＭＯＳ電界効果トランジスタ２００
ｂについて説明する。ＭＯＳ電界効果トランジスタ２０
０ｂは、ゲート電極（ワード線）１７ｂ、Ｎ+型ソース
／ドレイン領域４１ｂおよびＮ+型ソース／ドレイン領
域４１ｃを備える。ＭＯＳ電界効果トランジスタ２００
ａとＭＯＳ電界効果トランジスタ２００ｂは、Ｎ+型ソ
ース／ドレイン領域４１ｂを共用している。Ｎ+型ソー
ス／ドレイン領域４１ｂおよびＮ+型ソース／ドレイン
領域４１ｃは、活性領域１３ａの表面に、互いに間を隔
てて位置している。活性領域１３ａのうち、Ｎ+型ソー
ス／ドレイン領域４１ｂとＮ+型ソース／ドレイン領域
４１ｃとの間にある領域上には、ゲート酸化層２５ｂを
介してゲート電極１７ｂが位置している。ゲート電極１
７ｂは、ゲート電極１７ａと同じ構造をしている。
【００３９】次に、ワード線１００ａ、１００ｂについ
て説明する。ワード線１００ａ、１００ｂは、ともに、
多結晶シリコン層２１上にタングステンシリサイド層２
３が位置している構造をしている。
【００４０】ＭＯＳ電界効果トランジスタ２００ａ、２
００ｂおよびワード線１００ａ、１００ｂを覆うよう
に、下から順に、ＴＥＯＳ層３１、シリコン窒化層３
３、層間絶縁層３５が位置している。層間絶縁層３５と
しては、例えば、シリコン酸化層がある。上記３層に
は、コンタクトホール３７が形成されている。コンタク
トホール３７は、Ｎ+型ソース／ドレイン領域４１ｂに
到達している。ビット線３００は、層間絶縁層３５上に
位置している。ビット線３００はコンタクトホール３７
内を通り、Ｎ+型ソース／ドレイン領域４１ｂと接続さ
れている。ビット線３００は、多結晶シリコン層４３上
にタングステンシリサイド層４５が位置している構造を
している。
【００４１】ビット線３００を覆うように、層間絶縁層
４７が位置している。層間絶縁層４７としては、例え
ば、シリコン酸化層がある。層間絶縁層４７、層間絶縁
層３５、シリコン窒化層３３およびＴＥＯＳ層３１に
は、コンタクトホール５１ａ、５１ｂが形成されてい
る。コンタクトホール５１ａは、Ｎ+型ソース／ドレイ
ン領域４１ａに到達している。また、コンタクトホール
５１ｂは、Ｎ+型ソース／ドレイン領域４１ｃに到達し
ている。
【００４２】層間絶縁層４７上には、セル容量７００
ａ、７００ｂが位置している。まず、セル容量７００ａ
から説明する。セル容量７００ａは、ストレージノード
５３ａ、ＯＮ層６１およびセルプレート６７を含む。ス
トレージノード５３ａは、層間絶縁層４７上に位置して
いる。ストレージノード５３ａは、コンタクトホール５
１ａ内に形成された埋め込み接続層５８ａを介して、Ｎ
+型ソース／ドレイン領域４１ａと電気的に導通されて
いる。ストレージノード５３ａと埋め込み接続層５８ａ
とは、多結晶シリコン層であり、一体的に形成されてい
る。ストレージノード５３ａを覆うように、ＯＮ層６１
が位置している。ＯＮ層６１は、シリコン酸化層とシリ
コン窒化層とで構成され、誘電体層として機能する。Ｏ
Ｎ層６１を覆うように、セルプレート６７が位置してい
る。セルプレート６７は、多結晶シリコン層である。
【００４３】次に、セル容量７００ｂを説明する。セル
容量７００ｂはセル容量７００ａと同様の構成をしてい
る。すなわち、セル容量７００ｂは、ストレージノード
５３ｂ、ＯＮ層６１およびセルプレート６７を含む。ス
トレージノード５３ｂは、層間絶縁層４７上に位置して
いる。ストレージノード５３ｂは、コンタクトホール５
１ｂ内に形成された埋め込み接続層５８ｂを介して、Ｎ
+型ソース／ドレイン領域４１ｃと電気的に導通されて
いる。ストレージノード５３ｂと埋め込み接続層５８ｂ
とは、多結晶シリコン層であり、一体的に形成されてい
る。ストレージノード５３ｂを覆うように、ＯＮ層６１
が位置している。ＯＮ層６１を覆うように、セルプレー
ト６７が位置している。
【００４４】層間絶縁層７１が、セル容量７００ａ、７
００ｂを覆うように位置している。層間絶縁層７１とし
ては、例えば、シリコン酸化層がある。以上でＤＲＡＭ
領域１０００の構造の詳細な説明を終わる。
【００４５】（アナログ素子領域２０００）Ｐ-型シリ
コン基板１１中には、Ｐ型ウェル１３が形成されてい
る。Ｐ型ウェル１３上には、フィールド酸化層１５ｃ
が、選択的に形成されている。フィールド酸化層１５ｃ
上には、接続層１９が位置している。接続層１９は、容
量素子６００ａと容量素子６００ｂとを電気的に導通す
るために用いられる。接続層１９は、多結晶シリコン層
２１上にタングステンシリサイド層２３が位置している
構造をしている。接続層１９は、ゲート電極１７ａ、１
７ｂおよびワード線１００ａ、１００ｂと同じ層にあ
る。
【００４６】接続層１９を覆うように、下から順に、Ｔ
ＥＯＳ層３１、シリコン窒化層３３、層間絶縁層３５、
４７が位置している。層間絶縁層４７上には、容量素子
６００ａ、６００ｂ、抵抗素子４００および抵抗素子５
００が位置している。
【００４７】まず、容量素子６００ａから説明する。容
量素子６００ａは、下部電極５５ａ、ＯＮ層６１および
上部電極６９ａを備える。下部電極５５ａは、層間絶縁
層４７上に位置している。下部電極５５ａは、コンタク
トホール５１ｃ内に形成された埋め込み接続層５８ｃの
一方端部と接続されている。下部電極５５ａと埋め込み
接続層５８ｃとの接続は、下部電極５５ａの底面で行わ
れている。下部電極５５ａと埋め込み接続層５８ｃと
は、多結晶シリコン層であり、一体的に形成されてい
る。埋め込み接続層５８ｃの他方端部は、接続層１９と
接続されている。埋め込み接続層５８ｃは、容量素子６
００ａと容量素子６００ｂとを電気的に導通させるため
に用いられる。下部電極５５ａを覆うように、ＯＮ層６
１が位置している。ＯＮ層６１を覆うように、上部電極
６９ａが位置している。上部電極６９ａは、多結晶シリ
コン層である。
【００４８】次に、容量素子６００ｂについて説明す
る。容量素子６００ｂは容量素子６００ａと同様の構成
をしている。すなわち、容量素子６００ｂは、下部電極
５５ｂ、ＯＮ層６１および上部電極６９ｂを備える。下
部電極５５ｂは、層間絶縁層４７上に位置している。下
部電極５５ｂは、コンタクトホール５１ｄ内に形成され
た埋め込み接続層５８ｄの一方端部と接続されている。
下部電極５５ｂと埋め込み接続層５８ｄとの接続は、下
部電極５５ｂの底面で行われている。下部電極５５ｂと
埋め込み接続層５８ｄとは、多結晶シリコン層であり、
一体的に形成されている。埋め込み接続層５８ｄの他方
端部は、接続層１９と接続されている。埋め込み接続層
５８ｄは、容量素子６００ａと容量素子６００ｂとを電
気的に導通させるために用いられる。下部電極５５ｂを
覆うように、ＯＮ層６１が位置している。ＯＮ層６１を
覆うように、上部電極６９ｂが位置している。上部電極
６９ｂは、多結晶シリコン層である。
【００４９】以上説明したように、容量素子６００ａと
容量素子６００ｂとは、埋め込み接続層５８ｃ、接続層
１９、埋め込み接続層５８ｄにより、直列に接続されて
いる。
【００５０】次に、抵抗素子４００、５００について説
明する。抵抗素子４００、５００は、層間絶縁層４７上
に位置している。抵抗素子４００の抵抗値は、抵抗素子
５００の抵抗値よりも低い。抵抗素子４００の抵抗値
は、例えば、２００〜３００Ωである。抵抗素子５００
の抵抗値は、例えば、１〜１０ｋΩである。
【００５１】抵抗素子４００、抵抗素子５００および容
量素子６００ａ、６００ｂを覆うように、層間絶縁層７
１が位置している。層間絶縁層７１には複数のスルーホ
ールが形成されている。これらのスルーホール内には、
それぞれ、タングステンプラグ７３ａ〜７３ｆが充填さ
れている。
【００５２】層間絶縁層７１上には、アルミ配線７５ａ
〜７５ｆが位置している。アルミ配線７５ａは、タング
ステンプラグ７３ａを介して、上部電極６９ａと電気的
に導通されている。アルミ配線７５ｂは、タングステン
プラグ７３ｂを介して、上部電極６９ｂと電気的に導通
されている。アルミ配線７５ｃは、タングステンプラグ
７３ｃを介して、抵抗素子４００の一方端部と電気的に
導通されている。アルミ配線７５ｄは、タングステンプ
ラグ７３ｄを介して、抵抗素子４００の他方端部と電気
的に導通されている。アルミ配線７５ｅは、タングステ
ンプラグ７３ｅを介して、抵抗素子５００の一方端部と
電気的に導通されている。アルミ配線７５ｆは、タング
ステンプラグ７３ｆを介して、抵抗素子５００の他方端
部と電気的に導通されている。
【００５３】なお、アナログ素子領域２０００の容量素
子６００ａ、６００ｂと、ＤＲＡＭ領域１０００のセル
容量７００ａ、７００ｂとは、同時に形成されるので、
これらを構成する層は、同じ厚みとなる。すなわち、容
量素子６００ａ、６００ｂの下部電極５５ａ、５５ｂの
厚み（例えば、１００〜１０００ｎｍ）は、セル容量７
００ａ、７００ｂのストレージノード５３ａ、５３ｂの
厚みと同じである。また、容量素子６００ａ、６００ｂ
のＯＮ層６１の厚み（例えば、５〜１０ｎｍ）は、セル
容量７００ａ、７００ｂのＯＮ層６１の厚みと同じであ
る。また、容量素子６００ａ、６００ｂの上部電極６９
ａ、６９ｂの厚み（例えば、５０〜２００ｎｍ）は、セ
ル容量７００ａ、７００ｂのセルプレート６７の厚みと
同じである。
【００５４】以上でアナログ素子領域２０００の構造の
詳細な説明を終わる。
【００５５】半導体装置１によれば、次の（効果１）〜
（効果４）が生じる。
【００５６】（効果１）半導体装置１によれば、容量素
子６００ａ、６００ｂの面積を小さくすることが可能と
なる。すなわち、ＤＲＡＭが誤動作しないためには、Ｄ
ＲＡＭのセル容量７００ａ、７００ｂの蓄積容量を所定
値以上にしなければならない。このため、セル容量７０
０ａ、７００ｂの誘電体層（ＯＮ層６１）の厚みは、非
常に薄い（例えば、５〜１０ｎｍ）。本発明では、容量
素子６００ａ、６００ｂの誘電体層（ＯＮ層６１）の厚
みが、セル容量７００ａ、７００ｂの誘電体層（ＯＮ層
６１）の厚みと同じであるので、非常に薄い。このた
め、容量素子６００ａ、６００ｂの面積を小さくして
も、容量素子６００ａ、６００ｂとして必要な蓄積容量
を確保することが可能となるのである。
【００５７】このように、半導体装置１によれば、容量
素子６００ａ、６００ｂの面積を小さくすることが可能
なので、半導体装置１を微細化することができる。
【００５８】（効果２）半導体装置１によれば、下部電
極５５ａ、５５ｂと、それぞれ、接続する埋め込み接続
層５８ｃ、５８ｄが、下部電極５５ａ、５５ｂの底面で
接続されている。このため、下部電極５５ａ、５５ｂの
側面のすべてを上部電極６９ａ、６９ｂと対向させるこ
とができるので、その分だけ、容量素子６００ａ、６０
０ｂの面積を小さくすることが可能となる。よって、半
導体装置１によれば、半導体装置の微細化を図ることが
できる。
【００５９】（効果３）半導体装置１によれば、容量素
子６００ａ、６００ｂへノイズが伝達する問題を生じに
くくすることができる。すなわち、容量素子６００ａと
容量素子６００ｂとを電気的に導通させるための接続層
を、例えば、半導体基板に形成された不純物領域とした
場合、この不純物領域と接続するウェルからの電荷が容
量素子６００ａ、６００ｂに流れることがある。これ
が、容量素子６００ａ、６００ｂを含む回路の誤動作の
原因となる。これに対して、半導体装置１によれば、接
続層１９が、ＤＲＡＭのワード線１００ａ、１００ｂと
同じ層に位置している。よって、このようなノイズ伝達
の問題が生じにくいのである。
【００６０】（効果４）半導体装置１によれば、容量素
子６００ａと容量素子６００ｂとを、埋め込み接続層５
８ｃ、接続層１９および埋め込み接続層５８ｄにより電
気的に導通させている。このため、容量素子６００ａと
容量素子６００ｂとは、合成された一つの容量素子とし
て機能する。そして、埋め込み接続層５８ｃ、接続層１
９、埋め込み接続層５８ｄを介しての接続は、直列接続
なので、容量素子６００ａの耐圧と容量素子６００ｂの
耐圧とを加えた値が、上記合成された一つの容量素子の
耐圧となる。よって、容量素子６００ａ（または容量素
子６００ｂ）のみの場合に比べて耐圧を向上させること
ができる。
【００６１】｛デバイスの製造方法｝図１５に示す半導
体装置１の製造方法を、図１〜図１４を用いて説明す
る。図１〜図１４は、半導体装置１の製造方法の工程図
である。
【００６２】（ゲート電極、ワード線、導電層の形成）
まず、図１５に示すゲート電極１７ａ、１７ｂ、ワード
線１００ａ、１００ｂおよび接続層１９の形成工程を、
図１および図２を用いて説明する。
【００６３】図１に示すように、Ｐ-型シリコン基板１
１の表面に、例えば、選択酸化法によってフィールド酸
化層１５ａ、１５ｂ、１５ｃを形成する。フィールド酸
化層１５ａ、１５ｂは、ＤＲＡＭ領域１０００に形成さ
れている。フィールド酸化層１５ｃは、アナログ素子領
域２０００に形成されている。
【００６４】次に、Ｐ-型シリコン基板１１の全面に、
ｐ型不純物（例えば、ボロン）をイオン注入することに
より、Ｐ-型シリコン基板１１中にＰ型ウェル１３を形
成する。Ｐ型ウェル１３のうち、フィールド酸化層１５
ａとフィールド酸化層１５ｂとで規定された領域は、活
性領域１３ａとなる。
【００６５】図２に示すように、Ｐ-型シリコン基板１
１を、例えば、熱酸化するこにより、活性領域１３ａ上
に、ゲート酸化層２５ａ、２５ｂとなる熱酸化層を形成
する。そして、この熱酸化層上に、例えば、ＣＶＤ法を
用いて、ドープドアモルファスシリコン層を形成する。
ドープドアモルファスシリコン層は、ゲート電極などの
構成要素となる。ドープドアモルファスシリコン層は、
製造工程中の熱処理により、多結晶シリコン層２１とな
る。次に、このドープドアモルファスシリコン層上に、
例えば、ＣＶＤ法を用いて、タングステンシリサイド層
２３を形成する。次に、タングステンシリサイド層２３
上に、例えば、ＣＶＤ法により、キャップ層となるシリ
コン酸化層２７を形成する。
【００６６】熱酸化層、ドープドアモルファスシリコン
層、タングステンシリサイド層２３およびシリコン酸化
層２７からなる構造物を、例えば、フォトリソグラフィ
とエッチングとにより、所定のパターンニングをする。
これにより、ＤＲＡＭ領域１０００には、ワード線１０
０ａ、１００ｂ、ゲート電極１７ａ、１７ｂが形成され
る。また、アナログ素子領域２０００には接続層１９が
形成される。
【００６７】次に、ゲート電極１７ａ、１７ｂをマスク
として、活性領域１３ａに、Ｎ型不純物（例えば、リ
ン）をイオン注入し、Ｎ-型不純物領域２９ａ、２９
ｂ、２９ｃを形成する。
【００６８】（ビット線の形成）図１５に示すビット線
３００の形成工程を、図３〜図５を用いて説明する。
【００６９】図３に示すように、Ｐ-型シリコン基板１
１を覆うように、例えば、ＣＶＤ法により、ＴＥＯＳ層
３１を形成する。次に、ＴＥＯＳ層３１上に、例えば、
ＣＶＤ法により、シリコン窒化層３３を形成する。ＴＥ
ＯＳ層３１およびシリコン窒化層３３は、後の工程であ
るコンタクトホール形成工程において、エッチングスト
ッパとして機能する。
【００７０】図４に示すように、シリコン窒化層３３上
に、例えば、ＣＶＤ法により、シリコン酸化層からなる
層間絶縁層３５を形成する。次に、レジストを層間絶縁
層３５上に形成する。このレジストをマスクとして、層
間絶縁層３５、シリコン窒化層３３およびＴＥＯＳ層３
１からなる層を選択的にエッチングすることにより、Ｎ
-型不純物領域２９ｂに到達するコンタクトホール３７
を形成する。コンタクトホール３７形成工程を詳細に説
明する。
【００７１】コンタクトホール３７形成工程において、
まず、レジストをマスクとして、層間絶縁層３５がエッ
チングされる。このエッチングのとき、シリコン窒化層
３３がエッチングストッパとなる。レジスト除去後、シ
リコン窒化層３３がエッチングされる。このエッチング
のとき、ＴＥＯＳ層３１がエッチングストッパとなる。
そして、最後に、ＴＥＯＳ層３１がエッチングされる。
以上により、コンタクトホール３７が自己整合的に形成
される。このようなコンタクトホール形成工程によれ
ば、コンタクトホール３７によりゲート電極１７ａが露
出するということを避けることができるのである。 次
に、層間絶縁層３５をマスクとして、活性領域１３ａ
に、Ｎ型不純物（例えば、リン）をイオン注入し、Ｎ+
型不純物領域３９を形成する。Ｎ+型不純物領域３９と
Ｎ-型不純物領域２９ｂとで、Ｎ+型ソース／ドレイン領
域４１ｂが構成される。
【００７２】図５に示すように、層間絶縁層３５上に、
例えば、ＣＶＤ法を用いて、ドープドアモルファスシリ
コン層を形成する。ドープドアモルファスシリコン層
は、ビット線の構成要素であるシリコン層４３になる。
ドープドアモルファスシリコン層は、製造工程中の熱処
理により、多結晶シリコン層４３となる。次に、このド
ープドアモルファスシリコン層上に、例えば、ＣＶＤ法
を用いて、タングステンシリサイド層４５を形成する。
ドープドアモルファスシリコン層およびタングステンシ
リサイド層４５からなる構造物を、例えば、フォトリソ
グラフィとエッチングとにより、所定のパターンニング
をする。これにより、ＤＲＡＭ領域１０００には、ビッ
ト線３００が形成される。ビット線３００は、コンタク
トホール３７内にも形成され、Ｎ+型ソース／ドレイン
領域４１ｂと接続されている。
【００７３】（ストレージノード、下部電極の形成）図
１５に示すストレージノード５３ａ、５３ｂ、下部電極
５５ａ、５５ｂの形成工程を、図６および図７を用いて
説明する。
【００７４】図６に示すように、ビット線３００を覆う
ように、Ｐ-型シリコン基板１１全面に、例えば、ＣＶ
Ｄ法により、シリコン酸化層からなる層間絶縁層４７を
形成する。次に、レジストを層間絶縁層４７上に形成す
る。このレジストをマスクとして、層間絶縁層４７、３
５、シリコン窒化層３３およびＴＥＯＳ層３１からなる
層を選択的にエッチングすることにより、コンタクトホ
ール５１ａ〜５１ｄを形成する。コンタクトホール５１
ａは、Ｎ-型不純物領域２９ａに到達している。コンタ
クトホール５１ｂは、Ｎ-型不純物領域２９ｃに到達し
ている。コンタクトホール５１ｃは、接続層１９の一方
端部に到達している。コンタクトホール５１ｄは、接続
層１９の他方端部に到達している。
【００７５】次に、層間絶縁層４７をマスクとして、活
性領域１３ａに、Ｎ型不純物（例えば、リン）をイオン
注入し、Ｎ+型不純物領域４９ａ、４９ｂを形成する。
Ｎ+型不純物領域４９ａとＮ-型不純物領域２９ａとで、
Ｎ+型ソース／ドレイン領域４１ａが構成される。ま
た、Ｎ+型不純物領域４９ｂとＮ-型不純物領域２９ｃと
で、Ｎ+型ソース／ドレイン領域４１ｃが構成される。
【００７６】図７に示すように、層間絶縁層４７上およ
びコンタクトホール５１ａ〜５１ｄ内に、例えば、ＣＶ
Ｄ法を用いて、ドープドアモルファスシリコン層を形成
する。層間絶縁層４７上のドープドアモルファスシリコ
ン層は、ストレージノードや下部電極となる。コンタク
トホール５１ａ〜５１ｄ内のドープドアモルファスシリ
コン層は、埋め込み接続層５８ａ〜５８ｄとなる。この
ように、ストレージノードとこれに接続する埋め込み接
続層とは、一体的に形成され、また、下部電極とこれに
接続する埋め込み接続層とは、一体的に形成される。ド
ープドアモルファスシリコン層は、製造工程中の熱処理
により、多結晶シリコン層となる。
【００７７】次に、このドープドアモルファスシリコン
層を、例えば、フォトリソグラフィとエッチングとによ
り、所定のパターンニングをする。これにより、ＤＲＡ
Ｍ領域１０００には、ストレージノード５３ａ、５３ｂ
が形成される。また、アナログ素子領域２０００には、
下部電極５５ａ、５５ｂが形成される。
【００７８】（ストレージノードおよび下部電極の表面
に凹凸形成）図１５に示すストレージノード５３ａ、５
３ｂおよび下部電極５５ａ、５５ｂの表面に凹凸を形成
する工程を、図８〜図９を用いて説明する。ストレージ
ノード５３ａ、５３ｂおよび下部電極５５ａ、５５ｂの
表面に凹凸をつけることにより、表面積を大きくし、蓄
積容量を増やしているのである。
【００７９】図８に示すように、ストレージノード５３
ａ、５３ｂおよび下部電極５５ａ、５５ｂを覆うよう
に、Ｐ-型シリコン基板１１全面に、凹凸な表面を有す
るアモルファスシリコン層５７を形成する。この表面処
理は、公知であり、本明細書では説明を省略する。
【００８０】図９に示すように、アモルファスシリコン
層５７を全面エッチバックすることにより、層間絶縁層
４７上のアモルファスシリコン層５７を除去する。これ
は、ストレージノード５３ａとストレージノード５３ｂ
とのショートを防ぐためであり、かつ下部電極５５ａと
下部電極５５ｂとのショートを防ぐためである。このエ
ッチバックのとき、アモルファスシリコン層５７表面の
凹凸が、そのままストレージノード５３ａ、５３ｂ表面
および下部電極５５ａ、５５ｂ表面に反映する。この結
果、ストレージノード５３ａ、５３ｂ表面および下部電
極５５ａ、５５ｂ表面に凹凸が形成される。
【００８１】（セルプレート、上部電極、抵抗素子の形
成）図１５に示すセルプレート６７、上部電極６９ａ、
６９ｂ、抵抗素子４００、５００を形成する工程を、図
１０〜図１４を用いて説明する。
【００８２】図１０に示すように、ストレージノード５
３ａ、５３ｂおよび下部電極５５ａ、５５ｂを覆うよう
に、Ｐ-型シリコン基板１１全面に、例えば、ＣＶＤ法
により、シリコン窒化層を形成する。このシリコン窒化
層を熱酸化することにより、このシリコン窒化層表面に
シリコン酸化層を形成する。これがＯＮ層６１である。
【００８３】図１１に示すように、ＯＮ層６１を覆うよ
うに、Ｐ-型シリコン基板１１全面に、例えば、ＣＶＤ
法により、ノンドープの多結晶シリコン層６３を形成す
る。
【００８４】図１２に示すように、第１回イオン注入工
程を行う。すなわち、多結晶シリコン層６３全面に、不
純物（例えば、リン）をイオン注入する。ドース量は、
２ｅ１５〜３ｅ１５である。注入エネルギーは、１０〜
２０ｋｅＶである。これらの条件は、図１５に示す抵抗
素子５００の抵抗値（例えば、１〜１０ｋΩ）を得るた
め条件である。
【００８５】図１３に示すように、多結晶シリコン層６
３のうち、図１５に示す抵抗素子５００が形成される領
域上に、レジスト６５を形成する。そして、第２回イオ
ン注入工程を行う。すなわち、レジスト６５をマスクと
して、多結晶シリコン層６３に、不純物（例えば、リ
ン）をイオン注入する。ドース量は、５ｅ１５〜８ｅ１
５である。注入エネルギーは、１０〜２０ｋｅＶであ
る。第１および第２イオン注入工程により、図１５に示
す抵抗素子４００の抵抗値（例えば、２００〜３００
Ω）が得られる。
【００８６】そして、多結晶シリコン層６３を、例え
ば、フォトリソグラフィとエッチングとにより、所定の
パターンニングをする。これにより、図１４に示すよう
に、ＤＲＡＭ領域１０００には、セルプレート６７が形
成される。また、アナログ素子領域２０００には、上部
電極６９ａ、６９ｂ、抵抗素子４００および抵抗素子５
００が形成される。
【００８７】（アルミ配線の形成）図１５に示すアルミ
配線７５ａ〜７５ｆを形成する工程を、図１５を用いて
説明する。この工程は公知の方法を用いることができる
ので、簡単な説明にとどめる。
【００８８】図１５に示すように、Ｐ-型シリコン基板
１１全面に、シリコン酸化層からなる層間絶縁層７１を
形成する。層間絶縁層７１に複数のスルーホールを形成
し、各スルーホールにタングステンプラグ７３ａ〜７３
ｆを埋め込む。そして、層間絶縁層７１上に、アルミ配
線７５ａ〜７５ｆを形成する。
【００８９】以上述べた製造工程により、図１５に示す
半導体装置１が完成する。半導体装置１の製造方法によ
れば、次の（効果１）〜（効果３）が生じる。
【００９０】（効果１）図７〜図１４に示すように、半
導体装置１の製造方法によれば、セル容量７００ａ、７
００ｂと容量素子６００ａ、６００ｂとを同時に形成し
ている。このため、これらを別々に形成する場合に比べ
て、工程の簡略化を図ることができる。
【００９１】（効果２）図２に示すように、半導体装置
１の製造方法によれば、接続層１９を、ワード線１００
ａ、１００ｂと同時に形成するので、工程の簡略化を図
ることができる。
【００９２】（効果３）図１２および図１３に示すよう
に、半導体装置１の製造方法によれば、抵抗素子４００
形成のためのイオン注入回数を二回とし、抵抗素子５０
０形成のためのイオン注入回数を一回とすることによ
り、抵抗素子４００の抵抗値を、抵抗素子５００の抵抗
値よりも低くしている。このため、半導体装置１の製造
方法によれば、互いに抵抗値が異なる抵抗素子４００、
５００を形成することができる。
【００９３】［第２実施形態］ ｛デバイスの構造｝図１８は、本発明の第２実施形態に
かかる半導体装置の断面を模式的に示す図である。第２
実施形態にかかる半導体装置３は、図１５に示す第１実
施形態と同様に、ＤＲＡＭ混載型半導体装置である。第
２実施形態にかかる半導体装置３において、第１実施形
態にかかる半導体装置１と同等の機能を有する部分に
は、同一符号を付してある。半導体装置３が半導体装置
１と相違する部分を説明し、同じ部分については説明を
省略する。
【００９４】半導体装置３によれば、抵抗素子４００の
抵抗値は、例えば、１０〜１００Ωであり、最低抵抗値
が、第１実施形態にかかる半導体装置１の抵抗素子４０
０に比べて、小さい値になっている。これは、第２実施
形態にかかる半導体装置３の抵抗素子４００を、イオン
注入と拡散とにより作製したからである。
【００９５】また、半導体装置３によれば、抵抗素子５
００上に、シリコン酸化層７７が位置している。シリコ
ン酸化層７７は、拡散工程においてマスクとして用いら
れた物である。詳しくは、次のデバイスの製造方法で説
明する。
【００９６】このような、半導体装置３によれば、上記
第１実施形態にかかる半導体装置１で説明した（効果
１）〜（効果４）が生じる。
【００９７】｛デバイスの製造方法｝図１８に示す半導
体装置３の製造方法を、図１６および図１７を用いて説
明する。図１６および図１７は、半導体装置３の製造方
法の工程図である。
【００９８】まず、第１実施形態と同様に、図１〜図１
２に示す工程を行う。
【００９９】図１６に示すように、多結晶シリコン層６
３上に、例えば、ＣＶＤ法を用いて、シリコン酸化層７
７を形成する。次に、例えば、フォトリソグラフィとエ
ッチングにより、シリコン酸化層７７をパターンニング
する。これにより、多結晶シリコン層６３のうち、図１
８に示す抵抗素子５００が形成される領域上に、シリコ
ン酸化層７７を残す。
【０１００】図１７に示すように、拡散工程を行う。す
なわち、シリコン基板１１を拡散炉に入れ、シリコン酸
化層７７をマスクとして、多結晶シリコン層６３に、不
純物（例えば、リン）を熱拡散する。条件は、以下のと
おりである。
【０１０１】不純物：ＰＯＣｌ3 拡散温度：８００〜９００℃ 拡散時間：１５〜３０分 図１２に示すイオン注入工程およびこの拡散工程によ
り、図１８に示す抵抗素子４００の抵抗値（例えば、１
０〜１００Ω）が得られる。
【０１０２】後の工程は、第１実施形態にかかる半導体
装置１の製造方法と同じなので、説明を省略する。
【０１０３】第２実施形態にかかる半導体装置３の製造
方法によれば、上記第１実施形態にかかる半導体装置１
の製造方法で説明した（効果１）および（効果２）が生
じる。
【０１０４】さらに、第２実施形態にかかる半導体装置
３の製造方法によれば、抵抗値が異なる抵抗素子４０
０、５００を形成することができ、かつ、抵抗素子４０
０の最低抵抗値を下げることができる。
【０１０５】［第３実施形態］ ｛デバイスの構造｝図２１は、本発明の第３実施形態に
かかる半導体装置の断面を模式的に示す図である。第３
実施形態にかかる半導体装置５は、図１５に示す第１実
施形態と同様に、ＤＲＡＭ混載型半導体装置である。第
３実施形態にかかる半導体装置５において、第１実施形
態にかかる半導体装置１と同等の機能を有する部分に
は、同一符号を付してある。半導体装置５が半導体装置
１と相違する部分を説明し、同じ部分については説明を
省略する。
【０１０６】半導体装置５によれば、抵抗素子４００の
抵抗値は、例えば、５〜１０Ωであり、最低抵抗値が、
第１実施形態にかかる半導体装置１の抵抗素子４００に
比べて、小さい値になっている。これは、第３実施形態
にかかる半導体装置５の抵抗素子４００上に、チタンシ
リサイド層８１があるからである。なお、チタンシリサ
イド層８１は、セルプレート６７および上部電極６９
ａ、６９ｂ上にも位置している。
【０１０７】また、半導体装置５によれば、抵抗素子５
００上に、シリコン酸化層７７が位置している。シリコ
ン酸化層７７は、チタンシリサイド層８１形成工程にお
いてマスクとして用いられた物である。詳しくは、次の
デバイスの製造方法で説明する。
【０１０８】このような、半導体装置５によれば、上記
第１実施形態にかかる半導体装置１で説明した（効果
１）〜（効果４）が生じる。
【０１０９】｛デバイスの製造方法｝図２１に示す半導
体装置５の製造方法を、図１９および図２０を用いて説
明する。図１９および図２０は、半導体装置５の製造方
法の工程図である。
【０１１０】まず、第１実施形態と同様に、図１〜図１
２に示す工程を行う。次に、第２実施形態と同様に、図
１６に示す工程を行う。
【０１１１】図１９に示すように、多結晶シリコン層６
３およびシリコン酸化層７７を覆うように、例えば、ス
パッタリングを用いて、厚さ２０〜５０ｎｍのチタン層
７９を形成する。そして、チタン層７９が形成されたＰ
-型シリコン基板１１を、例えば、窒素雰囲気中で第１
の熱処理をする。第１の熱処理は、例えば、６５０〜７
５０℃で、３０〜６０秒の条件で行う。
【０１１２】この第１の熱処理により、図２０に示すよ
うに、チタンシリサイド層８１が形成される。そして、
例えば、ウエットエッチングにより、窒化チタン層およ
び未反応のチタン層を除去する。次に、例えば、第２の
熱処理をする。第２の熱処理は、例えば、８００〜８５
０℃で、３０〜６０秒の条件で行う。第２の熱処理によ
り、チタンシリサイド層２１ａ、２１ｂ、２１ｃでは、
高抵抗の結晶構造（Ｃ４９構造）から低抵抗の結晶構造
（Ｃ５４構造）に相転移がなされる。
【０１１３】後の工程は、第１実施形態にかかる半導体
装置１の製造方法と同じなので、説明を省略する。
【０１１４】第３実施形態にかかる半導体装置５の製造
方法によれば、上記第１実施形態にかかる半導体装置１
の製造方法で説明した（効果１）および（効果２）が生
じる。
【０１１５】さらに、第３実施形態にかかる半導体装置
５の製造方法によれば、抵抗値が異なる抵抗素子４０
０、５００を形成することができ、かつ、抵抗素子４０
０の最低抵抗値を下げることができる。
【０１１６】［第４実施形態］図２２は、本発明の第４
実施形態にかかる半導体装置の断面を模式的に示す図で
ある。第４実施形態にかかる半導体装置７は、図１５に
示す第１実施形態と同様に、ＤＲＡＭ混載型半導体装置
である。第４実施形態にかかる半導体装置７において、
第１実施形態にかかる半導体装置１と同等の機能を有す
る部分には、同一符号を付してある。半導体装置７が半
導体装置１と相違する部分を説明し、同じ部分について
は説明を省略する。
【０１１７】半導体装置７によれば、二つの容量素子が
直列接続された構造ではなく、容量素子６００ａのみの
構造である。容量素子一つのみでも、容量素子が絶縁破
壊するおそれがない場合は、第４実施形態にかかる半導
体装置７のような構造となる。
【０１１８】次に、下部電極５５ａと配線との電気的導
通について説明する。接続層１９の一方端部は、これま
での実施形態と同様に、下部電極５５ａと一体形成され
た埋め込み接続層５８ｃと接続されている。一方、接続
層１９の他方端部には、層間絶縁層７１、４７、３５、
シリコン窒化層３３、ＴＥＯＳ層３１を貫通するコンタ
クトホール８７が通じている。コンタクトホール８７に
は、埋め込み接続層として機能するタングステンプラグ
８３が充填されている。タングステンプラグ８３は、接
続層１９の他方端部と接続されている。層間絶縁層７１
上には、タングステンプラグ８３と接続されたアルミ配
線８５がある。
【０１１９】このような、半導体装置７によれば、上記
第１実施形態にかかる半導体装置１で説明した（効果
１）〜（効果３）が生じる。
【０１２０】図２２に示す半導体装置７は、第１実施形
態にかかる半導体装置１の製造方法と同様の方法を用い
ることにより、製造することができる。なお、第２実施
形態にかかる半導体装置３の製造方法を用いれば、半導
体装置７の抵抗素子４００、抵抗素子５００のそれぞれ
の抵抗値を、半導体装置３の抵抗素子４００、抵抗素子
５００の抵抗値と同じにすることができる。また、第３
実施形態にかかる半導体装置５の製造方法を用いれば、
半導体装置７の抵抗素子４００、抵抗素子５００のそれ
ぞれの抵抗値を、半導体装置５の抵抗素子４００、抵抗
素子５００の抵抗値と同じにすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図２】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図３】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図４】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図５】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図６】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図７】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図８】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図９】本発明の第１実施形態にかかる半導体装置の製
造工程を説明するために用いられる、シリコン基板を模
式的に示す断面図である。
【図１０】本発明の第１実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１１】本発明の第１実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１２】本発明の第１実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１３】本発明の第１実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１４】本発明の第１実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１５】本発明の第１実施形態にかかる半導体装置を
模式的に示す断面図である。
【図１６】本発明の第２実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１７】本発明の第２実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図１８】本発明の第２実施形態にかかる半導体装置を
模式的に示す断面図である。
【図１９】本発明の第３実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図２０】本発明の第３実施形態にかかる半導体装置の
製造工程を説明するために用いられる、シリコン基板を
模式的に示す断面図である。
【図２１】本発明の第３実施形態にかかる半導体装置を
模式的に示す断面図である。
【図２２】本発明の第４実施形態にかかる半導体装置を
模式的に示す断面図である。
【符号の説明】
１１ Ｐ-型シリコン基板 １３ Ｐ型ウェル １３ａ 活性領域 １５ａ、１５ｂ、１５ｃ フィールド酸化層 １７ａ、１７ｂ ゲート電極 １９ 接続層 ２１ 多結晶シリコン層 ２３ タングステンシリサイド層 ２５ａ、２５ｂ ゲート酸化層 ２７ シリコン酸化層 ２９ａ、２９ｂ、２９ｃ Ｎ-型不純物領域 ３１ ＴＥＯＳ層 ３３ シリコン窒化層 ３５ 層間絶縁層 ３７ コンタクトホール ３９ Ｎ+型不純物領域 ４１ａ、４１ｂ、４１ｃ Ｎ+型ソース／ドレイン領域 ４３ 多結晶シリコン層 ４５ タングステンシリサイド層 ４７ 層間絶縁層 ４９ａ、４９ｂ Ｎ+型不純物領域 ５１ａ、５１ｂ、５１ｃ、５１ｄ コンタクトホール ５３ａ、５３ｂ ストレージノード ５５ａ、５５ｂ 下部電極 ５７ アモルファスシリコン層 ５８ａ〜５８ｄ 埋め込み接続層 ６１ ＯＮ層 ６３ 多結晶シリコン層 ６５ レジスト ６７ セルプレート ６９ａ、６９ｂ 上部電極 ７１ 層間絶縁層 ７３ａ〜７３ｆ タングステンプラグ ７５ａ〜７５ｆ アルミ配線 ７７ シリコン酸化層 ７９ チタン層 ８１ チタンシリサイド層 ８３ タングステンプラグ ８５ アルミ配線 ８７ コンタクトホール １００ａ、１００ｂ ワード線 ２００ａ、２００ｂ ＭＯＳ電界効果トランジスタ ３００ ビット線 ４００ 抵抗素子 ５００ 抵抗素子 ６００ａ、６００ｂ 容量素子 ７００ａ、７００ｂ セル容量 １０００ ＤＲＡＭ領域 ２０００ アナログ素子領域
フロントページの続き Ｆターム(参考） 5F038 AC05 AC07 AC10 AC16 DF03 DF05 EZ12 EZ13 5F083 AD01 AD10 AD21 AD42 AD48 AD49 AD51 AD60 AD61 GA09 GA12 GA28 JA04 JA33 JA35 JA36 JA39 JA53 JA56 KA01 KA19 KA20 MA06 MA15 MA17 MA18 PR36 PR42 PR43 PR47 PR48 PR52 PR57 ZA12

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板のＤＲＡＭ領域に形成され
    た、セル容量を含むＤＲＡＭと、 前記半導体基板のアナログ素子領域に形成された、容量
    素子と、 を備えた、半導体装置の製造方法であって、 （ａ）前記セル容量のストレージノードと、前記容量素
    子の下部電極と、を同時に形成する工程と、 （ｂ）前記セル容量の誘電体層と、前記容量素子の誘電
    体層と、を同時に形成する工程と、 （ｃ）前記セル容量のセルプレートと、前記容量素子の
    上部電極と、を同時に形成する工程と、 を備えた半導体装置の製造方法。
  2. 【請求項２】 請求項１において、 前記工程（ａ）の前に、 前記ＤＲＡＭの構成要素であるワード線と、 前記ワード線と同じ層に位置し、前記下部電極を他の半
    導体素子と電気的に導通させるために用いられる接続層
    と、 を同時に形成する工程、 を備えた半導体装置の製造方法。
  3. 【請求項３】 請求項１または２において、 （ｄ）前記アナログ素子領域に、第１抵抗素子および第
    ２抵抗素子を形成する工程、 を備え、 前記工程（ｄ）は、前記工程（ｃ）と同一工程であり、 前記工程（ｄ）において、前記第１抵抗素子が形成され
    る領域への不純物のイオン注入回数を、前記第２抵抗素
    子が形成される領域への不純物のイオン注入回数よりも
    多くすることにより、前記第１抵抗素子の抵抗値を、前
    記第２抵抗素子の抵抗値よりも低くする、半導体装置の
    製造方法。
  4. 【請求項４】 請求項１または２において、 （ｄ）前記アナログ素子領域に、第１抵抗素子および第
    ２抵抗素子を形成する工程、 を備え、 前記工程（ｄ）は、前記工程（ｃ）と同一工程であり、 前記工程（ｄ）において、前記第１抵抗素子が形成され
    る領域に不純物を拡散することにより、前記第１抵抗素
    子の抵抗値を、前記第２抵抗素子の抵抗値よりも低くす
    る、半導体装置の製造方法。
  5. 【請求項５】 請求項１または２において、 （ｄ）前記アナログ素子領域に、第１抵抗素子および第
    ２抵抗素子を形成する工程、 を備え、 前記工程（ｄ）は、前記工程（ｃ）と同一工程であり、 前記工程（ｄ）において、前記第１抵抗素子が形成され
    る領域にシリサイド層を形成することにより、前記第１
    抵抗素子の抵抗値を、前記第２抵抗素子の抵抗値よりも
    低くする、半導体装置の製造方法。
  6. 【請求項６】 半導体基板のＤＲＡＭ領域に形成され
    た、セル容量を含むＤＲＡＭと、 前記半導体基板のアナログ素子領域に形成された、容量
    素子と、 を備えた、半導体装置において、 層間絶縁層および埋め込み接続層を備え、 前記層間絶縁層は、前記半導体基板と前記容量素子との
    間に位置し、 前記埋め込み接続層は、前記容量素子の下部電極を他の
    半導体素子と電気的に導通させるために用いられ、 前記埋め込み接続層は、前記層間絶縁層に形成された接
    続孔に位置し、 前記埋め込み接続層の一方端部は、前記下部電極の底面
    において、前記下部電極と接続している、 半導体装置。
  7. 【請求項７】 請求項６において、 接続層を備え、 前記接続層は、前記下部電極を他の半導体素子と電気的
    に導通させるために用いられ、 前記接続層は、前記ＤＲＡＭの構成要素であるワード線
    と同じ層に位置し、 前記接続層は、前記埋め込み接続層の他方端部と接続し
    ている、半導体装置。
  8. 【請求項８】 請求項７において、 他の容量素子を備え、 前記他の容量素子は、前記アナログ素子領域に位置し、 前記容量素子と前記他の容量素子とは、前記埋め込み接
    続層および前記接続層により、直列接続されている、 半導体装置。
  9. 【請求項９】 請求項６〜８のいずれかにおいて、 第１抵抗素子および第２抵抗素子を備え、 前記第１および前記第２抵抗素子は、前記アナログ素子
    領域に位置し、 前記第１抵抗素子中の不純物濃度が、前記第２抵抗素子
    中の不純物濃度より高いことにより、前記第１抵抗素子
    の抵抗値は、前記第２抵抗素子の抵抗値よりも低い、 半導体装置。
  10. 【請求項１０】 請求項６〜８のいずれかにおいて、 第１抵抗素子および第２抵抗素子を備え、 前記第１および前記第２抵抗素子は、前記アナログ素子
    領域に位置し、 前記第１抵抗素子が、シリサイド層を含むことにより、
    前記第１抵抗素子の抵抗値は、前記第２抵抗素子の抵抗
    値よりも低い、 半導体装置。
  11. 【請求項１１】 請求項６〜１０のいずれかにおいて、 前記容量素子の誘電体層の厚みは、前記セル容量の誘電
    体層の厚みと同じである、 半導体装置。
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