JP2004526326A - 金属ビット線コンタクトを製造するための方法 - Google Patents
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Abstract
【選択図】図1E
Description
【0001】
本発明は、半導体ウェハ上に金属コンタクト、特に、集積回路(IC)のビット線コンタクトを製造する方法に関し、および、特に、ダイナミックランダムアクセスメモリ(DRAM)にて用いるための、このタイプの金属ビット線コンタクトを有するメモリセルに関する。
【背景技術】
【0002】
接触構造は、パターニング法によりウェハの絶縁層にて形成され、その後、半導体チップ上の集積回路(IC)における電子素子間を接触させるために、導電性材料で充填される。用いられる導電性材料は、金属、合金、ドープ半導体および導電性有機物である。種々の材料は異なった電気的特性を有する。金属または合金からできたコンタクトは、通常、最良の導電性を有する。
【0003】
しかしながら、ダイナミックメモリチップの場合、現在の技術水準によると、半導体層との接触は、周辺回路における周辺基板の金属コンタクトにおいてのみ生じ、メモリセル自体においては生じない。
【0004】
DRAMの高集積密度に基づいて、メモリセルのビット線コンタクトは、比較的小さい接触表面積で、非常に高いアスペクト比を有する。これは、金属ビット線コンタクトを製造するための均一のライナー層の導入が、メモリセルアレイにおいて実用的でないことを意味する。しかしながら、このタイプのライナー層は、金属の堆積およびさらなる熱処理の間に生じ得る半導体基板の損傷を防止するために、半導体基板と金属との間に必要とされる。
【0005】
さらに、ビット線の接触面の領域にて直接的に規定される構成素子は、ビット線コンタクトが製造されるプロセスに対して極めて敏感に反応する。金属および半導体の伝導帯の異なった電位を補償するために、通常、金属が半導体層との接触のために用いられる場合に必要とされる不純物原子での半導体のドーピングは、半導体基板の結晶格子にかなりの損傷を引き起こす。これらの損傷は、メモリセルの機能を損ない、最悪の場合、メモリセル全体の破壊につながる。
【0006】
金属コンタクトを製造する際の上述の問題を視野に入れて、ビット線のコンタクトホールを充填するために、半導体基板とのどんな特定の適合も必要とせず、かつ、高いアスペクト比でコンタクトホールを充填するために特に適切であるドープポリシリコンが、通常、用いられる。
【0007】
以下において、ポリシリコンプロセスと呼ばれるこの製造プロセスにおいて、ビット線構造は、通常、フォトリソグラフィ技術により規定される。この方法の場合、まず、ウェハ表面にフォトレジスト層が付与され、これは、次に、絶縁層をエッチングするためのマスクを形成する。コンタクトホールを充填するための層を堆積させる前に、フォトリソグラフィ層の構成部分としてのコンタクトホールに集まる自然酸化膜が除去されなければならない。洗浄工程は、従来、ウェットケミカルエッチングとして実行される。この作業のために用いられる化学物質、特にBHFは、多くの場合、さらに絶縁層を攻撃し、かつ所定のコンタクトホール構造をかなり拡大するので、このプロセスは、隣接し合うビット線間の短絡の危険を大いに高める。従って、このような短絡を防止するために、ビット線コンタクトは、最初から比較的小さい寸法にされる。しかしながら、この工程は、ビット線コンタクトをエッチングするためのプロセスウィンドウをかなり制限する。
【0008】
ビット線コンタクトの接触抵抗は、ポリシリコンプロセスの場合、ポリシリコンのドーピングによってかなり大幅に決定される。ビット線コンタクトの抵抗は、このプロセスの場合、よりポリシリコンが高濃度にドーピングされることによってのみ低減され得るが、これにより、ドーパントが外へ拡散して、選択トランジスタのチャネル領域中に入り、従って、トランジスタの機能が損なわれるという危険を引き起こす。ドーパントが外に拡散して選択トランジスタのチャネル領域の中に入る危険は、さらに、トランジスタの電極間の最小距離を規定し、従って、その程度をビット線コンタクトがポリシリコンプロセスにおいて低減され得るまで制限する。
【0009】
US 5 817 572 A号、DE 199 52 273 A1号およびUS 6 144 050 A号は、金属コンタクトの充填材と活性領域との間に設けられたライナー層との金属コンタクトを開示する。これに対して、DE 297 22 440 U1号は、ビット線コンタクトが金属の充填材を有する半導体メモリを開示する。
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明の目的は、集積回路における金属のビット線コンタクト、特に、メモリセルアレイにおけるビット線コンタクトの製造に含まれる手順を改善すること、および、集積および性能に関して改善されたメモリセルを提供することである。
【0011】
この目的は、請求項1による半導体ウェハ上に金属ビット線コンタクトを製造する方法によって、および、請求項7によるメモリセルによって解決される。好適な改良点は、従属請求項に記載される。
【課題を解決するための手段】
【0012】
本発明によると、金属ビット線コンタクトを製造するために、ビット線のコンタクトホールのパターニング、および、次に続くコンタクトホール領域のドーピングの後、まず、ドーピングによって引き起こされる基板の損傷をアニールするために加熱工程が実行されて、その後、半導体基板上にライナー層が生成され、最後に、コンタクトホールが金属または合金で充填される。
【0013】
コンタクトホールを充填するために、金属または合金、特に、タングステン、アルミニウムまたは銅を用いる重要な利点は、コンタクトホール領域において半導体基板の適切にドーピングされたと仮定して、ポリシリコンプロセスが用いられた場合、ポリシリコン/半導体接触面の接触抵抗と比較して、金属/半導体接触面における接触抵抗がかなり小さいことである。これにより、ダイナミックランダムアクセスメモリ(DRAM)のビット線コンタクトの場合、関連する選択トランジスタの飽和電流が著しく増加する。
【0014】
同様に有利なのは、本発明による金属のビット線コンタクトにおいては、ポリシリコンプロセスと比較して、隣接する構成素子への、特に、選択トランジスタのチャネル領域へのドーパントの拡散、および、従って、その結果生じる当該構成素子の機能障害が、はるかに守備良く制御され得ることである。ポリシリコンンで充填されたコンタクトホールと比較して、より有利な金属のビット線コンタクトの接触抵抗は、集積構造の寸法を縮小することが可能であることを意味する。従って、本発明による方法は、特に、DRAMにおいて、より高い集積密度を達成するために用いられ得る。
【0015】
本発明の別の重要な利点は、金属ビット線コンタクトを製造する間、自然酸化膜を除去するためにコンタクトホールがフォトリソグラフによってパターニングされた後、ポリシリコンプロセスにおいて実行されるBHFを用いる洗浄工程が、はるかに短縮され得ることである。その結果、ポリシリコンプロセスにおいて生じるような、コンタクトホールのかなりの拡大、およびこの拡大と関連する隣接する接触線間の短絡の危険が大幅に低減され得る。従って、ポリシリコンプロセスの間、コンタクトホールが拡大するために引き起こされるコンタクトホールの寸法の縮小、およびこのコンタクト構造を製造する間のプロセスウィンドウに対する関連する制限が実質的に回避される。
【0016】
ライナーの生成は、ビット線コンタクトホールの充填材と半導体基板との間に障壁層を生成させ、通常、メタライゼーションの間に生じる基板の損傷を防止する。半導体基板と、コンタクトホールの金属充填材との間の中間層として導入されるライナー層の材料としてのTiまたはTi/TiNの使用、およびスパッタリングプロセス、化学気相成長(CVD)プロセスまたは原子層堆積(ALD)プロセスの使用は、本発明によるプロセスにおいて、高いアスペクト比を有するコンタクトホール、特に、ダイナミックメモリセルのビット線コンタクトホールであっても均一なコーティングを可能にする。このようにして、メタライゼーションによって引き起こされ得る半導体基板における任意の損傷を防止することが確実に可能となる。
【0017】
本発明により、半導体ウェハのドーピングがコンタクトホール領域にて実行された後、局所的に制限された電気的接触層を形成するために、この半導体基板は加熱される。その結果、ドーピングによって引き起こされる半導体基板の結晶格子における可能な損傷がアニールされ、従って、本発明による方法によって製造される構造の機能を制限しない。
【0018】
本発明の好適な実施形態により、ビット線コンタクトおよびメモリセルの周辺コンタクトのためのコンタクトホールにおけるドーピングが、共通の処理工程にてセルアレイにおいてマスクを用いて行われ、従って、本発明の金属コンタクトとしてのビット線コンタクトの設計は、DRAMの製造のために用いられるポリシリコンプロセスと比較して、より少ない処理工程が必要とされることを意味する。
【0019】
半導体ウェハ上の絶縁層におけるコンタクトホールのパターニングがデュアルダマシンプロセスによって行われる本発明のさらなる好適な実施形態によると、通常必要とされる、BHFを用いるビット線コンタクトを洗浄する別個の工程が全く省略され得、その結果、洗浄プロセスの結果として生じ得るコンタクトホールの所望でない拡大が完全に回避される。
【0020】
本発明は、添付の図面を参照してより詳細に説明される。
【0021】
金属ビット線コンタクトを製造するための本方法によるプロセスシーケンスは、ダイナミックランダムアクセスメモリ(DRAM)のメモリセル、すなわち、トレンチキャパシタを有するメモリセルにおけるメモリセルのビット線コンタクトの例を参照して示される。しかしながら、本発明の意味する範囲において、本発明によるプロセスシーケンスは、他の設計のメモリセルにも適用され得る。上述のプロセスが、同様に、相補的ドーピングを有する構造に適用されることもまた本発明の範囲内である。
【0022】
図1A〜図1Eは、ビット線コンタクトの形成において含まれる種々の処理工程の間の、半導体ウェハの断面図を示す。
【0023】
図1Aは、先行する処理工程の間にセル構造が生成された、ビット線コンタクトを形成する前のダイナミックメモリセルの断面を示す。メモリセルは、トレンチキャパシタ20および選択トランジスタ30を含み、好適には、プレーナ技術により生成される。選択トランジスタ30は、P−ドーピング半導体基板10における2つのN−ドーピング拡散領域31を含み、これらは、2つの拡散領域31間のチャネル33の上にソース/ドレイン電極および高濃度のN−ドーピング領域32を規定し、その領域32は、絶縁層40内に配置されてゲート電極を形成する。トレンチキャパシタ20は、内部キャパシタ電極を形成する高濃度のN−ドーピング材料23で充填される。この電極は、同様に、高誘電率εrを有する薄膜21によって、トレンチキャパシタの外部電極を形成する半導体基板10における高濃度のN−ドーピング領域11から分離される。
【0024】
選択トランジスタ30の高濃度ドーピング拡散領域31への導電接続を形成するために、トレンチキャパシタ20の外部電極11は、選択トランジスタ30のソース/ドレイン電極31との重なりを有する。
【0025】
選択トランジスタ30のソース/ドレイン電極31とビット線との間にコンタクトを製造するために、処理工程において、それ自体公知のフォトリソグラフィ法により、絶縁層40におけるソース/ドレイン電極31の上にコンタクトホール50が生成される。さらなる処理工程において、エッチングされたコンタクトホール50における自然酸化膜が、公知の方法の1つを用いて除去され得る。あるいは、コンタクトホール50は、デュアルダマシンプロセスにより生成されてもよい。この場合、原則的に、自然酸化膜の別々の除去を有利にも省略することが可能である。図1Bは、コンタクトホール50が生成された後のメモリセルの断面図を示す。
【0026】
その後、図1Cに示されるように、さらなる処理工程において、局所的に区切られた接触層52がコンタクトホール50における基板表面に生成される。このために、コンタクトホール50にて露出した基板表面に、好適には、イオン化されたドーパント51が打ち込まれる(bonbarded)。半導体基板における露出した接触面にてこのプロセスによって生成される高濃度のドーピング領域52は、絶縁層40の下に非常に小さい横方向のミグレーション、および、従って、ゲート電極32を有する。コンタクトホール領域52におけるイオン注入によって引き起こされ得る半導体表面の固体格子への損傷は、その後、加熱工程によりアニールされる。
【0027】
あるいは、コンタクトホール50における基板表面の局所的に制限された接触層52は、さらに、異なったドーピングプロセスを用いて、例えば、ドーパントの拡散に基づくプロセスにより生成され得る。このタイプの代替的ドーピングプロセスにおいて、加熱工程は、短期間または低温で実行され得るか、あるいは、このようなプロセスの使用が、コンタクトホール50における半導体基板に大きな損傷がないことを意味する場合、全体が省略され得る。
【0028】
その後、さらなる処理工程において、ライナー層60が、堆積法によりコンタクトホール50に堆積される。特に、スパッタリングプロセスがこのために用いられる。その結果として、コンタクトホールの底部が十分に確実に被覆されるからである。ライナー層60は、拡散領域52におけるコンタクトホール50のメタライゼーションの一部分として特定の金属が用いられる場合に生じ得る有害な化学反応を防止する。この場合、金属、特に、TiまたはTi/TiNあるいは合金からできたライナー層60を用いることが好ましい。基板に対して有利な接触抵抗を達成し、かつ金属の堆積の際に基板の損傷に対して有効な障壁を得るために、さらに、堆積したライナー層60は、プロセスのさらなる経過の間に加熱され得る。図1Dは、ライナー層60の堆積の後のメモリセルを示す。
【0029】
ビット線と、選択トランジスタ30の拡散領域31との間に導電接続を生成するために、コンタクトホール50は、図1Eに示されるように、金属または合金、この場合、好適には、タングステン、アルミニウムまたは銅で、それ自体公知である堆積方法により充填される。ビット線メタライゼーションは、好適には、周辺コンタクトホールの充填と同時に実行される。その後、それ自体公知である洗浄工程は、材料の残留物を消去し、かつ表面を平坦化する目的で実行される。
【0030】
本発明による方法の上述の例示的実施形態は、ビット線コンタクトホール50を充填するために金属または合金を用いる。この方法により製造されたビット線コンタクト55は、ポリシリコンで充填されるビット線コンタクトよりもかなり低い接触抵抗を有する。その結果、ポリシリコンで充填されたコンタクトと比較して、選択トランジスタ30の飽和電流をかなり増加させることが可能である。必要とされるBHFを用いる洗浄工程は、さらに、ポリシリコンプロセスと比較してかなり短いので、上述の製造プロセスにおいてビット線コンタクトホール50がわずかにしか拡大せず、その結果、2つのビット線コンタクト55間の短絡の危険がかなり低減される。
【0031】
本発明による金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスが、デュアルダマシンプロセスにより256MbitのDRAMの例を参照して説明される。
【0032】
図2A、図2C、図2E、図2Gおよび図2I〜図2Kならびに図2Mから図2Oは、ビット線コンタクトおよびさらなる周辺コンタクトの形成に含まれる種々の処理工程の間のトレンチキャパシタ20および選択トランジスタ30を有するシリコンウェハ10の断面図を示す。さらに、個々の処理工程を示すために、パターニングされた表面の図が図2B、図2D、図2F、図2Hおよび図2Lにて図示され、前の図における線100上の断面を示す。図2A〜図2Oに示されるプロセスシーケンスの間、相互接続およびコンタクトホールを充填するための金属としてタングステンが用いられる。
【0033】
図2Aは、低濃度でP−ドーピングされ、かつ、埋め込みN−ドーピング領域11、ならびに、さらに前の処理工程にて生成されたN−ドーピングおよびP−ドーピングェル(詳細には説明されない)を有するシリコンウェハ10を示す。2つのトレンチキャパシタ20およびさらなる周辺構造も、前の処理工程からこのシリコンウェハ10に形成されている。各トレンチキャパシタ20は、このトレンチキャパシタの内部電極を形成するヒ素がドーピングされたポリシリコン23で充填される。
【0034】
トレンチの下部において、この電極は、高い誘電率εrを有する窒化物層21を有し、およびトレンチの上部領域22において、この電極は、低誘電率εr’を有するSiO2層を有し、半導体基板10における比較的高濃度のN−ドーピング領域11から電極を分離する。この高濃度のN−ドーピング領域11は、トレンチキャパシタ20の外部電極を形成する。リンがドーピングされたポリシリコンの層は、トレンチキャパシタ20とそれぞれの選択トランジスタ30との間にコンタクトを製造するために、トレンチの上部領域22に形成される。
【0035】
2つの選択トランジスタ30は、2つのキャパシタ20のすぐ隣に形成される。2つの選択トランジスタ30の各々は、電流送達電極(ソース)および電流消費電極(ドレイン)として利用される2つの高濃度のN−ドーピング拡散領域31を有する。2つの電極31間のチャネル領域の上に、制御電極(ゲート)32が存在し、これは、好適には、Si3N4からなる絶縁層41に埋め込まれ、さらに好適には、リンでドーピングされたポリシリコンからなり、かつ、さらなる非導電層によりチャネル領域から絶縁される。メモリセルが動作している場合、ゲート電極32は、p型チャネル領域にて電界を生成し、かつトレンチキャパシタ20の読み出しおよび書き込み動作のために伝導チャネル33を解放する。
【0036】
図2Aに示されるメモリセルは、前の処理工程に由来し、かつ、本記載においてさらなる詳細が扱われないため、本発明にとって重要でないさらなる構造を依然として有する。メモリセルの表面は、さらに、好適にはSiO2からなり、かつTEOS気相成長プロセスおよび次の加熱工程を用いて前の処理工程において生成された絶縁層40によって覆われる。図2Bは、パターニングされていない絶縁相40の平面図を示す。
【0037】
ここで、図2Cに示されるように、選択トランジスタ30のN−ドーピング電極31とビット線との間に導電接続を形成するために、第1の処理工程において、ビット線コンタクトのコンタクトホールがリソグラフィ技術により規定される。このために、フォトレジスト42の層が絶縁層40に付与され、次に、露光され、その後、フォトリソグラフィマスク(図示せず)を用いて現像される。図2Dは、メモリセルのビット線接点53の構造を含むパターニングされたフォトレジスト層42の平面図を示す。
【0038】
コンタクトホール構造を形成するための絶縁層40、41のパターニングは、デュアルダマシンプロセスによって実行される。このプロセスにおいて、最初に、最上部の絶縁層40が、従来のウェットエッチングプロセスによってパターニングされる。このプロセスの間に生成される構造は、その後、下部絶縁層41のさらなるウェットエッチング用のマスクとして用いられる。ここに完全に提供される例示的実施形態においてコンタクトホールをパターニングするためのデュアルダマシン技術の使用は、通常、リソグラフィのパターニングの後に必要とされるBHFを用いるコンタクトホールの洗浄を完全に省略する。
【0039】
図2Eに示されるように、イオン注入は、その後、リソグラフィ工程により露出されたコンタクトホール50の基板表面において実行される。このプロセスにおいて、加速されたヒ素イオン51は、コンタクトホールの半導体表面上に打ち込まれる。このようにして形成される半導体表面の領域52は、ヒ素で高濃度にドーピングされ、かつプロセスの進行に従うビット線コンタクト50のメタライゼーション用の接触層を形成する。あるいは、イオン注入は、リンイオンを用いても実行され得る。図2Fは、メモリセルのビット線コンタクトのホール(50)を有するパターニングされた絶縁層40の平面図を示す。
【0040】
その後、以下の処理工程において、2つの絶縁層40、41のリソグラフィによるパターニングが、メモリセルアレイの周辺においてコンタクトホール70を生成するために再び実行される。このために、図2Gに示されるように、フォトレジスト43の層が表面に付与され、その後、マスクを用いて露光され、そして、標準的プロセスを用いて現像される。図2Iに示されるように、構造は、プラズマエッチングプロセス73により生成される。フォトレジスト43は、その後、第1のリソグラフィ工程と同じ方法で表面から除去される。図2Hは、メモリセルの周辺構造においてコンタクトホール70を有するパターニングされたフォトレジスト層45の平面図を示す。
【0041】
図2Jは、前のリソグラフィによるパターニングにより露出された周辺構造の基板表面上のさらなるイオン注入71を示す。このプロセスにおいて、第1のステップの間、用いられるイオンに対して適切である特殊なフォトレジスト(ここで図示せず)が表面に付与され、かつ現像される。次に続くヒ素イオン71の注入は、フォトレジストにより覆われない周辺コンタクト構造の領域においてのみ行われる。従って、このようにして準備された半導体基板10における領域72は、高濃度のヒ素のドーピングを有する接触層を有する。
【0042】
フォトレジストが除去された後、湿式洗浄工程がPiranhaおよびHuang/Megasonic法を用いて実行される。あるいは、図2Eおよび図2Jに図示される2つの注入プロセス51、71が共通の処理工程にて改変されたマスクにより実行され得る。
【0043】
次に、注入領域52、72の熱処理が実行される。その結果、イオン注入により引き起こされたコンタクトホール領域における半導体基板10において任意の損傷がアニールされる。
【0044】
以下の処理工程において、メモリセルのビット線コンタクトホール50と、周辺構造におけるコンタクトホール70との間にコンタクトを製造するために必要とされる相互接続が、フォトリソグラフィによって製造される。このプロセスにおいて、図2Kに示されるように、ウェハの表面がフォトレジスト層44で覆われ、マスクを通して露光され、かつ現像される。図2Lは、メモリセルの周辺部において、ビット線トラック54およびさらなる伝導トラック74を有するパターニングされたフォトレジスト層44の平面図を示す。
【0045】
図2Mは、フォトレジスト44の除去、および、次に続くPiranha法による表面の湿式洗浄の後、ビット線トラック54、およびメモリセルアレイの周辺構造におけるさらなる相互接続74の絶縁層40においてプラズマエッチングによって形成された構造を示す。
【0046】
図2Nは、コンタクトホールにおける自然酸化膜の除去、および次に続くライナー層60の堆積の後のウェハ表面の断面図を示す。このプロセスにおいて、金属(例示的実施形態にて示されるのはチタンである)は、スパッタリングプロセスによりウェハの表面に付与されており、底面の十分な被覆を確実にする。
【0047】
金属の堆積の間、基板に対する好適な接触抵抗を達成し、かつ、基板への損傷に対する有効な障壁を得るために、ライナー層60は、次に続く処理工程において加熱される。
【0048】
図2Oは、ビット線接続55が実行された後のウェハを示す。このために、改変された化学気相成長(MCVD)プロセスを用いてタングステンがウェハの表面上に堆積し、かつ、従って、タングステンは、金属がビット線54、55、および周辺コンタクト74、75のより深い構造にのみ存在するように、化学的機械的研磨により平坦化されている。ここで示されるプロセスシーケンスの最後の工程において、残留物を研磨する工程を省くために、ウェハ表面の湿式洗浄が実行される。
【0049】
上述の本発明によるプロセスの例示的実施形態において、ビット線コンタクト55を製造するためにデュアルダマシン技術が用いられる。この場合、ポリシリコンプロセスにおいて必要とされるBHFを用いるコンタクトホールにおける自然酸化膜の除去は、全体が省略され得る。従って、ビット線コンタクトホール50は、ポリシリコンプロセスとは異なり拡大されず、従って、隣接し合うビット線コンタクト55間の短絡の危険が最小化される。
【0050】
説明されたプロセスにおいて、ビット線コンタクトおよび周辺コンタクトのコンタクトホールを充填するために同じ金属(この場合好適にはタングステン)が用いられ、その結果、ドープポリシリコンでのビット線コンタクトホールの充填がさらなる処理工程を必要とするポリシリコンプロセスとは異なって、メタライゼーション全体が単一の処理工程で実行され得る。
【0051】
上述の例示的実施形態により製造されるビット線コンタクト55は、ポリシリコンプロセスを用いて製造されたビット線コンタクトよりもかなり低い抵抗を有する。上述の本発明の方法を用いて製造されるビット線コンタクト55において、ポリシリコンプロセスにて生じるような、ビット線コンタクト55から、選択トランジスタ20のチャネル領域22へのドーパントの大きな拡散が起こらないので、この方法は、電極31間かなり短い距離、従って、DRAMの全体的により高い集積密度を達成するために用いられ得る。
【図面の簡単な説明】
【0052】
【図1A】図1Aは、DRAM用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図1B】図1Bは、DRAM用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図1C】図1Cは、DRAM用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図1D】図1Dは、DRAM用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図1E】図1Eは、DRAM用の本発明によるメモリセルの金属ビット線コンタクトを製造するための本発明によるプロセスシーケンスを示す。
【図2A】図2Aは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2B】図2Bは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2C】図2Cは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2D】図2Dは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2E】図2Eは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2F】図2Fは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2G】図2Gは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2H】図2Hは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2I】図2Iは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2J】図2Jは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2K】図2Kは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2L】図2Lは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2M】図2Mは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2N】図2Nは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
【図2O】図2Oは、256MbitのDRAM用の金属ビット線コンタクトを製造するための本発明によるさらなるプロセスシーケンスを示す。
Claims (10)
- 半導体基板(10)に絶縁層(40)を付与する工程と、
ビット線コンタクトホール(50)を生成するために、該絶縁層(40)をパターニングする工程と、
局所的に区切られた電気的接触層(52)を生成するために、該ビット線コンタクトホール(50)の領域にて該半導体基板(10)をドーピングする工程と、
該ビット線コンタクトホール(50)を充填するために、金属または合金を堆積させる工程と
を包含する、半導体基板上に金属ビット線コンタクトを製造する方法であって、
該半導体基板(10)の該ドーピングする工程の間に引き起こされた基板の損傷をアニールするために加熱工程が実行されることと、
該ビット線コンタクトホール(50)に金属または合金を堆積させる前に、スパッタリングプロセス、化学気相成長プロセスまたは原子層堆積プロセスを用いて、該ビット線コンタクトホール(50)によって露出された該半導体基板(10)上にライナー層(60)が堆積されることと
を特徴とする、方法。 - 前記ビット線コンタクト(50)をパターニングする工程は、デュアルダマシンプロセスにより実行されることを特徴とする、請求項1に記載の方法。
- 前記ビット線コンタクトホール(50)を充填するために、タングステン、アルミニウムまたは銅が用いられることを特徴とする、請求項1または2に記載の方法。
- 前記ライナー層(60)は、TiまたはTi/TiNからなることを特徴とする、請求項1〜3のいずれか1つに記載の方法。
- 周辺コンタクトホール(70)が、前記半導体基板(10)上にさらに形成され、かつ、前記ビット線コンタクトホール(50)と同じ処理工程にて、金属または合金で充填されることを特徴とする、請求項1〜4のいずれか1つに記載の方法。
- 前記半導体基板(10)をドーピングする前記工程は、前記周辺コンタクトホール(70)の領域にて実行されるドーピングと同じマスクを用いて、前記ビット線コンタクトホール(50)の領域にて行われることを特徴とする、請求項5に記載の方法。
- 実質的に1つの半導体基板(10)にて形成される、選択トランジスタ(30)およびストレージキャパシタ(20)を有するメモリセルであって、
該選択トランジスタ(30)のビット線コンタクト(55)が形成される絶縁層(40)が該半導体基板(10)上に提供されることと、
該ビット線コンタクト(55)は、金属または合金を含む充填材を有することと、
ライナー層(60)は、該半導体基板(10)と、該ビット線コンタクト(55)の該充填物との間に形成されることと、
該半導体基板(10)は、該ビット線コンタクトホール(50)の領域にて、局所的に制限された導電性接触層(52)を有することと
を特徴とする、メモリセル。 - 前記ビット線コンタクト (55)は、タングステン、アルミニウムまたは銅からなることを特徴とする、請求項7に記載のメモリセル。
- 前記ライナー層(60)は、TiまたはTi/TiNからなることを特徴とする、請求項7または8に記載のメモリセル。
- 前記メモリセルは、メモリセル構成の一部分であることと、
前記周辺コンタクト(75)は、同じ構造平面にて形成され、かつ前記ビット線コンタクト(55)の充填材と同様の充填材を有することと
を特徴とする、請求項7〜9のいずれか1つに記載のメモリセル。
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