JP4499679B2 - 半導体装置及びその製造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
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以下、本発明の第1の実施形態の第1変形例について図面を参照しながら説明する。
以下、本発明の第1の実施形態の第2変形例について図面を参照しながら説明する。
以下、本発明の第2の実施形態について図面を参照しながら説明する。
以下、本発明の第2の実施形態の一変形例について図面を参照しながら説明する。
2 ビット線拡散層
2a 露出領域
3 ビット線絶縁膜
4 ワード線
5 側壁絶縁膜
6 接続拡散層
6a 接続部(重畳接続部)
6A 接続拡散層
7 金属シリサイド層
8 層間絶縁膜
9 (ビット線)コンタクト
10 ゲート絶縁膜
10a 開口部
40 ダミーワード線
40A ダミーワード線
Claims (13)
- 半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、前記各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、前記半導体領域上における互いに隣接する前記各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、前記半導体領域の上にそれぞれ列方向に形成され且つ前記各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、前記各ゲート絶縁膜と前記各ワード線との交差部にメモリセルが形成される半導体装置であって、
前記半導体領域の上部には、前記各ビット線拡散層の直上で且つ前記ビット線絶縁膜が形成されていない領域において前記各ビット線拡散層とそれぞれ電気的に接続された接続部を有する複数の接続拡散層が形成されており、
前記半導体領域における前記各接続部の上面の高さは、前記各接続拡散層における前記接続部を除く領域の上面の高さよりも低いことを特徴とする半導体装置。 - 前記各接続部は、前記各接続拡散層の端部と前記各ビット線拡散層の端部とが互いに重なることによって形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記各接続拡散層の少なくとも一部及び前記各接続部の少なくとも一部には金属シリサイド層が形成されており、
前記金属シリサイド層における前記各接続部の上側の面は、前記各接続拡散層の上側の面よりも低いことを特徴とする請求項1又は2に記載の半導体装置。 - 前記接続拡散層の拡散深さは、前記ビット線拡散層の拡散深さよりも深いことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記複数のワード線のうち前記各接続部と隣接するワード線は、動作に寄与しないダミーワード線であり、
前記各接続部は、前記半導体領域における前記ダミーワード線の下方の一部にまで延在していることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記ダミーワード線の幅は前記各ワード線の幅よりも大きいことを特徴とする請求項5に記載の半導体装置。
- 前記接続拡散層の上に形成されたビット線コンタクトをさらに備えていることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 半導体領域の上部に形成され、それぞれ行方向に延びる複数のビット線拡散層と、前記各ビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、前記半導体領域上における互いに隣接する前記各ビット線拡散層同士の間に形成された複数のゲート絶縁膜と、前記半導体領域の上にそれぞれ列方向に形成され且つ前記各ビット線絶縁膜及び各ゲート絶縁膜と交差する複数のワード線とを備え、前記各ゲート絶縁膜と前記各ワード線との交差部にメモリセルが形成される半導体装置の製造方法であって、
前記半導体領域の上部に、それぞれ行方向に延びる前記複数のビット線拡散層を形成する工程(a)と、
前記複数のビット線拡散層の上にそれぞれビット線絶縁膜を形成する工程(b)と、
前記半導体領域の上に、前記各ビット線拡散層及び各ビット線絶縁膜と交差するように列方向に延びる複数のワード線を形成する工程(c)と、
前記各ビット線絶縁膜における一方の端部と該端部と隣接する各ワード線との間の領域であって少なくとも前記各ビット線拡散層の端部を含む領域を除去することにより、前記各ビット線拡散層の一方の端部をそれぞれ露出する露出領域を形成する工程(d)と、
前記半導体領域に行方向に延びる複数の拡散層を選択的に形成することにより、前記各露出領域を含む領域に接続部を形成すると共に、該接続部により前記各ビット線拡散層と電気的に接続される接続拡散層を形成する工程(e)とを備え、
前記工程(d)の処理により、前記半導体領域における前記各接続部の上面の高さは、前記各接続拡散層における前記各接続部を除く領域の上面の高さよりも低くなることを特徴とする半導体装置の製造方法。 - 前記半導体領域はシリコンからなり、
前記工程(e)よりも後に、前記接続部の少なくとも一部に、前記接続部を金属によりシリサイド化した金属シリサイド層を形成する工程(f)をさらに備えていることを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記工程(e)において、前記接続拡散層は、その拡散深さを前記ビット線拡散層の拡散深さよりも深くなるように形成することを特徴とする請求項8又は9に記載の半導体装置の製造方法。
- 前記工程(c)において、前記複数のワード線のうち前記各接続部が形成される領域と隣接するワード線を動作に寄与しないダミーワード線として形成し、
前記工程(e)において、前記各接続拡散層を、前記各接続部が前記ダミーワード線の下方の一部にまで延在するように形成することを特徴とする請求項8〜10のいずれか1項に記載の半導体装置の製造方法。 - 前記工程(c)において、前記ダミーワード線の幅を前記各ワード線の幅よりも大きく形成することを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記工程(e)よりも後に、前記複数の接続拡散層及び複数のワード線を含む前記半導体領域の上に層間絶縁膜を形成する工程(g)と、
前記層間絶縁膜に、前記各接続拡散層と電気的に接続されるビット線コンタクトを形成する工程(h)とをさらに備えていることを特徴とする請求項8〜12のいずれか1項に記載の半導体装置の製造方法。
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