JP2009059927A - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】まずメモリゲート電極MGの一方の側壁側に犠牲層ILのパターンが位置する配置状態が形成される。その配置状態から、メモリゲート電極MGの他方の側壁による段差部を覆うようにコントロールゲート用導電層CGが形成される。コントロールゲート用導電層CGに異方性エッチングを施してメモリゲート電極MGの他方の側壁に沿ってコントロールゲート用導電層CGを残存させることにより、コントロールゲート用導電層CGからコントロールゲート電極CGが形成される。
【選択図】図10
【解決手段】まずメモリゲート電極MGの一方の側壁側に犠牲層ILのパターンが位置する配置状態が形成される。その配置状態から、メモリゲート電極MGの他方の側壁による段差部を覆うようにコントロールゲート用導電層CGが形成される。コントロールゲート用導電層CGに異方性エッチングを施してメモリゲート電極MGの他方の側壁に沿ってコントロールゲート用導電層CGを残存させることにより、コントロールゲート用導電層CGからコントロールゲート電極CGが形成される。
【選択図】図10
Description
本発明は、不揮発性半導体記憶装置の製造方法に関し、特に、絶縁性の電荷蓄積層、メモリゲート電極およびコントロールゲート電極を有する不揮発性半導体記憶装置の製造方法に関するものである。
不揮発性半導体記憶装置として、絶縁膜を積層して、その界面や絶縁膜中のトラップなどに電荷を蓄える絶縁膜型のメモリが知られている。この絶縁膜型のメモリには、メモリ動作をさせるメモリゲート電極を持つメモリゲートMOS(Metal Oxide Semiconductor)部と、セルの選択を行うコントロールゲート電極を持つコントロールゲートMOS部とを有するスプリットゲート型のメモリセル構造がある(特許文献1参照)。
このメモリセル構造において、特にメモリゲートMOS部のゲート絶縁膜は、2つのシリコン酸化膜でシリコン窒化膜を挟む構造を有しており、いわゆるMONOS(Metal-Oxide-Nitride-Oxide-Silicon)構造を有している。
上記文献に開示された上記構造の製造方法は、以下のとおりである。
まず半導体基板上にゲート絶縁膜を介してコントロールゲート電極のパターンが形成される。このコントロールゲート電極のパターンを覆うように、半導体基板上にシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との3層の積層構造よりなるONO(Oxide-Nitride-Oxide)膜が形成される。このONO膜上に、メモリゲート電極用の導電層が形成される。ONO膜の上面が露出するまでメモリゲート電極用の導電層に異方性エッチングを施すことにより、コントロールゲート電極のパターンの両側壁の各々にメモリゲート電極が形成される。
まず半導体基板上にゲート絶縁膜を介してコントロールゲート電極のパターンが形成される。このコントロールゲート電極のパターンを覆うように、半導体基板上にシリコン酸化膜とシリコン窒化膜とシリコン酸化膜との3層の積層構造よりなるONO(Oxide-Nitride-Oxide)膜が形成される。このONO膜上に、メモリゲート電極用の導電層が形成される。ONO膜の上面が露出するまでメモリゲート電極用の導電層に異方性エッチングを施すことにより、コントロールゲート電極のパターンの両側壁の各々にメモリゲート電極が形成される。
この後、コントロールゲート電極のパターンの一方側壁のメモリゲートを残して他方側壁のメモリゲートを除去するために、一方側壁のメモリゲート上を覆い、かつ他方側壁のメモリゲートを露出するフォトレジストパターンが形成される。このレジストパターンをマスクとして他方側壁のメモリゲートがエッチング除去される。またレジストパターンから露出しているONO膜もエッチング除去される。
残存しているメモリゲート電極、コントロールゲート電極などをマスクとして半導体基板の表面にイオン注入が行われて、半導体基板の表面にソース領域およびドレイン領域の各々の低濃度領域が形成される。
この後、コントロールゲート電極の他方側壁とメモリゲート電極の側壁とに側壁絶縁層が形成される。この側壁絶縁層、メモリゲート電極、コントロールゲート電極などをマスクとして半導体基板の表面にイオン注入が行われて、半導体基板の表面にソース領域およびドレイン領域の各々の高濃度領域が形成される。
特開2005−294498号公報
デバイスの高集積化に伴なってメモリセルの縮小化を行う場合、上記のコントロールゲート電極およびメモリゲート電極も縮小化される。この際、コントロールゲート電極のゲート長が写真製版工程のマスクの重ね合わせ誤差量に対して不十分になる場合がある。この場合には、レジストパターンのエッジ部をコントロールゲート電極上に位置させようとしても、コントロールゲート電極からはみ出すおそれがある。
たとえば上記の製造方法において、コントロールゲート電極の一方側壁のメモリゲート上を覆い、かつ他方側壁のメモリゲートを露出するようにフォトレジストパターンを形成する場合に、そのレジストパターンのエッジがコントロールゲート電極上からずれて、他方側壁のメモリゲート上に位置する場合がある。この状態で、このレジストパターンをマスクとしてエッチングをすると、そのエッチング後に上記他方側壁のメモリゲートの一部が残存する。メモリゲートの一部が残存すると、この後のイオン注入時に、本来、ソース領域、ドレイン領域としてイオンを注入すべき領域にイオンを注入することができなくなる。結果として、ソース領域、ドレイン領域の未注入領域が生じて、メモリセルの電気特性が著しくばらつくという問題があった。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供することである。
本実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板の主表面上に形成された絶縁性の電荷蓄積層と、その電荷蓄積層上に形成されたメモリゲート電極と、そのメモリゲート電極の側部に形成されたコントロールゲート電極とを備え、かつメモリゲート電極およびコントロールゲート電極の一方を第1ゲート電極とし、他方を第2ゲート電極とする不揮発性半導体記憶装置の製造方法であって、以下の工程を備えている。
まず第1ゲート電極の一方の側壁側に犠牲層のパターンが位置する配置状態が形成される。その配置状態から、第1ゲート電極の他方の側壁による段差部を覆うように第2ゲート用導電層が形成される。第2ゲート用導電層に異方性エッチングを施して第1ゲート電極の他方の側壁に沿って第2ゲート用導電層を残存させることにより、第2ゲート用導電層から第2ゲート電極が形成される。
本実施の形態の不揮発性半導体記憶装置の製造方法によれば、第1ゲート電極の一方の側壁側に犠牲層を形成した状態で、第1ゲート電極の他方の側壁側に第2ゲート電極が自己整合的に形成される。このように犠牲層を用いているため、第1ゲート電極の一方の側壁側に第2ゲート電極の一部を残存させることなく、第1ゲート電極の他方の側壁側に第2ゲート電極を形成することが可能となる。よって、第1ゲート電極の一方の側壁側に残存した第2ゲート電極の一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態1)
図1は、本発明の実施の形態1における不揮発性半導体記憶装置(半導体集積回路装置)を模式的に示した平面図である。図1を参照して、この半導体集積回路装置10は、たとえば、MONOS構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置10は、半導体基板(チップ)表面に周辺回路領域65と、メモリセル領域67とを有している。
(実施の形態1)
図1は、本発明の実施の形態1における不揮発性半導体記憶装置(半導体集積回路装置)を模式的に示した平面図である。図1を参照して、この半導体集積回路装置10は、たとえば、MONOS構造のフラッシュメモリが搭載された混載マイコンとして適用される。この半導体集積回路装置10は、半導体基板(チップ)表面に周辺回路領域65と、メモリセル領域67とを有している。
周辺回路領域65は、たとえば、MPU(Micro Processing Unit)領域61と、I/O(Input/Output)領域64と、ROMcontrol領域63aとを有している。また、メモリセル領域67は、ROM(Read Only Memory)領域63と、RAM(Random Access Memory)領域62とを有している。
これらの各領域61、62、63、63a、64は、半導体基板の表面に選択的に形成された分離領域25により規定されている。この分離領域25は、半導体基板の表面に、たとえば300nm程度の深さまでエッチングされた溝と、この溝内に充填されたたとえばシリコン酸化膜等の絶縁膜とから構成されている。
上記のROM領域63にMONOS構造のフラッシュメモリが形成されている。
図2は、図1のROM領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図3は、本発明の実施の形態1における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図2のIII−III線に沿う概略断面図である。
図2は、図1のROM領域におけるフラッシュメモリ部分の構成を概略的に示す平面図である。また図3は、本発明の実施の形態1における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図2のIII−III線に沿う概略断面図である。
まず図2を参照して、半導体集積回路装置のたとえばROM領域は、フラッシュメモリとしての複数のメモリセルMCを有している。複数のメモリセルMCは、半導体基板SBの表面に行列状に配置形成されている。複数のメモリセルMCの各々は、スプリットゲート型のMONOS構造を有している。
図中縦方向に配置された一群のメモリセルMCのそれぞれのコントロールゲート電極CGは互いに電気的に接続されており、またそれぞれのメモリゲート電極MGも互いに電気的に接続されている。また図中縦方向に配置された一群のメモリセルMCのそれぞれのソース領域SRは配線層INCにより互いに電気的に接続されており、それぞれのドレイン領域DRも配線層INCにより互いに電気的に接続されている。
また図中横方向に隣り合うメモリセルMCのそれぞれのソース領域SRは分離領域IRを挟んで隣り合っており、それにより互いに電気的に絶縁されている。また図中横方向に隣り合うメモリセルMCのそれぞれのドレイン領域DRは互いに不純物領域を共有しており、それにより互いに電気的に接続されている。
図3を参照して、半導体基板SBの表面にウエル領域WEが形成されている。このウエル領域WEには複数のメモリセルMCが形成されている。複数のメモリセルMCの各々は、ソース領域SRと、ドレイン領域DRと、コントロールゲート電極CGと、メモリゲート電極MGと、第1ゲート絶縁層GI1と、第2ゲート絶縁層GI2とを主に有している。
ソース領域SRとドレイン領域DRとは半導体基板SBの表面に互いに間隔をおいて形成されている。ソース領域SRおよびドレイン領域DRの各々はLDD(Lightly Doped Drain)構造を有している。このため、ソース領域SRは高濃度領域MSと低濃度領域MVとを有しており、ドレイン領域DRは高濃度領域MDと低濃度領域MVとを有している。
ソース領域SRとドレイン領域DRとに挟まれる半導体基板SBの表面上には、第1ゲート絶縁層GI1を介して形成されたコントロールゲート電極CGと、第2ゲート絶縁層GI2を介して形成されたメモリゲート電極MGとが並んで配置されている。コントロールゲート電極CGとメモリゲート電極MGとの間には第1および第2ゲート絶縁層GI1、GI2が挟まれている。メモリゲート電極MGはコントロールゲート電極CGの側壁に沿って枠付けするように形成されており、サイドウォール形状を有している。またコントロールゲート電極CGはメモリゲート電極MGの側壁に沿って枠付けするように形成されており、サイドウォール形状を有している。
またメモリゲート電極MGは、その上面の位置がコントロールゲート電極CG側からその反対側に向かって低くなるような形状を有している。またコントロールゲート電極CGは、その上面の位置がメモリゲート電極MG側からその反対側に向かって低くなるような形状を有している。
第1ゲート絶縁層GI1はたとえばシリコン酸窒化膜(SiON膜)よりなっている。また第2ゲート絶縁層GI2は電荷蓄積層を有している。この第2ゲート絶縁層GI2は、たとえば電荷蓄積層MIと、その電荷蓄積層MIを挟み込む2つの層BI、TIとを有しており、その2つの層BI、TIは電荷蓄積層MIよりも大きなエネルギバンドギャップを有している。第2ゲート絶縁層GI2は、たとえばシリコン酸化膜BIと、シリコン窒化膜(電荷蓄積層)MIと、シリコン酸化膜TIとの積層構造よりなっている。またコントロールゲート電極CGおよびメモリゲート電極MGの各々はたとえば不純物がドープされた多結晶シリコン膜(以下、ドープドポリシリコン膜と称する)よりなっている。
なおソース領域SR、ドレイン領域DR、コントロールゲート電極CGおよびメモリゲート電極MGの各々の表面には、低抵抗化のためにシリサイド層SCが形成されていてもよい。またメモリゲート電極MGの側面とコントロールゲート電極CGの側面との各々を覆うようにサイドウォール状の側壁絶縁層SWが形成されている。
またメモリセルMCのソース領域SR同士を電気的に分離するために半導体基板SBの表面には、分離領域IRが形成されている。この分離領域IRは、たとえばSTI(Shallow Trench Isolation)構造を有しており、半導体基板SBの表面に形成された溝TRと、その溝TR内を埋め込む絶縁層SIとを有している。
これら複数のメモリセルMCを覆うように層間絶縁層IIが半導体基板SB上に形成されている。この層間絶縁層IIを貫通してソース領域SRおよびドレイン領域DRの各々に達するようにコンタクトホールが形成されている。このコンタクトホール内には、バリアメタル層および埋め込み導電層よりなる導電性の充填層PGが形成されている。
層間絶縁層II上には複数の配線層INCが形成されている。複数の配線層INCの各々は充填層PGを介してソース領域SRまたはドレイン領域DRに電気的に接続されている。
次に、図2および図3に示す本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
図4〜図14は、本発明の実施の形態1における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図4を参照して、半導体基板SBの表面にウエル領域WEが形成され、半導体基板SBの表面にたとえばSTIよりなる分離領域IRが形成される。この後、半導体基板SBの表面を熱酸化することにより、半導体基板SBの表面にたとえば20nmの膜厚でダミーゲート用絶縁層DIが形成される。このダミーゲート用絶縁層DI上に、たとえば300nmの膜厚のシリコン窒化膜よりなるダミーゲートDGが成膜される。この後、写真製版技術およびドライエッチング技術によりダミーゲートDGおよびダミーゲート用絶縁層DIがパターニングされる。これにより所定のパターン形状を有するダミーゲートDGのパターンが形成される。この後、ダミーゲートDGをマスクとして、半導体基板SBの表面にたとえば砒素(As)が、注入エネルギー:25keV、ドーズ量:5.0×1012cm-2の条件で注入される。これにより半導体基板SBの表面に不純物領域MVが形成される。
図5を参照して、ダミーゲートDGを覆うように半導体基板SB上に、第2ゲート絶縁層GI2が成膜される。この第2ゲート絶縁層GI2は、たとえば5nmの膜厚のシリコン酸化膜BIと、15nmの膜厚のシリコン窒化膜MIと、15nmの膜厚のシリコン酸化膜TIとの積層構造により形成される。この第2ゲート絶縁層GI2上に、メモリゲート電極MGとなる導電層として、たとえばリンがドープされたドープドポリシリコン膜MGがCVD(Chemical Vapor Deposition)法により80nmの膜厚で形成される。この後、第2ゲート絶縁層GI2の上面が露出するまで、上記のドープドポリシリコン膜MGに異方性のドライエッチングによるエッチバックが施される。
図6を参照して、上記のエッチバックにより、ドープドポリシリコン膜MGはダミーゲートDGの両側壁にサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるメモリゲート電極MGが形成される。
図7を参照して、半導体基板SBの表面全面に、たとえばシリコン酸化膜よりなる犠牲層ILが低温プラズマを用いて600nmの膜厚で形成される。この後、ダミーゲートDGの上面が露出するまでCMP(Chemical Mechanical Polishing)法が行われる。
図8を参照して、上記のCMP法により、ダミーゲートDGの上面が露出するとともに、互いに隣り合うメモリゲート電極MG間に犠牲層ILが埋め込まれた状態が形成される。この後、シリコン窒化膜とシリコン酸化膜とのエッチング選択比を確保できるプロセス、たとえばドライエッチングまたは熱した燐酸を用いたウエットエッチングにより、ダミーゲートDGが除去される。さらにダミーゲート用絶縁層DIの除去とクリーニングを兼ねてたとえばフッ酸(HF)を用いた洗浄が行われる。
図9を参照して、上記のダミーゲートDGおよび絶縁層DIの除去により、半導体基板SBの一部表面が露出する。これにより、メモリゲート電極MGの一方の側面側には犠牲層ILのパターンが位置する配置状態が形成される。この状態においては、メモリゲート電極MGの他方の側面側には、メモリゲート電極MGの上面と半導体基板SBの表面との間に段差が形成されている。
図10を参照して、上記の状態から、半導体基板SBの表面全面に、第1ゲート絶縁層GI1がたとえば熱酸化により2.5nmの膜厚で形成される。この第1ゲート絶縁層GI1上に、コントロールゲート電極用の導電層CGとして、たとえばドープドポリシリコン膜CGが150nmの膜厚で形成される。この導電層CGはメモリゲート電極MGの他方の側面側の段差部を覆うように形成される。この後、第1ゲート絶縁層GI1の上面が露出するまで、ドープドポリシリコン膜CGに異方性のドライエッチングによるエッチバックが施される。
図11を参照して、上記のエッチバックにより、ドープドポリシリコン膜CGはメモリゲート電極MGの他方の側面側に第1および第2ゲート絶縁層GI1、GI2を介してその側面に沿ってサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるコントロールゲート電極CGが形成される。
互いに隣り合うコントロールゲート電極CG間における半導体基板SBの表面に、コントロールゲート電極CG、メモリゲート電極MG、犠牲層ILなどをマスクとして、たとえば砒素(As)が注入エネルギー:25keV、ドーズ量:5.0×1012cm-2の条件で注入される。これによりコントロールゲート電極CG間における半導体基板SBの表面に不純物領域MVが形成される。この後、第1ゲート絶縁層GI1とメモリゲート電極MGの横の犠牲層ILとが、たとえばフッ酸により除去される。
図12を参照して、上記のフッ酸による除去により、コントロールゲート電極CG、メモリゲート電極MGなどの形成領域以外の半導体基板SBの表面が露出する。
図13を参照して、半導体基板SBの表面全面に、低温CVD法によりシリコン酸化膜SWがたとえば60nmの膜厚で形成される。このシリコン酸化膜SWに異方性のドライエッチングによるエッチバックが施される。このエッチバックにより、メモリゲート電極MGの側面およびコントロールゲート電極CGの側面にシリコン酸化膜SWがサイドウォール形状に残存される。これによりサイドウォール形状のシリコン酸化膜よりなる側壁絶縁層SWが形成される。
この後、メモリゲート電極MG、コントロールゲート電極CG、側壁絶縁層SWなどをマスクとして、露出した半導体基板SBの表面に、たとえば砒素(As)が注入エネルギー:50keV、ドーズ量:2.0×1015cm-2の条件で注入される。これにより半導体基板SBの表面に不純物領域MS、MDが形成される。この後、たとえば1050℃の温度で3秒間のアニール処理が行われて不純物領域MV、MS、MDが活性化される。これにより、活性化された不純物領域MVおよびMSからソース領域SRが形成され、活性化された不純物領域MVおよびMDからドレイン領域DRが形成される。
図14を参照して、メモリゲート電極MG、コントロールゲート電極CG、ソース領域SRおよびドレイン領域DRの各々にたとえばCoSi2のサリサイドプロセスが施される。これにより、メモリゲート電極MG、コントロールゲート電極CG、ソース領域SRおよびドレイン領域DRの各々の表面にCoSi2よりなるシリサイド層SCが形成される。
図3を参照して、上記のように形成されたメモリセルMCを覆うように半導体基板SBの表面全面に層間絶縁層IIが形成される。通常の写真製版技術およびエッチング技術により、層間絶縁層IIを貫通してソース領域SRおよびドレイン領域DRの各々に達するようにコンタクトホールが形成される。このコンタクトホール内には、バリアメタル層および埋め込み導電層(たとえばタングステン)よりなる導電性の充填層PGが形成される。層間絶縁層II上には複数の配線層INCの各々が、充填層PGを介してソース領域SRまたはドレイン領域DRに電気的に接続されるように形成される。これにより、本実施の形態の不揮発性半導体記憶装置が製造される。
本実施の形態によれば、図10および図11に示すように、メモリゲート電極MGの一方の側壁側に犠牲層ILを形成した状態で、コントロールゲート電極CGが自己整合的に形成される。このように犠牲層ILを用いているため、メモリゲート電極MGの一方の側壁側にコントロールゲート電極CGの一部を残存させることなく、メモリゲート電極MGの他方の側壁側にコントロールゲート電極CGを形成することが可能となる。よって、メモリゲート電極MGの一方の側壁側に残存したコントロールゲート電極CGの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
また本実施の形態によれば、図10および図11に示すように、コントロールゲート電極CGを自己整合的に形成する際に、互いに隣り合うメモリゲート電極MG間を犠牲層ILが埋め込んでいる。このため、コントロールゲート電極CGがメモリゲート電極MGの一方の側壁側に形成されることはなく、メモリゲート電極MGの一方の側壁側に形成されたコントロールゲート電極CGをフォトレジストなどのマスクを用いて除去する従来例の工程が不要となる。よって、そのフォトレジストなどのマスクがマスクの重ね合わせずれなどによりずれることで、メモリゲート電極MGの一方の側壁側にコントロールゲート電極CGの一部が残存するということもない。したがって、残存したコントロールゲート電極CGの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
また本実施の形態によれば、図5および図6に示すように、メモリゲート電極MGもエッチバックによりダミーゲートDGの側壁に自己整合的に形成することができる。このようにコントロールゲート電極CGだけでなくメモリゲート電極MGも自己整合的に形成することができるため、写真製版技術における解像限界に制限されない微細な寸法のコントロールゲート電極CGおよびメモリゲート電極MGの形成が可能となる、このため、メモリセルのシュリンク時に低コストなプロセスを適用することができる。
(実施の形態2)
図15は、本発明の実施の形態2における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図2のIII−III線に対応する部分の概略断面図である。図15を参照して、本実施の形態の半導体装置の構成は、第1ゲート絶縁層GI1の形成位置と、メモリゲート電極MGおよびコントロールゲート電極CGの形状とにおいて、図3に示す実施の形態1の構成と異なっている。
図15は、本発明の実施の形態2における不揮発性半導体記憶装置の構成を概略的に示す断面図であって、図2のIII−III線に対応する部分の概略断面図である。図15を参照して、本実施の形態の半導体装置の構成は、第1ゲート絶縁層GI1の形成位置と、メモリゲート電極MGおよびコントロールゲート電極CGの形状とにおいて、図3に示す実施の形態1の構成と異なっている。
本実施の形態における第1ゲート絶縁層GI1は、メモリゲート電極MGおよびコントロールゲート電極CGの間に形成されておらず、コントロールゲート電極CGのメモリゲート電極MG側とは反対側の側面に形成されている。
また本実施の形態のメモリゲート電極MGは、その上面の位置がコントロールゲート電極CG側からその反対側に向かって低くなるような形状を有している。また本実施の形態のコントロールゲート電極CGは、その上面の位置が第1ゲート絶縁層GI1側からメモリゲート電極MG側に向かって低くなるような形状を有している。
なお、これ以外の構成については上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
次に、図15に示す本実施の形態の不揮発性半導体記憶装置の製造方法について説明する。
図16〜図25は、本発明の実施の形態2における不揮発性半導体記憶装置の製造方法を工程順に示す概略断面図である。図16を参照して、半導体基板SBの表面にウエル領域WEが形成され、半導体基板SBの表面にたとえばSTIよりなる分離領域IRが形成される。この後、たとえばシリコン窒化膜よりなる犠牲層IL1が成膜される。この後、写真製版技術およびドライエッチング技術により犠牲層IL1がパターニングされる。これにより所定のパターン形状を有する犠牲層IL1のパターンが形成される。
図17を参照して、犠牲層IL1のパターンを覆うように半導体基板SBの表面全面に第1ゲート絶縁層GI1がたとえば熱酸化により形成される。この第1ゲート絶縁層GI1上に、コントロールゲート電極用の導電層CGとして、たとえばドープドポリシリコン膜CGが形成される。このドープドポリシリコン膜CGは犠牲層IL1のパターンによる段差部を覆うように形成される。この後、第1ゲート絶縁層GI1の上面が露出するまで、ドープドポリシリコン膜CGに異方性のドライエッチングによるエッチバックが施される。
図18を参照して、上記のエッチバックにより、ドープドポリシリコン膜CGは犠牲層IL1の一方の側面側に第1ゲート絶縁層GI1を介してその側面に沿ってサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるコントロールゲート電極CGが形成される。この後、コントロールゲート電極CGの側部および下部以外の第1ゲート絶縁層GI1がたとえばフッ酸により除去され、半導体基板SBの一部表面および犠牲層IL1の上面が露出する。
これにより、コントロールゲート電極CGの一方の側面側には犠牲層IL1のパターンが位置する配置状態が形成される。この状態においては、コントロールゲート電極CGの他方の側面側には、コントロールゲート電極CGの上面と半導体基板SBの表面との間に段差が形成されている。
図19を参照して、上記の状態から、犠牲層IL1およびコントロールゲート電極CGなどをマスクとして、半導体基板SBの表面にたとえば砒素(As)が注入されて、半導体基板SBの表面に不純物領域MVが形成される。
この後、半導体基板SBの表面全面に、第2ゲート絶縁層GI2が成膜される。この第2ゲート絶縁層GI2は、たとえばシリコン酸化膜BIと、シリコン窒化膜MIと、シリコン酸化膜TIとの積層構造により形成される。この第2ゲート絶縁層GI2上に、メモリゲート電極MGとなる導電層として、たとえばリンがドープされたドープドポリシリコン膜MGがCVD法により形成される。
この後、第2ゲート絶縁層GI2の上面が露出するまで、ドープドポリシリコン膜MGに異方性のドライエッチングによるエッチバックが施される。
図20を参照して、上記のエッチバックにより、ドープドポリシリコン膜MGはコントロールゲート電極CGの他方の側面側に第2ゲート絶縁層GI2を介してその側面に沿ってサイドウォール形状に残存される。これによりサイドウォール形状のドープドポリシリコン膜よりなるメモリゲート電極MGが形成される。この後、犠牲層IL1上および半導体基板SB上の第2ゲート絶縁層GI2が除去される。これにより、犠牲層IL1の上面および半導体基板SBの一部表面が露出する。
図21を参照して、隣り合うメモリゲート電極MG間を埋め込むように半導体基板SBの表面全面に、たとえばシリコン酸化膜よりなる犠牲層IL2が形成される。この後、犠牲層IL1の上面が露出するまでCMP法が行われる。このCMP法により、犠牲層IL1の上面が露出するとともに、互いに隣り合うメモリゲート電極MG間に犠牲層IL2が埋め込まれた状態が形成される。この後、犠牲層IL1と犠牲層IL2との選択比を確保できる条件で、犠牲層IL1にエッチングが施される。
図22を参照して、上記のエッチングにより、犠牲層IL1が除去されて、コントロールゲート電極CG間の半導体基板SBの表面が露出する。犠牲層IL2、コントロールゲート電極CGなどをマスクとして、露出した半導体基板SBの表面にたとえば砒素(As)が注入されて、この露出した半導体基板SBの表面に不純物領域MVが形成される。この後、犠牲層IL2を除去するためのエッチングが施される。
図23を参照して、上記のエッチングにより、犠牲層IL2が除去されて、メモリゲート電極MG間の半導体基板SBの表面が露出する。
図24を参照して、半導体基板SBの表面全面に、低温CVD法によりシリコン酸化膜SWが形成される。このシリコン酸化膜SWに異方性のドライエッチングによるエッチバックが施される。このエッチバックにより、メモリゲート電極MGの側面およびコントロールゲート電極CGの側面にシリコン酸化膜SWがサイドウォール形状に残存される。これによりサイドウォール形状のシリコン酸化膜よりなる側壁絶縁層SWが形成される。
この後、メモリゲート電極MG、コントロールゲート電極CG、側壁絶縁層SWなどをマスクとして、露出した半導体基板SBの表面に、たとえば砒素(As)が注入される。これにより半導体基板SBの表面に不純物領域MS、MDが形成される。この後、アニール処理が行われて不純物領域MV、MS、MDが活性化される。これにより、活性化された不純物領域MVおよびMSからソース領域SRが形成され、活性化された不純物領域MVおよびMDからドレイン領域DRが形成される。
図25を参照して、メモリゲート電極MG、コントロールゲート電極CG、ソース領域SRおよびドレイン領域DRの各々にたとえばCoSi2のサリサイドプロセスが施される。これにより、メモリゲート電極MG、コントロールゲート電極CG、ソース領域SRおよびドレイン領域DRの各々の表面にCoSi2よりなるシリサイド層SCが形成される。
図15を参照して、上記のように形成されたメモリセルMCを覆うように半導体基板SBの表面全面に層間絶縁層IIが形成される。通常の写真製版技術およびエッチング技術により、層間絶縁層IIを貫通してソース領域SRおよびドレイン領域DRの各々に達するようにコンタクトホールが形成される。このコンタクトホール内には、バリアメタル層および埋め込み導電層(たとえばタングステン)よりなる導電性の充填層PGが形成される。層間絶縁層II上には複数の配線層INCの各々が、充填層PGを介してソース領域SRまたはドレイン領域DRに電気的に接続されるように形成される。これにより、本実施の形態の不揮発性半導体記憶装置が製造される。
本実施の形態によれば、図19および図20に示すように、コントロールゲート電極CGの一方の側壁側に犠牲層IL1を形成した状態で、メモリゲート電極MGが自己整合的に形成される。このように犠牲層IL1を用いているため、コントロールゲート電極CGの一方の側壁側にメモリゲート電極MGの一部を残存させることなく、コントロールゲート電極CGの他方の側壁側にメモリゲート電極MGを形成することが可能となる。よって、コントロールゲート電極CGの一方の側壁側に残存したメモリゲート電極MGの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
また本実施の形態によれば、図19および図20に示すように、メモリゲート電極MGを自己整合的に形成する際に、互いに隣り合うコントロールゲート電極CG間を犠牲層IL1が埋め込んでいる。このため、メモリゲート電極MGがコントロールゲート電極CGの一方の側壁側に形成されることはなく、コントロールゲート電極CGの一方の側壁側に形成されたメモリゲート電極MGをフォトレジストなどのマスクを用いて除去する従来例の工程が不要となる。よって、そのフォトレジストなどのマスクがマスクの重ね合わせずれなどによりずれることで、コントロールゲート電極CGの一方の側壁側にメモリゲート電極MGの一部が残存することもない。したがって、残存したメモリゲート電極MGの一部により不純物領域の未注入領域が生じることもなく、ゆえに高集積化によりゲート長が縮小化されても装置の電気特性を良好にすることができる。
また本実施の形態によれば、図17および図18に示すように、コントロールゲート電極CGもエッチバックにより犠牲層IL1の側壁に自己整合的に形成することができる。このようにメモリゲート電極MGだけでなくコントロールゲート電極CGも自己整合的に形成することができるため、写真製版技術における解像限界に制限されない微細な寸法のコントロールゲート電極CGおよびメモリゲート電極MGの形成が可能となる、このため、メモリセルのシュリンク時に低コストなプロセスを適用することができる。
(実施の形態3)
本実施の形態においては、メモリセルMCに流れるドレイン電流が減少した場合の回避策について説明する。
本実施の形態においては、メモリセルMCに流れるドレイン電流が減少した場合の回避策について説明する。
図26は、図2および図3のXXVI−XXVI線に沿う概略断面図である。図26を参照して、上記実施の形態1および2においては、素子分離構造としてたとえばSTI(Shallow Trench Isolation)が用いられている。このSTIにより分離された半導体基板SBの表面上にゲート絶縁層GI1を介してコントロールゲート電極CGが形成されている。よって、この構造においては、半導体基板SBの表面だけにチャネルが形成されることとなる。
しかし、この場合、メモリセルMCのシュリンクによってコントロールゲートMOS部の実効チャネル幅が小さくなると、メモリセルMCに流れる電流(ドレイン電流)が減少する。そこで、本実施の形態においては、以下に説明する構成が採用される。
図27は、本発明の実施の形態3における半導体装置の構成を概略的に示す断面図であり、図2および図3のXXVI−XXVI線に対応する断面図である。図27を参照して、本実施の形態では、STIをなす溝TRが図26の構成よりも深く形成され、そのトレンチ内を埋め込む絶縁層(たとえばシリコン酸化膜)SIが半導体基板SBの表面からリセスするように形成されている。これにより、溝TRの壁面における半導体基板SBの側面が絶縁層SIから露出し、この半導体基板SBの側面および表面がゲート絶縁層GI1を介してコントロールゲート電極CGと対向している。
なお、これ以外の構成については上述した実施の形態1または2の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
このような構成は、以下のように製造される。
まず、半導体基板SBの表面にSTIの構成する溝TRが形成される。この溝TRは、チャネル領域となるべき領域を少なくともチャネル幅方向に挟み込むように半導体基板SBの表面に形成される。次に、この溝TRの途中深さまで埋め込むように絶縁層SIが形成される。このような絶縁層SIは、たとえば溝TR内を埋め込むように半導体基板SBの表面全面に絶縁層SIを形成した後に、この絶縁層SIを溝TRの途中深さまで残すように所定量除去することにより形成される。この後、図4〜図14および図15に示す工程を経ることによって、コントロールゲート電極CGが、絶縁層SIから露出した溝TRの側面上および半導体基板SBの表面上をゲート絶縁層GI1を介して覆うように形成される。
まず、半導体基板SBの表面にSTIの構成する溝TRが形成される。この溝TRは、チャネル領域となるべき領域を少なくともチャネル幅方向に挟み込むように半導体基板SBの表面に形成される。次に、この溝TRの途中深さまで埋め込むように絶縁層SIが形成される。このような絶縁層SIは、たとえば溝TR内を埋め込むように半導体基板SBの表面全面に絶縁層SIを形成した後に、この絶縁層SIを溝TRの途中深さまで残すように所定量除去することにより形成される。この後、図4〜図14および図15に示す工程を経ることによって、コントロールゲート電極CGが、絶縁層SIから露出した溝TRの側面上および半導体基板SBの表面上をゲート絶縁層GI1を介して覆うように形成される。
本実施の形態によれば、コントロールゲート電極CGが、絶縁層SIから露出した溝TRの側面および半導体基板SBの表面に対向している。このため、半導体基板SBの表面だけでなく絶縁層SIから露出した側面にもチャネルが形成されることになる。よって、メモリセルの実効チャネル幅が図26の構成よりも拡大し、これによりドレイン電流の増加を見込むことができる。
なお本実施の形態の構成および製造方法は、実施の形態1だけでなく実施の形態2にも適用することができる。
上記実施の形態1〜3におけるコントロールゲートMOS部は、CoreMOS部(周辺回路部のMOSトランジスタ部)と同一仕様で形成されてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、絶縁性の電荷蓄積層、メモリゲート電極およびコントロールゲート電極を有する不揮発性半導体記憶装置の製造方法に特に有利に適用され得る。
10 半導体集積回路装置、25 分離領域、61 MPU領域、62 RAM領域、63a ROMcontrol領域、63 ROM領域、64 I/O領域、65 周辺回路領域、67 メモリセル領域、BI,TI シリコン酸化膜、CG コントロールゲート電極、DG ダミーゲート、DI ダミーゲート用絶縁層、DR ドレイン領域、GI1,GI2 ゲート絶縁層、II 層間絶縁層、IL,IL1,IL2 犠牲層、INC 配線層、IR 分離領域、MC メモリセル、MD,MS 高濃度領域、MG メモリゲート電極、MI 電荷蓄積層、MV 低濃度領域、PG 充填層、SB 半導体基板、SC シリサイド層、SI 絶縁層、SR ソース領域、SW 側壁絶縁層、TR 溝、WE ウエル領域。
Claims (7)
- 半導体基板の主表面上に形成された絶縁性の電荷蓄積層と、前記電荷蓄積層上に形成されたメモリゲート電極と、前記メモリゲート電極の側部に形成されたコントロールゲート電極とを備え、かつ前記メモリゲート電極および前記コントロールゲート電極の一方を第1ゲート電極とし、他方を第2ゲート電極とする不揮発性半導体記憶装置の製造方法であって、
前記第1ゲート電極の一方の側壁側に犠牲層のパターンが位置する配置状態を形成する工程と、
前記配置状態から、前記第1ゲート電極の他方の側壁による段差部を覆うように第2ゲート用導電層を形成する工程と、
前記第2ゲート用導電層に異方性エッチングを施して前記第1ゲート電極の他方の側壁に沿って前記第2ゲート用導電層を残存させることにより、前記第2ゲート用導電層から前記第2ゲート電極を形成する工程とを備えた、不揮発性半導体記憶装置の製造方法。 - 前記第1ゲート電極が複数個形成され、複数個の前記第1ゲート電極のうち互いに隣り合う前記第1ゲート電極の間を埋め込むように前記犠牲層が形成された状態で、前記第2ゲート用導電層が形成される、請求項1に記載の不揮発性半導体記憶装置の製造方法。
- 前記第1ゲート電極が前記メモリゲート電極であり、前記第2ゲート電極が前記コントロールゲート電極である、請求項1または2に記載の不揮発性半導体記憶装置の製造方法。
- 前記配置状態を形成する工程は、
ダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンの側壁による段差部を覆うように第1ゲート用導電層を形成する工程と、
前記第1ゲート用導電層に異方性エッチングを施して前記ダミーゲートパターンの側壁に沿って前記第1ゲート用導電層を残存させることにより、前記第1ゲート用導電層から前記第1ゲート電極を形成する工程とを有する、請求項3に記載の不揮発性半導体記憶装置の製造方法。 - 前記第1ゲート電極が前記コントロールゲート電極であり、前記第2ゲート電極が前記メモリゲート電極である、請求項1または2に記載の不揮発性半導体記憶装置の製造方法。
- 前記配置状態を形成する工程は、
前記犠牲層のパターンを形成する工程と、
前記犠牲層のパターンの側壁による段差部を覆うように第1ゲート用導電層を形成する工程と、
前記第1ゲート用導電層に異方性エッチングを施して前記犠牲層のパターンの側壁に沿って前記第1ゲート用導電層を残存させることにより、前記第1ゲート用導電層から前記第1ゲート電極を形成する工程とを有する、請求項5に記載の不揮発性半導体記憶装置の製造方法。 - チャネル領域となるべき領域をチャネル幅方向に挟み込むように前記半導体基板の主表面に溝を形成する工程と、
前記溝の途中深さまで絶縁層を埋め込む工程とをさらに備え、
前記コントロールゲート電極は、前記溝の側面上および前記半導体基板の主表面上をゲート絶縁層を介して覆うように形成される、請求項1〜6のいずれかに記載の不揮発性半導体記憶装置の製造方法。
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Cited By (4)
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---|---|---|---|---|
JP2011114048A (ja) * | 2009-11-25 | 2011-06-09 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2014143339A (ja) * | 2013-01-25 | 2014-08-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
US9257446B2 (en) | 2013-11-26 | 2016-02-09 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
CN109786230A (zh) * | 2017-11-14 | 2019-05-21 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003309193A (ja) * | 2002-04-18 | 2003-10-31 | Hitachi Ltd | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
JP2003318290A (ja) * | 2002-04-25 | 2003-11-07 | Nec Electronics Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2003347439A (ja) * | 1994-08-31 | 2003-12-05 | Toshiba Corp | 半導体記憶装置 |
WO2008072692A1 (ja) * | 2006-12-15 | 2008-06-19 | Nec Corporation | 不揮発性記憶装置及びその製造方法 |
-
2007
- 2007-08-31 JP JP2007226372A patent/JP2009059927A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003347439A (ja) * | 1994-08-31 | 2003-12-05 | Toshiba Corp | 半導体記憶装置 |
JP2003309193A (ja) * | 2002-04-18 | 2003-10-31 | Hitachi Ltd | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
JP2003318290A (ja) * | 2002-04-25 | 2003-11-07 | Nec Electronics Corp | 不揮発性半導体記憶装置およびその製造方法 |
WO2008072692A1 (ja) * | 2006-12-15 | 2008-06-19 | Nec Corporation | 不揮発性記憶装置及びその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011114048A (ja) * | 2009-11-25 | 2011-06-09 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
JP2014143339A (ja) * | 2013-01-25 | 2014-08-07 | Renesas Electronics Corp | 半導体装置の製造方法 |
US9257446B2 (en) | 2013-11-26 | 2016-02-09 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
US9508837B2 (en) | 2013-11-26 | 2016-11-29 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
CN109786230A (zh) * | 2017-11-14 | 2019-05-21 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
CN109786230B (zh) * | 2017-11-14 | 2024-02-09 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
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