WO2008072692A1 - 不揮発性記憶装置及びその製造方法 - Google Patents

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Abstract

　微細化に有利で初期閾値のバラツキが小さく、書き込み効率が高くて消去不良及び保持不良の無い優れた不揮発性記憶装置を提供する。 　半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられた積層膜であって、ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、を備えたことを特徴とする不揮発性記憶装置。

Description

明 細 書
不揮発性記憶装置及びその製造方法
技術分野
[0001] 本発明は、不揮発性記憶装置及びその製造方法に関するものである。
背景技術
[0002] 近年、外部電源が OFFとなっても、記憶されたデータが消滅しな!/、、不揮発性記憶 装置の開発が活発に行われている。ここで、 0. 13〃 m世代までの FLASHメモリの 微細化では、 Floating Gate (FG)型を用いたセル面積縮小や絶縁膜の薄膜化が 主流であった。ところ力 90nm世代以降では、データの保持特性確保の観点から絶 縁膜の薄膜化が困難になったため、電荷蓄積層として絶縁膜中のトラップを利用す るトラップ型メモリが注目されるようになった。
[0003] トラップ型メモリは FG型メモリと比べて、トンネル酸化膜の薄膜化を含めた酸化膜換 算膜厚の低減が可能であり、デバイス構造が FG型と比較して単純であるなどの優位 性を有する。また、電荷の局在性を利用することにより、 1セルあたり 2ビット以上の書 き込み状態を実現することが可能であり、 1ビットあたりのセル面積縮小にも有利であ
[0004] 図 25及び 26に関連するトラップ型メモリの上面図を示す。図 26は図 25の Ι Γ及 び II II 'に沿って切断された関連するトラップ型メモリの断面図である。
図 25に示すように、トラップ型メモリは半導体基板の所定の領域に素子分離領域 8が 配置されてソース'ドレイン領域 5, 6を含む活性領域を規定する。この活性領域 5, 6 を複数のゲート電極 1が横切り、このゲート電極 1と活性領域 5, 6との間に電荷蓄積 層 3が形成されている。また、ゲート電極 1の両側には、ゲート側壁 16及びサイドゥォ ール 17が設けられている。
[0005] このシリコン基板 7上には、順に第一の絶縁膜 2、電荷蓄積層 3、第二の絶縁膜 4、 ゲート電極 1が設けられ、この両側にゲート側壁 16、サイドウォール 17が設けられて いる。また、半導体基板内のゲート電極 1を挟んだ両側には、ソース領域 5及びドレイ ン領域 6が形成されている。このとき、第一の絶縁膜 2、電荷蓄積層 3、第二の絶縁膜 4はゲート電極 1とセルファラインで除去され、ゲート電極 1の外側には電荷蓄積層は 形成されていない。
[0006] 図 27に図 26の I一 Γに沿って切断された従来構造のトラップ型メモリの製造方法を 示す。
まず、図 27 (a)に示す様にシリコン基板 7の活性領域上に第一の絶縁膜 2材料、電 荷蓄積層 3材料、第二の絶縁膜 4材料、ゲート電極材料 1を順次、積層する。その後 、図 27 (b)に示す様に、フォトリソグラフィー技術とドライエッチングプロセスを用いて ゲート電極材料 1をゲート電極の形状にパターユングする。さらに、パターユングされ たゲート電極 1をマスクにして露出した第一の絶縁膜 2材料、電荷蓄積層 3材料、第 二の絶縁膜 4材料をエッチング除去する。次に、絶縁膜の堆積とドライエッチバックを 行なう事で図 27 (c)に示す様に、ゲート側壁部 16を形成する。次に、ソース領域 5及 びドレイン領域 6を形成した後、最後に図 27 (d)に示す様に、絶縁膜の堆積とドライ エッチバックを行なう事によりサイドウォール 17を形成する。
以上の様にして、従来構造のトラップ型メモリを形成することができる。
[0007] 電荷蓄積層 3中の電荷量を制御するトラップ型メモリの書き込み ·消去動作は、少な いゲート電圧で電荷蓄積層 3内の電荷量を制御出来ることから、基板 7やドレイン電 極 6内で生成したホットキャリアを電荷蓄積層 3に注入する方法が取られている。図 2 8はドレイン端近傍の拡大図である。図 28 (a)に示すように書込みは、ゲート導電層 1 及びドレイン電極 6に正の電圧を印加することで生成されるホットエレクトロンを電荷 蓄積層 3中に注入する。消去は、図 28 (b)に示すようにゲート導電層 1に負の電圧を 、ドレイン電極 6に正の電圧を印加することで、ゲート電極とオーバーラップしたドレイ ン領域内でバンド間トンネルを発生させ、その時に生成されたホールを、ドレイン電 極 6と基板 7との電界で加速 (ホットに）しつつ、ゲート導電層 1に印加した負の電圧に よって電荷蓄積層 3中に注入し、電荷蓄積層 3中の電子と中和させる。
[0008] 図 28 (c)は、ホットエレクトロン注入を行う時の、電荷蓄積層内への注入電子の電 荷量分布を表したものである。なお、分布 11の横方向のスケールと電荷蓄積層の横 方向のスケールは一致している。従来構造の問題点は、分布 11の破線部分で表さ れるように、注入電子の一部が絶縁膜 3からなる電荷蓄積領域から外れてしまうため 、電荷蓄積層 3に蓄積されずにゲート側壁部 16、サイドウォール 17及び基板に逃げ てしまつ点、にある。
[0009] このため、注入電荷の書き込み効率が低下して、書き込み時間が増大する。この場 合、ドレイン領域 6をよりチャネル中央部（ゲート電極の直下側）まで広げることで、分 布 11を全て電荷蓄積層内に入れることができ、書き込み効率を上げることが可能とな る。し力、し、このようにドレイン領域 6を構成すると、ゲート電極 1とドレイン領域 6のォ 一バーラップ領域の拡大によって浮遊容量が増大して動作速度が低下してしまう。
[0010] また、従来構造の製造方法では、図 27 (b)に示したように第二の絶縁膜 4、電荷蓄 積層 3、第一の絶縁膜 2のエッチング過程において、エッチング後のこれらの絶縁膜 の端部に欠陥が発生する。この欠陥はゲート側壁 16形成後も絶縁膜の端部に残る ため、この欠陥を介してリーク電流の増大や蓄積電荷の漏洩が起き、歩留まり低下の 原因となる。
[0011] この場合に、ゲート側壁部を熱酸化により形成すると絶縁膜 2, 3, 4の端部も同時 に酸化されてこの欠陥の一部は修復されることとなる。し力もながら、この熱酸化によ り絶縁膜の端部にパーズビーク (bird' s beak)が形成されるため、第一の絶縁膜端 部の欠陥密度が増大して、かえって歩留まりが低下してしまう。
[0012] 上記従来構造の問題を回避する為、電荷蓄積層 3をゲート電極 1から突出させた構 造力特開 2003— 60096号公幸 に開示されてレヽる。図 29(ま、特開 2003— 60096 号公報に記載の第二の従来構造のトラップ型メモリの上面図を表し、図 30は図 29の I 断面及び II ΙΓ断面に沿って切断された、第二の従来構造のトラップ型メモリ の断面図を表すものである。このトラップ型メモリの場合、図 29及び図 30の Ι Γ断 面に示す様に、第一の絶縁膜 2、電荷蓄積層 3及び第二の絶縁膜 4がサイドウォー ノレ 17の下にまで突出している。
[0013] 第二の従来構造のトラップ型メモリの製造方法を、図 30の I一 I，に沿って切断した 断面図である図 31を用いて以下に説明する。
まず、図 31 (a)に示す様に、シリコン基板 7の活性領域上に第一の絶縁膜 2材料、電 荷蓄積層 3材料、第二の絶縁膜 4材料、ゲート電極 1材料を順次、積層する。次に、 図 31 (b)に示す様に、フォトリソグラフィー技術とドライエッチング技術を用いて、グー ト電極 1材料をゲート電極の形状にパターユングし、このパターユングの際にエツチン グを第二の絶縁膜 4で止める。その後、図 31 (c)に示す様に、絶縁膜の堆積とドライ エッチバックを行なうことでゲート側壁 16を形成する。さらに、ゲート電極をマスクとし て、絶縁膜 2, 3, 4を突き抜けるようにイオン注入を行ないソース領域 5及びドレイン 領域 6を形成する。次に、図 31 (d)に示すように、絶縁膜の堆積とドライエッチバック を行なうことによりサイドウォール 17を形成する。最後に、ゲート電極とサイドウォール をマスクとして、露出した第二の絶縁膜 4材料、電荷蓄積層 3材料、及び第一の絶縁 膜 2材料をエッチング除去することによって、第二のトラップ型メモリを得ている。 発明の開示
[0014] 第二の従来構造のドレイン領域 6付近の拡大図を図 32に示す。この場合、第一の 従来構造に比べてゲート側壁部 16の外側にも電荷蓄積領域が広がっているため、 蓄積電荷の書き込み効率が改善される。また、ドライエッチング時に絶縁膜の端部が ダメージを受けないことから、蓄積電荷の基板および電極への漏洩を改善することが 可能となる。
[0015] しかし、この改善された第二の従来構造及び製造方法を用いた場合であっても、以 下のような問題点が生じる。
( 1 )ゲート側壁部 16の外側にまで電荷蓄積層を広げることは、微細化を進める上で は不利となる。
(2)図 31 (c)に示す様に、絶縁膜 2, 3, 4を突き抜けてイオン注入することでソース- ドレイン領域 5, 6を形成しているため、ゲート電極 1から両側に突出した絶縁膜の部 分にはこの注入欠陥が生成され、電荷の保持特性が劣化する。
(3)イオン注入のチャージアップ中和用電子が電荷蓄積層 3の露出部分を介して電 荷蓄積層 3の内部に流入するため、初期 Vの増大と均一性の劣化が起きる。
T
[0016] 本発明は、以上のような従来構造及びその製造方法における問題点を鑑みて考案 されたものである。すなわち、本発明の目的は、トラップ型メモリにおいて、微細化を 進める上で有利な構造で、なおかつ、初期 V均一性'書き込み '消去'保持特性に
τ
優れた不揮発性記憶装置及びその製造方法を提供するものである。
[0017] 上記課題を解決するため、本発明は、 半導体基板と、
前記半導体基板上に設けられたゲート電極と、
前記半導体基板内の前記ゲート電極を挟んだ両側に設けられた第 1不純物拡散 領域及び第 2不純物拡散領域と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第 1不純物拡散領域側 の面上まで延在するように設けられると共に第 1不純物拡散領域に接する積層膜で あって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と を備えたことを特徴とする不揮発性記憶装置に関する。
[0018] また、本発明は、
半導体基板と、
前記半導体基板上に、互いに平行となるように所定方向に延在する複数のライン 状電極と、
各ライン状電極を前記所定方向と直交する方向に挟むように、前記半導体基板内 に設けられた第 1不純物拡散領域及び第 2不純物拡散領域の複数の対と、 前記ライン状電極の、第 1不純物拡散領域及び第 2不純物拡散領域で挟まれた部 分で構成されるゲート電極と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第 1不純物拡散領域側 の面上まで延在するように設けられると共に第 1不純物拡散領域に接する積層膜で あって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と を備えたことを特徴とする不揮発性記憶装置に関する。
[0019] また、本発明は、
半導体基板と、
前記半導体基板上に設けられた第 1ゲート電極及び第 2ゲート電極と、 前記半導体基板内に、第 1ゲート電極と第 2ゲート電極に挟まれるように設けられた 不純物拡散領域 Aと、
前記半導体基板内に、不純物拡散領域 Aと対向して第 1ゲート電極を挟むように設 けられた不純物拡散領域 Bと、
前記半導体基板内に、不純物拡散領域 Aと対向して第 2ゲート電極を挟むように設 けられた不純物拡散領域 Cと、
下記 (I)又は (II)の積層膜と、
(I)前記半導体基板と第 1ゲート電極間から第 1ゲート電極の不純物拡散領域 A側 の面上まで延在するように設けられると共に不純物拡散領域 Aに接し、且つ第 1グー ト電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
前記半導体基板と第 2ゲート電極間から第 2ゲート電極の不純物拡散領域 A側の 面上まで延在するように設けられると共に不純物拡散領域 Aに接し、且つ第 2ゲート 電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
(II)前記半導体基板と第 1ゲート電極間から第 1ゲート電極の不純物拡散領域 B側 の面上まで延在するように設けられると共に不純物拡散領域 Bに接し、且つ第 1グー ト電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
前記半導体基板と第 2ゲート電極間から第 2ゲート電極の不純物拡散領域 C側の 面上まで延在するように設けられると共に不純物拡散領域 Cに接し、且つ第 2ゲート 電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
を備えたことを特徴とする不揮発性記憶装置に関する。
更に、本発明は、
半導体基板上に設けられたゲート電極と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第 1不純物拡散領域側 の面上まで延在すると共に第 1不純物拡散領域に接する積層膜であって、電荷蓄積 層とトンネル絶縁膜とを有する積層膜と、
を備えた不揮発性記憶装置の製造方法であって、
(1)半導体基板を準備する工程と、
(2)前記半導体基板上に犠牲酸化膜及びダミー膜を形成する工程と、
(3)前記犠牲酸化膜及びダミー膜の一部を前記半導体基板に達するまで除去して 開口部を設け、前記開口部の下部に半導体基板を露出させる工程と、
(4)全面に、順にトンネル絶縁膜材料及び電荷蓄積層材料を堆積させる工程と、 (5)全面にゲート電極材料を堆積させる工程と、
(6)前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料をエッチバック して開口部の互いに対向する側面上に前記トンネル絶縁膜材料、電荷蓄積層材料 及びゲート電極材料を残留させることにより、ゲート電極及びゲート電極と半導体基 板間からゲート電極の側面と開口部の前記側面間まで延在し、かつトンネル絶縁膜
、電荷蓄積層を有する積層膜を形成する工程と、
(7)前記犠牲酸化膜及びダミー膜を除去する工程と、
(8)前記ゲート電極の積層膜を形成した側面側の半導体基板内に前記積層膜の 一部と接するように第 1不純物拡散領域、第 1不純物拡散領域と対向して前記ゲート 電極を挟んだ反対側の半導体基板内に第 2不純物拡散領域を形成する工程と、 を有することを特徴とする不揮発性記憶装置の製造方法に関する。
[0021] 本発明の不揮発性記憶装置及びその製造方法を用いることで、微細化に有利で 初期閾値のバラツキが小さぐ書き込み効率が高くて消去不良及び保持不良の無い 優れたトラップ型メモリを形成することができる。
図面の簡単な説明
[0022] [図 1]本発明の不揮発性記憶装置の一例を説明する上面図である。
[図 2]図 1の不揮発性記憶装置の I Γ断面及び II ΙΓ断面を表す図である。
[図 3]本発明の不揮発性記憶装置の電荷蓄積層内での電荷分布を説明する図であ
[図 4]本発明の不揮発性記憶装置の製造方法の一例を表す図である。
[図 5]本発明の不揮発性記憶装置の一例を説明する上面図である。
[図 6]図 5の不揮発性記憶装置の I Γ断面及び II ΙΓ断面を表す図である。
[図 7]図 5及び 6の不揮発性記憶装置の製造方法の一例を説明する上面図である。
[図 8]本発明の不揮発性記憶装置の一例を説明する上面図である。
[図 9]図 8の不揮発性記憶装置の I Γ断面及び II ΙΓ断面を表す図である。
[図 10]図 8及び 9の不揮発性記憶装置の製造方法の一例を説明する上面図である。
[図 11]本発明の不揮発性記憶装置の一例を説明する上面図である。
[図 12]図 11の不揮発性記憶装置の I I '断面及び II II '断面を表す図である。 園 13]図 11及び 12の不揮発性記憶装置の製造方法の一例を説明する上面図であ 園 14]本発明の不揮発性記憶装置の一例を説明する上面図である。
園 15]図 14の不揮発性記憶装置の Ι-Γ断面及び II— ΙΓ断面を表す図である。 園 16]本発明の不揮発性記憶装置の一例を説明する上面図である。
園 17]図 16の不揮発性記憶装置の I Γ断面及び II— ΙΓ断面を表す図である。 園 18]図 16及び 17の不揮発性記憶装置の製造方法の一例を説明する上面図であ 園 19]本発明の不揮発性記憶装置の一例を説明する上面図である。
園 20]図 19の不揮発性記憶装置の I Γ断面及び II— ΙΓ断面を表す図である。 園 21]図 19及び 20の不揮発性記憶装置の製造方法の一例を説明する上面図であ 園 22]本発明の不揮発性記憶装置の一例を説明する上面図である。
園 23]図 22の不揮発性記憶装置の I Γ断面及び II— ΙΓ断面を表す図である。 園 24]図 22及び 23の不揮発性記憶装置の製造方法の一例を説明する上面図であ 園 25]関連する不揮発性記憶装置の一例を説明する上面図である。
園 26]図 25の不揮発性記憶装置の I Γ断面及び II— ΙΓ断面を表す図である。 園 27]図 25及び 26の不揮発性記憶装置の製造方法の一例を説明する上面図であ 園 28]関連する不揮発性記憶装置の電荷蓄積層内での電荷分布を説明する図であ 園 29]関連する不揮発性記憶装置の一例を説明する上面図である。
園 30]図 29の不揮発性記憶装置の I Γ断面及び II— ΙΓ断面を表す図である。 園 31]図 29及び 30の不揮発性記憶装置の製造方法の一例を説明する上面図であ 園 32]関連する不揮発性記憶装置の電荷蓄積層内での電荷分布を説明する図であ [図 33]本発明のゲート電極の第 1及び第 2不純物拡散領域側の面を説明する図であ
[図 34]本発明の第 1及び第 2ゲート電極の不純物拡散領域 A側の面を説明する図で ある。
[図 35]本発明の第 1ゲート電極の不純物拡散領域 B側の面及び第 2ゲート電極の不 純物拡散領域 C側の面を説明する図である。
[図 36]電荷トラップ面密度の測定方法を説明する図である。
[図 37]電荷トラップ面密度の測定方法を説明する図である。
[図 38]電荷トラップ面密度の測定方法を説明する図である。
符号の説明
1 ゲート電極
2 第一の絶縁膜
3 ¾i何 不貝憎
4 第二の絶縁膜
5 ソース
6 ドレイン
7 シリコン基板
8 素子分離
9 酸化膜
10 ダミー膜
11 ホットエレクトロン注入による書き込み電子分布
12 第一の絶縁膜 2、電荷蓄積層 3、第二の絶縁膜 4の境界部欠陥
13 拡散層
14 トラップ面密度が低いもしくはトラップを全く含まない絶縁膜
15 ワードゲート
16 ゲート側壁
17 サイドウォール
18 積層膜 19 ソース ·ドレインコンタクト
発明を実施するための最良の形態
[0024] 1.不揮発性記憶装置
図 1に、本発明の不揮発性記憶装置の一例の上面図を示す。図 1に示すように、本 発明のトラップ型メモリ（不揮発性記憶装置）は、半導体基板の複数の所定の領域に ライン状の素子分離領域 8が配置されて、活性領域 (第 1不純物拡散領域、第 2不純 物拡散領域、チャネル領域など）を絶縁分離して!/、る。
[0025] また、半導体基板上には、所定方向 31に延在するように複数のライン状電極 1が設 けられており、このライン状電極 1は半導体基板に垂直な側面を有している。この半 導体基板としては、 N型半導体（Nゥエル）であっても、 P型半導体（Pゥエル）であって も良い。このライン状電極 1と半導体基板間には、第一の絶縁膜（トンネル絶縁膜） 2 、電荷蓄積層 3及び第二の絶縁膜 (絶縁膜 B) 4から成る積層膜 18が設けられている 。この積層膜 18はライン状電極 1と半導体基板間から、ライン状電極 1の半導体基板 に垂直な側面（第 1不純物拡散領域側の面）上まで延長して形成されて!/、る。
[0026] そして、各ライン状電極の複数の部分を、ライン状電極が延在する方向 31と直交す る方向 32に挟んだ半導体基板内の両側には一対のソース ·ドレイン領域 (第 1不純 物拡散領域、第 2不純物拡散領域） 5, 6が互いに対向するように設けられている。こ のソース'ドレイン領域内には N型不純物又は P型不純物の何れの不純物が注入さ れていても良く、本発明の装置を構成する半導体基板の部分が Nゥエルか、 Pウエノレ かによつて適宜、選択する。このライン状電極のうち、一対のソース'ドレイン領域 5, 6 で挟まれた部分は、ゲート電極 1を構成する。
[0027] なお、ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用 いること力 Sでき、例えば、不純物が導入された多結晶シリコン、多結晶 SiGe、多結晶 Ge、多結晶 SiC等の不純物導入半導体、 Mo、 W、 Ta、 Ti、 Hf、 Re、 Ru等の金属、 TiN、 TaN、 HfN、 WN等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白 金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電 極の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半 導体とシリサイド膜との積層膜等の積層構造を用いることができる。 [0028] また、各ライン状電極を挟むように設けられたソース/ドレイン領域はそれぞれ、ラ イン状電極の延在方向 31と直交する方向 32に一直線上に配置されており、このよう なソース/ドレイン領域が配置される直線は複数本、互いに平行となるように設けら れている。
[0029] 各ゲート電極 1の両側に設けられたソース'ドレイン領域には電圧を印加できるよう にソース'ドレインコンタクト 19が配置されており、このコンタクト 19は配線層と電気的 に接続されている。
[0030] 図 2は、図 1のトラップ型メモリを、 I Γ断面及び II ΙΓ断面に沿って切断した本発 明のトラップ型メモリの断面図である。図 2に示されているように、素子分離領域 8を備 えた半導体基板 7上に第一の絶縁膜 2、電荷蓄積層 3、第二の絶縁膜 4、及びゲート 電極 1の順に形成され、この第一の絶縁膜 2、電荷蓄積層 3、第二の絶縁膜 4は更に ゲート電極 1の、半導体基板に垂直な側面まで延長するように設けられていることが 分かる。すなわち、ゲート電極側（ゲート電極に近い方)から順に、第二の絶縁膜 4、 電荷蓄積層 3、第一の絶縁膜 2が形成されている。
[0031] この不揮発性記憶装置においては、ソース領域 5及びドレイン領域 6はゲート電極 1 と一部オーバーラップ（ソース領域 5及びドレイン領域 6の一部の直上にゲート電極が 存在)するように半導体基板 7内に形成されて!/、る。
[0032] 本発明の不揮発性記憶装置では、この積層膜 18が半導体基板とゲート電極 1間に 設けられると共に、少なくともゲート電極の第 1不純物拡散領域側の面（図 2中の太線 50で表される面）上まで設けられると共にその一部が第 1不純物拡散領域に接する（ オーバーラップする）点に特徴がある。すなわち、積層膜 18は、ゲート電極と半導体 基板間からゲート電極の第 1不純物拡散領域側の面に沿うように延長され (延在し）、 半導体基板から離れた位置 (半導体基板に接触しない位置)で終端している点に特 徴がある。そして、積層膜の一部が第 1不純物拡散領域と接している (オーバーラッ プする）点に特徴がある。
[0033] ここで、「第 1不純物拡散領域」とは、ソース領域、ドレイン領域の何れかの領域であ り、データ書き込み時にゲート電極 ソース領域間に正電圧を印加し、データ読み込 み時にゲート電極 ドレイン領域間に正電圧を印加可能なように構成されている場 合には、ソース領域が第 1不純物拡散領域となる。また、データ書き込み時にゲート 電極 ドレイン領域間に正電圧を印加し、データ読み込み時にゲート電極 ソース 領域間に正電圧を印加可能なように構成されている場合には、ドレイン領域が第 1不 純物拡散領域となる。
[0034] 「第 2不純物拡散領域」とは、ソース領域、ドレイン領域の何れかの領域であり、ソー ス領域及びドレイン領域のうち上記のようにして第 1不純物拡散領域として選択した 領域以外の領域となる（すなわち、第 1不純物拡散領域としてソース領域を選択する と、第 2不純物拡散領域はドレイン領域となる。また、第 1不純物拡散領域としてドレイ ン領域を選択すると、第 2不純物拡散領域はソース領域となる。）。
なお、本発明の不揮発性記憶装置を第 1不純物拡散領域と第 2不純物拡散領域の 何れの領域からもデータの書き込みが可能なように構成されている場合は、ソース領 域、ドレイン領域の何れの領域を第 1不純物拡散領域、第 2不純物拡散領域としても 良い。
[0035] 「ゲート電極の第 1不純物拡散領域側の面」及び「ゲート電極の第 2不純物拡散領 域側の面」について図 33を用いて説明する。図 33は、本発明の不揮発性記憶装置 の一例を示したものである。図 33 (a)はこの不揮発性記憶装置の上面図、図 33 (b) はこの不揮発性記憶装置の断面図を表したものである。また、図中において、 21は 第 1不純物拡散領域、 22は第 2不純物拡散領域を表す。
[0036] 図 33 (a)に示されるように、まず、第 1及び第 2不純物拡散領域と同じ幅（図 33 (a) の幅 23)を有するゲート電極の表面を考える。そして、このゲート電極の表面上を、そ の底面 24 (ゲート電極の最下面を構成し、かつ半導体基板と対向する面）から第 1不 純物拡散領域側の方向に移動していった場合（図 33 (b)の矢印 25の方向に移動し ていった場合）に、ゲート電極の底面以外の表面として表れる面のことを「ゲート電極 の第 1不純物拡散領域側の面」とする（図 33 (b)中では、例えば、太線で表された面 27がゲート電極の第 1不純物拡散領域側の面に含まれる）。
[0037] 同様にして、ゲート電極の表面上を、その底面から第 2不純物拡散領域側の方向 に移動して!/、つた場合（図 33 (b)の矢印 26の方向に移動して!/、つた場合）に、ゲート 電極の底面以外の面として表れる表面のことを「ゲート電極の第 2不純物拡散領域側 の面」とする（図 33 (b)中では、例えば、太線で表された面 28がゲート電極の第 2不 純物拡散領域側の面に含まれる)。
[0038] なお、本発明の不揮発性記憶装置がゲート電極の第 1及び第 2不純物拡散領域側 の面上に積層膜を有する場合、この第 1不純物拡散領域側の面上の積層膜と第 2不 純物拡散領域側の面上の積層膜は、互いの最上端同士が一部又は全部が連結す るように構成されて!/、ても、互いに連結しな!/、ように構成されて!/、ても良レ、。
[0039] 第 1不純物拡散領域側の面上の積層膜と第 2不純物拡散領域側の面上の積層膜 力 互いにその最上端同士が一部は全部が連結するように構成されている場合には 、連結している部分に関しては積層膜はゲート電極の表面上を一周して覆うように形 成されていることとなる。この場合には、第 1不純物拡散領域側の面上の積層膜と、 第 2不純物拡散領域側の面上の積層膜の境界は明確に判別できな!/、こととなる。な お、このような構造の不揮発性記憶装置は、積層膜中の電荷蓄積層の導電率が低く 、電荷蓄積層内に電荷を注入した場合、第 1及び第 2不純物拡散領域上及びその近 傍の電荷蓄積層内にのみ電荷が偏在する（電荷は、ゲート電極を一周して覆う電荷 蓄層内に均一に分布していない）点で、 Floating Gate (FG)型メモリとは区別され
[0040] また、第 1不純物拡散領域側の面上の積層膜と第 2不純物拡散領域側の面上の積 層膜は、互いの最上端同士が連結しないように構成されていても良い。この場合、本 発明の積層膜は、図 33 (b)の断面においてゲート電極の表面上を一周して覆うよう に積層膜は設けられてレ、なレ、こととなる。
[0041] 上記と同様にして、「第 1ゲート電極の不純物拡散領域 A側の面」及び「第 2ゲート 電極の不純物拡散領域 A側の面」を説明することができる。図 34は、 2つのゲート電 極を有し、第 1及び第 2ゲート電極の不純物拡散領域 A側の面上に積層膜を設けた 、本発明の不揮発性記憶装置の一例を示したものである。図 34 (a)はこの不揮発性 記憶装置の上面図、図 34 (b)はこの不揮発性記憶装置の断面図を表したものである 。図中において、 40は第 1ゲート電極、 41は第 2ゲート電極を表す。また、 29は不純 物拡散領域 A、 21は不純物拡散領域 B、 22は不純物拡散領域 Cを表す。
[0042] 図 34 (a)に示されるように、まず、不純物拡散領域 A, B、 Cと同じ幅（図 34 (a)の幅 23)を有する第 1及び第 2ゲート電極の表面を考える。そして、第 1及び第 2ゲート電 極の表面上をその底面 24 (ゲート電極の最下面を構成し、かつ半導体基板と対向す る面）から不純物拡散領域 A側の方向に移動して!/、つた場合（図 34 (b)の矢印 35の 方向に移動していった場合）に、ゲート電極の底面以外の表面として表れる面のこと をそれぞれ、「第 1ゲート電極の不純物拡散領域 A側の面」、「第 2ゲート電極の不純 物拡散領域 A側の面」とする（図 34 (b)中では、例えば、太線で表された面 36が第 1 、第 2ゲート電極の不純物拡散領域 A側の面に含まれる）。
[0043] 同様にして、「第 1ゲート電極の不純物拡散領域 B側の面」及び「第 2ゲート電極の 不純物拡散領域 C側の面」を説明することができる。図 35は、 2つのゲート電極を有 し、第 1ゲート電極の不純物拡散領域 B側の面上、及び第 2ゲート電極の不純物拡散 領域 C側の面上に積層膜を設けた、本発明の不揮発性記憶装置の一例を示したも のである。図 35 (a)はこの不揮発性記憶装置の上面図、図 35 (b)はこの不揮発性記 憶装置の断面図を表したものである。図中において、 40は第 1ゲート電極、 41は第 2 ゲート電極を表す。また、 29は不純物拡散領域 A、 21は不純物拡散領域 B、 22は不 純物拡散領域 Cを表す。
[0044] 図 35 (a)に示されるように、まず、不純物拡散領域 A, B、 Cと同じ幅（図 35 (a)の幅
23)を有する第 1及び第 2ゲート電極の表面を考える。そして、第 1ゲート電極 40の表 面上をその底面から不純物拡散領域 B側の方向に移動して!/、つた場合（図 35 (b)の 矢印 37aの方向に移動していった場合）に、ゲート電極の底面以外の面として表れる 表面のことを「第 1ゲート電極の不純物拡散領域 B側の面」とする（図 35 (b)中では、 例えば、太線で表された面 39がゲート電極の不純物拡散領域 B側の面に含まれる） 。また、第 2ゲート電極 41の表面上をその底面から不純物拡散領域 C側の方向に移 動して!/、つた場合（図 35 (b)の矢印 37bの方向に移動して!/、つた場合）に、ゲート電 極の底面以外の面として表れる表面のことを「第 2ゲート電極の不純物拡散領域 C側 の面」とする（図 35 (b)中では、例えば、太線で表された面 38がゲート電極の不純物 拡散領域 C側の面に含まれる）。
[0045] なお、本発明の不揮発性記憶装置の一例では、（I)第 1ゲート電極の不純物拡散 領域 A側の面上及び第 2ゲート電極の不純物拡散領域 A側の面上に積層膜を有す る場合、或いは (Π)第 1ゲート電極の不純物拡散領域 B側の面上及び第 2ゲート電 極の不純物拡散領域 C側の面上に積層膜を有する場合のうち、上記 (I)又は (II)の 何れの場合であっても、その積層膜の最上端は互いに連結しないように構成されて いる。このため、上記 (I)の場合では、第 1ゲート電極の不純物拡散領域 A側の面上 に設けられた積層膜と、第 2ゲート電極の不純物拡散領域 A側の面上に設けられた 積層膜を区別すること力できる。また、上記 (II)の場合では、第 1ゲート電極の不純 物拡散領域 B側の面上に設けられた積層膜と、第 2ゲート電極の不純物拡散領域 C 側の面上に設けられた積層膜を区別することができる。
[0046] また、ゲート電極の第 1及び第 2不純物拡散領域側の面、第 1及び第 2ゲート電極 の不純物拡散領域 A側の面、第 1ゲート電極の不純物拡散領域 B側の面、並びに第 2ゲート電極の不純物拡散領域 C側の面の形状は特に限定されず、平面状、曲面状 、テーパー状、逆テーパー状、及びこれらの形状が組み合わさったものなど様々な 形状を有すること力できる。また、これらの面の最上端の半導体基板からの高さ、幅 は特に限定されず、装置特性、プロセス特性に合わせて適宜、所望のものに設定す ること力 Sでさる。
[0047] 本発明の不揮発性記憶装置の一例では、データの書き込み時にゲート電極 1及び ドレイン領域 6に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域 6 近傍の電荷蓄積層内に電荷を蓄積する。また、データの読み出し時にソース領域 5と ゲート電極 1に正の電圧を印加し、ソース電流値をモニターする。そして、ドレイン領 域 6近傍の電荷蓄積層内に電子が蓄積している場合、電荷蓄積層のフラットバンドが 正方向にシフトして、ドレイン領域 6近傍の電荷蓄積層内に電子が蓄積していない場 合と比べて、電流が流れに《なる。このように電流が流れにくい状態と、流れやすい 状態を 2値化することによって、情報を記憶することが可能となる。なお、記憶させた 情報を消去するには、（a)ゲート電極に負電圧を印加して、ファウラー 'ノルドハイム（ FN)型トンネル電流を利用して電荷蓄積層から電子を除去する力、、又は、（b)ゲート 電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間ト ンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を 中和させれば良い。 [0048] 図 3は、本発明の不揮発性記憶装置のデータ書き込み後のドレイン領域 (第 1不純 物拡散領域)付近の電荷蓄積層内の電荷分布を示したものである。ゲート電極 1及 びドレイン領域 6に正の高電圧を印加した場合、ドレイン領域 6近傍にホットエレクト口 ンが発生し、分布 11の様に電子が電荷蓄積層 3中に注入される。なお、図 3におい て、分布 11の横方向のスケールと電荷蓄積層の横方向のスケールは一致している。 また、この注入された電荷は図 3に表されるように、ドレイン領域近傍の電荷蓄積層内 に分布している。
[0049] この不揮発性記憶装置は、以下のような効果を奏することができる。
(1)ゲート電極の第 1不純物拡散領域側の面上まで電荷蓄積層が広がっているため 、蓄積されずに電極もしくは基板に抜ける注入電荷の割合が減少し、書き込み効率 が向上する。
(2)ゲート電極の第 1不純物拡散領域側の面は半導体基板に対して垂直になってい るため、電荷トラップを有する電荷蓄積層をサイドウォール下に延長した従来構造 2 に比べて基板上での占有面積は小さぐ微細化を進める上で有利である。
(3)ドライエッチングプロセスによるダメージが入りやすい積層膜の終端部（ゲート電 極の側面上に設けられた積層膜 18の最上端）がホットエレクトロンの注入部分から離 れており、この部分には電荷が蓄積されないため、欠陥起因のリーク電流や保持電 荷流出を抑制することができる。
[0050] (4)ドライエッチングやサイドウォール形成、イオン注入などの製造プロセスで電荷 が入りやすレ、電荷トラップを有する積層膜の終端部は、ゲート電極と半導体基板間 の電荷蓄積層と離れているため、流入電荷による初期 Vの増大を抑制することがで
τ
きる。
(5)ゲート電極の第 1不純物拡散領域側の面上まで広がった電荷トラップを有する電 荷蓄積層は半導体基板に対して垂直に位置するため、第二導電型の接合領域を形 成するイオン注入工程において、第 1不純物拡散領域近傍の電荷蓄積層内に欠陥 が導入されるのを回避することができる。
(6)ゲート電極の第 1不純物拡散領域側の面上の電荷トラップを有する電荷蓄積層 はイオン注入時のスぺーサ一としても機能するため、プロセスを簡略化することが可 能となる。
本発明の不揮発性記憶装置は、上記のように複数のライン状電極内に複数のゲート 電極を設けても良!/、し、単独のゲート電極を設けても良レ、。
[0051] また、積層膜はゲート電極側から電荷蓄積層、トンネル絶縁膜の少なくとも 2層を有 していれば良い。積層膜としては例えば、電荷蓄積層、トンネル絶縁膜の 2層構成の もの、絶縁膜 B、電荷蓄積層、トンネル絶縁膜の 3層構成のものを挙げることができる 。この場合、電荷蓄積層としては、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハ フニゥムシリケート膜、酸化ハフニウムシリケート膜又はアルミニウムシリケ一ト膜を用 いること力 S好ましい。また、トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜 であることが好ましい。これらの電荷蓄積層及びトンネル絶縁膜を使用することによつ て、高い電荷保存性を発現することができる。また、絶縁膜 Bを使用する場合には、 上記と同様の理由からトンネル絶縁膜と同じ材料を使用することができる。
[0052] 電荷保持の観点からトンネル絶縁膜の厚さは、電子が透過する際のトンネル機構 力 S、ダイレクトトンネル機構になることのない 25nm以上が好ましぐ 35nm以上がより 好ましぐ 45nm以上が更に好ましい。
電荷保持の観点から、絶縁膜 Bの厚さは電子が透過する際のトンネル機構がダイレ タトトンネル機構になることのない 25nm以上が好ましぐ 35nm以上がより好ましぐ 4 5nm以上が更に好ましい。
[0053] また、電荷蓄積層内に注入された電子が電荷蓄積層内で容易に移動しないように するため、電荷蓄積層用の材料として用いる誘電体 (絶縁体）の室温における導電 率は 10E— 6 (S 'm— 以下が好ましぐ 10E— 8 (S 'm— 以下がより好ましぐ 10E — 10 (S 'm—1)以下が更に好ましい。
[0054] この 2層、 3層構成の構造は、積層膜中の全ての部分に存在しなくても良ぐ積層膜 中の少なくとも第 1不純物拡散領域近傍及びゲート電極の第 1不純物拡散領域側の 面上に存在していればよい。ただし、電荷蓄積層内に分布する電荷を全て効果的に 保持できるよう、電荷蓄積層は積層膜内の、ドレイン領域端部から例えば、図 2の 60 の方向に対して 30nm以上の範囲まで存在することが好ましぐ 35nm以上の範囲ま で存在すること力 り好ましく、 40nm以上の範囲まで存在することが更に好ましい。 また、装置の微細化の観点から、積層膜はドレイン領域端部から例えば、図 2の 60の 方向に対して 60nm以下の範囲まで存在することが好ましぐ 55nm以下の範囲まで 存在すること力 り好ましく、 50nm以下の範囲まで存在することが更に好ましい。
[0055] 本発明の積層膜は、少なくとも半導体基板とゲート電極間からゲート電極の少なくと も第 1不純物拡散領域側の面上まで延在すると共にその一部が第 1不純物拡散領 域に接するように設けられていれば良い。例えば、積層膜は、半導体基板とゲート電 極間から、ゲート電極の第 1及び第 2不純物拡散領域側の面上まで延在すると共に その一部が第 1及び第 2不純物拡散領域に接するように設けることができる。
[0056] ゲート電極の第 2不純物拡散領域側の面上に積層膜を設けない場合、第 1不純物 拡散領域は、第 2不純物拡散領域よりも半導体基板の厚み方向の深さが深いことが 好ましい（例えば、図 2では、ドレイン領域 6の 61の方向の深さ L 1 ソース領域 5の 6 1の方向の深さ Lよりも深いことが好ましい）。この不揮発性記憶装置に印加する電
2
圧は、書き込み時のドレイン電圧に比べると読み出し時のソース電圧は小さくなつて いる。このため、このように第 1不純物拡散領域は第 2不純物拡散領域よりも深いこと によって、書き込み時におけるドレイン領域近傍の電荷強度を維持しつつパンチス ルーを抑制することができる。この結果、書き込み速度を低下させずにゲート電極長 を微細化することが可能となる。
[0057] 2.不揮発性記憶装置の製造方法
本発明の不揮発性記憶装置の製造方法は、以下の工程を有する。
(1)半導体基板を準備する工程、
(2)半導体基板上に犠牲酸化膜及びダミー膜を形成する工程、
(3)犠牲酸化膜及びダミー膜の一部を半導体基板に達するまで除去して開口部を 設け、開口部の下部に半導体基板を露出させる工程、
(4)全面に、順にトンネル絶縁膜材料及び電荷蓄積層材料を堆積させる工程、
(5)全面にゲート電極材料を堆積させる工程、
(6)トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料をエッチバックして開 口部の互いに対向する側面上にトンネル絶縁膜材料、電荷蓄積層材料及びゲート 電極材料を残留させることにより、ゲート電極及びゲート電極と半導体基板間からゲ ート電極の側面と開口部の側面間まで延在し、かつトンネル絶縁膜、電荷蓄積層を 有する積層膜を形成する工程、
(7)犠牲酸化膜及びダミー膜を除去する工程、
(8)ゲート電極の積層膜を形成した側面側の半導体基板内に積層膜の一部と接す るように第 1不純物拡散領域、第 1不純物拡散領域と対向してゲート電極を挟んだ反 対側の半導体基板内に第 2不純物拡散領域を形成する工程。
[0058] 以下、本実施例のトラップ型メモリ（不揮発性記憶装置）の製造方法の一例を簡単 に説明する。図 4は、図 1の I一 Γに相当する断面で切断された本発明の実施例のト ラップ型メモリの製造方法を示したものである。
[0059] まず、図 4 (a)に示す様に、 p型半導体基板 7の表面を窒素希釈された酸素雰囲気 で酸化することによりパッド酸化膜 (犠牲酸化膜) 9を形成した後、パッド酸化膜 9上に ダミー膜 10を形成する（工程（1)、（2) )。ここでは、ダミー膜として低密度の CVD (C hemical Vapor Deposition)窒化膜を用いる。なお、後の工程でソース'ドレイン 領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さ R pと分散 σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回 避するためには、ゲート電極 1の側面の積層膜 18の高さは少なくとも（Rp + 3 σ )であ ることが望ましい。ここで、パッド酸化膜 9とダミー膜 10の膜厚及びエッチングプロセス によるゲート電極 1側面に形成された積層膜 18上端部の後退量の合計により、グー ト電極 1の第 1不純物拡散領域側の面上の積層膜 18の高さが決まる。このため、パッ ド酸化膜 9とダミー膜 10を合わせた厚さをあらかじめ（Rp + 3 σ )以上に設定する。
[0060] 次に、図 4 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図示 していない）を堆積し、露光 ·現像することによりパターユングした後、ドライエッチヤー を用いてダミー膜 10及びパッド酸化膜 9をエッチングをして開口部 46を設ける（工程 (3) )。そして、この際、開口部の底面に半導体基板を露出させた後、反射防止膜と レジスト膜をウエット除去する。
[0061] 次に、図 4 (c)に示す様に、ウェハ前面に CVD法を用いて酸化膜（トンネル絶縁膜 材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させ、さらに、窒化膜 7の上部 を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B材 料) 4を形成した後（工程 (4) )、酸化膜 4上に CVD法を用いてリン添加シリコン膜 (ゲ ート電極材料） 1を堆積する（工程（5) )。
[0062] 次に、図 4 (d)に示すように、リン添加シリコン膜 1、酸化膜 4、窒化膜 3及び酸化膜 2 にドライエッチングによるエッチバックを行ない、ゲート電極 1、酸化膜 4、窒化膜 3、酸 化膜 2からなる構造をダミー膜 10の両側壁（開口部 46の互いに対向する両側面 47) 上に形成する（工程（6) )。この際、開口部 46の両側面 47上に、ゲート電極と半導体 基板間からゲート電極の側面と開口部の側面 47間まで延在し、かつ絶縁膜 B、電荷 蓄積層、トンネル絶縁膜を有する積層膜が形成される。
[0063] 次に、図 4 (e)に示すように、選択比の高いエッチング条件を用いて、ダミー膜 10及 びパッド酸化膜 9を選択的に除去する（工程（7) )。次に、図 4 (f)に示すように、露出 した基板にゲート電極とセフルァラインで垂直に n型不純物をイオン注入する（工程（ 8) )。これによつて、ゲート電極の積層膜を形成した側面側の半導体基板内に第 1不 純物拡散領域 6、第 1不純物拡散領域 6と対向して前記ゲート電極を挟んだ反対側 の半導体基板内に第 2不純物拡散領域 5が形成される。また、この際、積層膜 18の 一部が第 1不純物拡散領域 6及び第 2不純物拡散領域 5と接する (オーバーラップす る）こととなる。
[0064] なお、ここでゲート電極の側面上の積層膜 18は、イオン注入時のスぺーサ一として も機能するため、プロセスを簡略化することが可能である。また、従来必要だったスぺ ーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビ ーク現象を回避でき、ゲート端付近の欠陥密度増大にともなう歩留まり低下を防ぐこ とが出来る。また、ゲート電極側面上の積層膜 18の上部にのみイオン注入ダメージ が入り、ドレイン領域 6近傍の電荷蓄積層付近にはイオン注入ダメージが入らな!/、た め、ソース領域及びドレイン領域を形成するイオン注入工程によって誘発される積層 膜中の欠陥の影響を効果的に回避することができる。その後、活性化処理を行なう 事で、ゲート電極 1と部分的にオーバーラップするようにソース領域 5及びドレイン領 域 6の活性化を行う。
以上の様にして、本例の不揮発性記憶装置を形成する事ができる。
[0065] 以下に実施例を挙げて、本発明をより詳細に説明する。これらの実施例は、本発明 のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例 に何ら限定されるものではなレ、。
[0066] (第一実施例） 図 5及び 6に、本発明の第一実施例のトラップ型メモリ（不揮発性記憶装置）を示す
。ここで、図 5はこの不揮発性記憶装置の上面図を示したものであり、図 6は図 5の I Γ及び II ΙΓに沿って切断した断面図を示したものである。
[0067] 図 5及び 6に示されるように、素子分離領域 8を備えたシリコン基板 7上に、所定方 向 31に延在する複数のライン状電極が設けられている。また、シリコン基板 7内には 、ライン状電極の延在方向 31と直交する方向 32に互いに対向するように、ドレイン領 域 6と、ドレイン領域 6よりも浅!/、領域までしか存在しな!/、ソース領域 5が設けられて!/ヽ る。このドレイン領域 6及びソース領域 5は、積層膜 18に一部、オーバーラップ（ドレイ ン領域 6及びソース領域 5の一部が積層膜 18と接触）するように形成されている。この 実施例では、ドレイン領域 6を第 1不純物拡散領域、ソース領域 5を第 2不純物拡散 領域と定義する。
[0068] ライン状電極のこのドレイン領域 6及びソース領域 5で挟まれた部分はゲート電極を 構成し、このゲート電極は半導体基板 7の面方向と垂直な側面を有する。また、この ライン状電極と半導体基板間から、ライン状電極の半導体基板の面方向に垂直な側 面（第 1不純物拡散領域側の面；図 6中の太線 50で表される面）上まで延在するよう に、積層膜 18が設けられている。すなわち、積層膜 18は、シリコン基板に形成された ドレイン領域 6の近傍において、ゲート電極 1の側面に沿うように延長され、シリコン基 板 7に対して垂直方向に離れた位置で終端している。
[0069] この積層膜 18のうち、ドレイン領域 6の直上及びその近傍の積層膜 18は、ゲート電 極側から順に、第二の絶縁膜 (絶縁膜 B) 4、電荷蓄積層 3,第一の絶縁膜 (トンネル 絶縁膜） 2から構成されている。また、積層膜 18のうち、ソース領域 5の直上及びその 近傍の積層膜 (ゲート電極と半導体基板間に存在し、厚み方向 61の全体にわたって 存在し、かつ第 1不純物拡散領域上に存在しない積層膜の部分）の部分には、ドレイ ン領域 6の直上の電荷蓄積層 3と比べて電荷トラップ面密度が低いか、又は電荷トラ ップを全く含まない絶縁膜 (絶縁膜 A) 14が形成されている。すなわち、この絶縁膜 1 4は、ドレイン領域 6の近傍の電荷蓄積層に比べて単位体積あたりの電荷トラップ数 が少ないか、又は電荷蓄積層として機能しない。そして、この絶縁膜 14と、第二の絶 縁膜 4、電荷蓄積層 3及び第一の絶縁膜 2の 3層と、は半導体基板のチャネル領域 上で接している。
[0070] この絶縁膜 14は、ホットエレクトロン注入により電荷が蓄積されるドレイン領域 6の直 上及びその近傍の領域に存在しないことが好ましい。具体的には、ソース/ドレイン 領域の対向する方向（図 6の矢印 47の方向）について、ドレイン領域端部と絶縁膜 1 4間の距離（図 6の a)は 30nm以上であることが好ましぐ 35nm以上であることがより 好ましぐ 40nm以上であることが更に好ましい。また、装置の微細化の観点から、ド レイン領域と絶縁膜 14間の距離（図 6の a)は 60nm以下であることが好ましぐ 55nm 以下であること力 り好ましく、 50nm以下であることが更に好ましい。
[0071] また、電荷トラップ面密度は以下のようにして測定することができる。
まず、下準備として図 36に示すファウラー 'ノルドハイム（FN)型電荷注入法やホット エレクトロン注入法などを用いて、ゲート電極/半導体基板間を、電子が透過する状 況をつくる。これによつて電荷トラップを有する一部の領域で電子が捕獲され、局所 的に閾値 Vが大きくなる。閾値 Vの変化が飽和するまで電子の透過を続けることで、 t t
飽和後の閾値 Vの大きさと基板に対する面垂直方向（厚さ方向）のトラップ位置 (別 t
途、 TEMで測定)から電荷トラップ面密度を求めることが出来る。
[0072] ここで、上記の局所的な閾値 V変化量の測定には、 CP測定を応用した方法を用い t
る。なお、 CP測定法は基板とゲート絶縁膜との間の界面準位密度を測定する手法と してこれまで広く用いられているものであり、以下のようにして測定することができる。
[0073] すなわち、図 37 (a)に示すように、ゲート電極にノ ルス電圧を印加したとき、 V が peak 基板の閾値 Vよりも高い場合に、ドレイン領域及びソース領域からチャネル領域上の t
界面準位に向けて電子が供給される（I , I として観測される）。そして、半周期 source dram
後の V が閾値 Vかつチャネル上の界面準位よりも低い場合に、今度は基板からチ base
ャネル上の電子が捕獲された界面準位に向けてホールが供給される（I として観測 sub される）。従って、 I (I 、1 、 1 )電流は、電荷素量 (q)と界面準位密度（Dit)と cp sub dram source チャネル領域の表面積 (A)とパルス周波数（f)を用いて、 I =f 'A'q'Ditと表される
。この関係式を利用して、界面準位密度を測定することが出来る。図 37 (b)に V と
V の差分を固定し、 V を掃引しながら I を測定した結果を示す。
[0074] 本発明では、上記の CP測定法を応用して電荷トラップ面密度を測定する。この測 定法を図 38 (a)に示す。図 38 (b)の（A)の範囲での V では、 V は、高 V領域の
Vよりも小さい。このため、ソース領域からは、高 V領域より左のソース領域側の界面 にお!/、てのみ供給され、ドレイン領域側には供給されな!/、。このときの電流を I と する。同様にドレイン領域からは、高 V領域より右のドレイン領域側の界面において のみ供給され、ソース領域側には供給されない。このときの電流を I とする。
[0075] 書き込み ·消去動作を繰り返す前の試料であれば界面準位密度はチャネル面内で 一定であるため、 I と I 電流は、電子が供給される面積に比例し、 I が最大と なる I とは、 I : 1 : 1 = (チャネル全面積）：（高 vt領域よりもソース側の面 積）：（高 Vt領域よりもドレイン側の面積） =L : x : x となる。これは、チャネル幅 が共通なためである。この関係から高 V領域の位置を知ることが出来る。電荷注入に よって、シフトアップした高 V領域の Vの大きさ（ Δ V )も、領域 (A)の幅 Δ V と等し くなるため求めることが出来る。このため、チャネル領域内に局所的に存在する電荷 トラップ領域の面密度と位置を上述で示した CP法によって同時に測定することが出 来る。
なお、他の実施例においても上記と同様にして電荷トラップ面密度を測定することが できる。
[0076] ·動作方法
本実施例では、電荷の書き込み時に、ゲート電極 1及びドレイン領域 6に正の電圧 を印加することでホットエレクトロンを生成し、ドレイン領域 6近傍の電荷蓄積層内に 電荷を蓄積する。また、読み出し時は、ソース領域 5とゲート電極 1に正の電圧を印加 し、ソース電流値をモニターする。この際、ソース領域 5に印加する電圧は、書き込み 時のドレイン電圧よりも小さくする。
[0077] そして、ドレイン領域 6近傍の電荷蓄積層内に電子が蓄積して!/、る場合、電荷蓄積 領域のフラットバンドが正方向にシフトして、ドレイン領域 6近傍の電荷蓄積層内に電 子が蓄積していない場合と比べて、電流が流れに《なる。このように電流が流れにく い状態と、流れやすい状態を 2値化することによって、情報を記憶することが可能とな る。なお、記憶させた情報を消去するには、（a)ゲート電極に負電圧を印加して、ファ ウラー ·ノルドハイム（FN)型トンネル電流を利用して電荷蓄積層から電子を除去する 力、、又は、（b)ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、 基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中 に存在する電子を中和させれば良い。
[0078] ·発明の効果
第一実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
(1)ゲート電極 1と半導体基板間からゲート電極の側面（第 1不純物拡散領域側の面 )上にまで電荷蓄積層が広がっているため、蓄積電荷の書き込み効率が良い。
(2)エッチングプロセスによるダメージが入りやすい積層膜 18の終端部（第 1不純物 拡散領域側の面上に設けられた積層膜 18の最上端）がホットエレクトロンの注入部 分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク 電流や保持電荷流出を抑制することができる。
[0079] (3)ドレイン領域 6近傍の電荷蓄積層内に蓄積された電荷がソース側に拡散するの を、電荷トラップ面密度が少ないか、又は電荷トラップを全く含まない絶縁膜 14がブ ロックするため、電荷の保持特性を向上させることが出来る。
(4)ソース領域 5の拡散層をドレイン領域 6の拡散層よりも浅くすることで、書き込み時 におけるドレイン領域近傍の電荷強度を維持しつつ、パンチスルーを抑制することが でき、書き込み速度を低下させずにゲート電極長の微細化が可能となる。
[0080] ·不揮発件記憶装置の製造方法
以下、本実施例のトラップ型メモリ（不揮発性記憶装置）の製造方法を簡単に説明 する。図 7に図 6の I一 Γに相当する断面で切断された本発明の第一実施例のトラッ プ型メモリの製造方法を示す。
[0081] まず、図 7 (a)に示す様に、 p型シリコン基板 7表面を窒素希釈された酸素雰囲気で 酸化をすることによりパッド酸化膜 (犠牲酸化膜) 9を形成した後、パッド酸化膜 9上に ダミー膜 10を形成した。ここでは、ダミー膜として低密度の CVD (Chemical Vapor Deposition)窒化膜を用いた。
[0082] なお、後の工程でソース'ドレイン領域形成のためのイオン注入工程を行う際、ィォ ンの注入プロファイルが中心深さ Rpと分散 σで記述される正規分布に従うとすると、 電荷蓄積層付近へのダメージを回避するためには、ゲート電極 1側面（第 1不純物拡 散領域側の面）の積層膜 18の高さは少なくとも（Rp + 3 ひ）であることが望ましい。こ こで、ゲート電極 1の側面上の積層膜 18の高さは、パッド酸化膜 9とダミー膜 10の膜 厚及びエッチングプロセスによるゲート電極 1側面上に形成された積層膜 18上端部 の後退量の合計により決まる。このため、パッド酸化膜 9とダミー膜 10を合わせた厚さ をあらかじめ（Rp + 3 σ )以上に設定することが好ましレ、。
[0083] この後、図 7 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図 示していない）を堆積し、露光 ·現像することによりパターユングした。この後、ドライエ ツチヤーを用いてダミー膜 10及びパッド酸化膜 9をエッチングし、基板の所定部分を 露出させた開口部 46を形成した。この後、反射防止膜とレジスト膜をウエット除去した
[0084] 次に、図 7 (c)に示す様に、 CVD法を用いて、ウェハ全面に酸化膜（トンネル絶縁 膜材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させ、さらに、窒化膜 3の上 部を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B 材料) 4を形成した。次に、図 7 (d)に示すように、積層膜 18の中央部を残してパター ユングされた窒化膜（図示していない）でマスクし、 O、 H〇、 NO、 N O又は酸化ラ
2 2 2
ジカルを含む雰囲気中でァニールすることで、積層膜 18の中央付近の電荷トラップ 面密度を低密度化した。
[0085] 続いて、ァニール後、選択性の高いエッチングを用いてパターユングされたマスク 窒化膜を除去した。次に、図 7 (e)に示すように、酸化膜 4上に CVD法を用いてリン 添加シリコン膜 (ゲート電極材料） 1を形成した。この後、図 7 (f)に示すようにリン添カロ シリコン膜 1および酸化膜 4、窒化膜 3及び酸化膜 2をドライエッチバックした。これに よってウィンドウ内のダミー膜 10の側壁（開口部 46の太線 47で表される、互いに対 向する両側面上）に、ゲート電極 1及び低電荷トラップ面密度の層を一部に含む積層 膜 18の積層構造を形成した。 [0086] 次に、図 7 (g)に示すように選択比の高いエッチング条件を用いて、ダミー膜 10及 びパッド酸化膜 9を選択的に除去した。次に、図 7 (h)に示すように露出した半導体 基板内にゲート電極 1とセフルァラインで垂直に n型不純物をイオン注入した。この後 、活性化処理を行なうことでゲート電極 1と部分的にオーバーラップする（接する）ソー ス領域 5及びドレイン領域 6の活性化を行った。
[0087] 本実施例の製造方法では以下のような効果を奏することができる。
(1)ゲート電極 1の側面上の積層膜 18は、イオン注入時のスぺーサ一としても機能 するため、プロセスを簡略化することが可能となる。
(2)従来、必要だったスぺーサー用の側壁酸化工程を省略できることにより、ゲート 電極端に発生するパーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大 にともなう歩留まり低下を防ぐことが出来る。
[0088] (3)ゲート電極 1の側面（第 1不純物拡散領域側の面）上に露出した積層膜 18の上 端にのみイオン注入ダメージが入り、ドレイン領域 6近傍の電荷蓄積層付近にはィォ ン注入ダメージが入らない。このため、ソース領域及びドレイン領域を形成するイオン 注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができ 以上の様にして、本発明の第一実施例の不揮発性記憶装置を形成することができる
[0089] (第二実施例） 図 8及び 9に、本発明の第二実施例のトラップ型メモリ（不揮発性記憶装置)を示す 。ここで、図 8は本発明の第二実施例のトラップ型メモリの上面図を示したものであり、 図 9は図 8の I Γ及び II ΙΓに沿って切断された本実施例のトラップ型メモリの断面 図を示したものである。
[0090] 図 8及び 9に示されるように、素子分離領域 8を備えたシリコン基板 7上に、所定方 向 31に延在する複数のライン状電極が設けられている。このライン状電極は半導体 基板 7の面方向と垂直な 2つの側面を有する。また、このライン状電極と半導体基板 間から、半導体基板の面方向に垂直なライン状電極の 1つの側面（第 1不純物拡散 領域側の面）上まで延在するように、積層膜 (積層膜） 18が設けられている。このグー ト電極の積層膜 18が設けられておらず、第 1不純物拡散領域側の面と対向する側面 A上にはワードゲート 15が設けられ、このワードゲート 15の側面とゲート電極の側面 A間及びワードゲート 15の底面と半導体基板 7間には、電荷トラップ面密度が電荷蓄 積層よりも小さいか、トラップを全く含まない絶縁膜 14が設けられている。なお、本実 施例で示した効果を得るためには、ワードゲート 15の底面と側面に形成される絶縁 膜は必ずしも同一のものである必要はなぐワードゲート 15の底面と側面で異なる絶 縁膜が形成されてレ、ても良レ、。
[0091] また、シリコン基板 7内には、ライン状電極の延在方向 31と直交する方向 32に互い に対向するように、ドレイン領域 6と、ドレイン領域 6よりも浅い領域までしか存在しな いソース領域 5が設けられている。このドレイン領域 6及びソース領域 5は、半導体基 板内にゲート電極 1とワードゲート 15を挟むように設けられている。
[0092] このドレイン領域 6は、積層膜 18に一部、オーバーラップ（ドレイン領域 6の一部が 積層膜 18と接触）するように形成されている。また、ソース領域 5は、絶縁膜 14に一 部、オーバーラップ（ソース領域 5の一部が絶縁膜 14と接触）するように形成されて!/、 る。本実施例では、このドレイン領域 6を第 1不純物拡散領域、ソース領域 5を第 2不 純物拡散領域と定義する。また、このライン状電極のドレイン領域 6及びソース領域 5 で挟まれた部分はゲート電極を構成する。
[0093] この積層膜 18は、ゲート電極側から順に第一の絶縁膜 (絶縁膜 B) 2、電荷蓄積層 3及び第二の絶縁膜（トンネル絶縁膜) 4から構成されている。また、この積層膜 18は 、ライン状電極と半導体基板間から、ライン状電極の半導体基板の面方向に垂直な 側面（第 1不純物拡散領域側の面；図 9中の太線 50で表される面）上まで延在するよ うに、積層膜 (積層膜） 18が設けられている。すなわち、積層膜 18は、シリコン基板に 形成されたドレイン領域 6の近傍において、ゲート電極 1の側面に沿うように延長され 、シリコン基板 7に対して垂直方向に離れた位置で終端している。
[0094] ·動作方法
本実施例では、電荷の書き込み時に、ゲート電極 1、ワードゲート 15及びドレイン領 域 6に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域 6近傍の電 荷蓄積層に電荷を蓄積する。また、読み出し時は、ソース領域 5、ゲート電極 1および ワードゲート 15に正の電圧を印加し、ソース電流値をモニターする。この際、ソース領 域 5に印加する電圧は、書き込み時のドレイン電圧 6よりも小さくする。ドレイン領域 6 近傍の電荷蓄積層に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正 方向にシフトして、ドレイン領域 6近傍の電荷蓄積層内に電子が蓄積していない場合 と比べて、電流が流れに《なる。このように電流が流れにくい状態と、流れやすい状 態を 2値化することによって、情報を記憶することが可能となる。なお、記憶させた情 報を消去するには、（a)ゲート電極に負電圧を印加して、ファウラー 'ノルドハイム（F N)型トンネル電流を利用して電荷蓄積層から電子を除去する力、、又は、（b)ゲート電 極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トン ネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中 和させれば良い。
[0095] ·発明の効果
第二実施例では、不揮発性記憶装置では、以下のような効果を奏することができる
(1)ゲート電極 1と半導体基板間からゲート電極の側面（第 1不純物拡散領域側の面
)上にまで電荷蓄積層が広がっているため、蓄積電荷の書き込み効率が良い。
(2)エッチングプロセスによるダメージが入りやすい積層膜 18の終端部（ゲート電極 の第 1不純物拡散領域側の面上に設けられた積層膜 18の最上端）がホットエレクト口 ンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起 因のリーク電流や保持電荷流出を抑制することができる。
[0096] (3)ドレイン領域 6近傍の電荷蓄積層内に蓄積された電荷がソース領域側に拡散 するのを、電荷トラップ面密度が少ないか、又は電荷トラップを含まない絶縁膜 14が ブロックする。このため、電荷の保持特性を向上させることが出来る。
(4)読み込み動作時にワードゲートに電圧を印加することでワードゲート下のチヤネ ル抵抗を下げ、読み出し電流を増加させることが出来る。
(5)電荷を蓄積させる側の第 1不純物拡散領域（ドレイン領域）の深さを深くすること で書き込み時におけるソース'ドレイン近傍の電荷強度を維持するとともに、電荷を蓄 積させなレ、側の第 2不純物拡散領域 (ソース領域）の深さを浅くすることでパンチスル 一現象を抑制することができ、書き込み速度を低下させずにゲート電極長の微細化 が可能となる。
[0097] ·不揮発件記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図 10に図 9の I一 Γに相当する断面で切断された本発明の第二実施例のトラップ型メモリの製造方法 を示す。
[0098] まず、図 10 (a)に示す様に、 p型シリコン基板 7表面を窒素希釈された酸素雰囲気 で酸化をすることによりパッド酸化膜 (犠牲酸化膜) 9を形成した。この後、パッド酸化 膜 9上にダミー膜 10を形成する。ここでは、ダミー膜として低密度の CVD (Chemical Vapor Deposition)窒イ匕膜 ¾r用 Vヽた。
[0099] なお、後の工程でソース'ドレイン領域形成のためのイオン注入工程を行う際、ィォ ンの注入プロファイルが中心深さ Rpと分散 σで記述される正規分布に従うとすると、 電荷蓄積層付近へのダメージを回避するためには、ゲート電極 1側面の積層膜 18の 高さは少なくとも（Rp + 3 σ )であることが望ましい。ここで、ゲート電極側 1側面上の 積層膜 18の高さは、パッド酸化膜 9とダミー膜 10の膜厚及びエッチングプロセスによ るゲート電極 1側面上に形成された積層膜 18上端部の後退量の合計により決まる。 このため、パッド酸化膜 9とダミー膜 10を合わせた厚さはあらかじめ（Rp + 3ひ）以上 に設定することが好ましい。
[0100] この後、図 10 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図 示していない）を堆積し、露光 ·現像することによりパターユングした。この後、ドライエ ツチヤーを用いてダミー膜 10及びパッド酸化膜 9をエッチングし、基板の所定部分を 露出させて開口部 46を形成した。この後、反射防止膜とレジスト膜をウエット除去した
〇
[0101] 次に、図 10 (c)に示す様に、 CVD法を用いて、ウェハ全面に酸化膜（トンネル絶縁 膜材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させた。さらに、窒化膜 3の 上部を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B材料) 4を形成した。次に、酸化膜 4上に CVD法を用いてリン添加シリコン膜 (ゲート 電極材料） 1を堆積した。この後、図 10 (d)に示すように、リン添加シリコン膜 1、酸化 膜 4、窒化膜 3及び酸化膜 2をドライエッチバックした。これによつて、ダミー膜 10の側 壁（開口部 46の互いに対向する両側面 47上）にゲート電極 1及び酸化膜 4、窒化膜 3、酸化膜 2からなる構造を形成した。
[0102] 次に、図 10 (c)—（d)の工程と同じ要領で、図 10 (e)に示すように、ウェハ全面に C VD法を用 V、て酸化膜 (絶縁膜材料） 14およびリン添加シリコン膜 (ヮードゲート材料 ) 15を順次、堆積させた（工程（9) )。この後、図 10 (f)に示すように、リン添加シリコン 膜 15および前記酸化膜 14をドライエッチバックして、ゲート電極 1の側壁 (積層膜が 形成されておらず、ゲート電極の積層膜が形成された第 1不純物拡散領域側の面と 対向する側面 A)上に隣接するように絶縁膜 14とワードゲート 15を形成した（工程（1 0) )。
[0103] 次に、図 10 (g)に示すように選択比の高いエッチング条件を用いて、ダミー膜 10及 びパッド酸化膜 9を選択的に除去した。次に、図 10 (h)に示すように、露出した半導 体基板内にゲート電極 1とセフルァラインで垂直に n型不純物をイオン注入した。この 後、活性化処理を行なうことでゲート電極 1と部分的にオーバーラップする（接する）ソ ース領域 5及びドレイン領域 6の活性化を行った。
[0104] 本実施例の製造方法では以下のような効果を奏することができる。
(1)ゲート電極 1の側面上の積層膜 18は、イオン注入時のスぺーサ一としても機能 する。このため、プロセスを簡略化することが可能となる。
(2)従来、必要だったスぺーサー用の側壁酸化工程を省略できることにより、ゲート 電極端に発生するパーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大 にともなう歩留まり低下を防ぐことが出来る。
[0105] (3)ゲート電極 1の側面（第 1不純物拡散領域側の面）上に露出した積層膜 18の上 端にのみイオン注入ダメージが入り、ドレイン領域 6近傍の電荷蓄積層付近にはィォ ン注入ダメージが入らない。このため、ソース領域及びドレイン領域を形成するイオン 注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができ 以上の様にして、本発明の第二実施例の不揮発性記憶装置を形成することができる 〇
[0106] (第三実施例） 図 11及び 12に、本発明の第三実施例のトラップ型メモリ（不揮発性記憶装置)を示 す。ここで、図 11は本発明の第三実施例のトラップ型メモリの上面図を示したもので あり、図 12は図 11の I— I '及び II— ΙΓに沿って切断された本発明のトラップ型メモリ の断面図を示したものである。
[0107] 図 11及び 12に示されるように、素子分離領域 8を備えたシリコン基板 7上に、所定 方向 31に延在するように 2本のライン状電極の対が設けられており、このライン状電 極の対は半導体基板上に複数、設けられている。また、シリコン基板 7内には、ライン 状電極の延在方向 31と直交する方向 32に互いに対向するように、ドレイン領域（不 純物拡散領域 B) 6、拡散層（不純物拡散領域 A) 13、ソース領域 (不純物拡散領域 C) 5がー直線上に設けられている。この拡散層 13はソース'ドレイン領域 5, 6よりも 浅い領域となっており、このドレイン領域 6と拡散層 13は、 1本のライン状電極をその 延在方向 31と直交する方向 32に挟んで対向し、ソース領域 5と拡散層 13は、他の 1 本のライン状電極をその延在方向 31と直交する方向 32に挟んで対向するように、半 導体基板内に設けられている。
[0108] このドレイン領域 6、拡散層 13及びソース領域 5は、積層膜 18に一部、オーバーラ ップ（ドレイン領域 6、拡散層 13及びソース領域 5の一部が積層膜 18と接触）するよう に形成されている。また、このソース'ドレイン領域 5, 6上には、電圧が印加できるよう にコンタクトを配置し、配線層と電気的に接続されている。
[0109] これらのライン状電極の対のうち、ドレイン領域 6と拡散層 13、及びソース領域 5と拡 散層 13で挟まれた部分はそれぞれ第 1ゲート電極 la、第 2ゲート電極 lbを構成し、 これらのゲート電極 la、 lbは半導体基板 7の面方向と垂直な側面を有する。また、第 1ゲート電極 la、第 2ゲート電極 lbについては、それぞれゲート電極と半導体基板間 力、ら半導体基板の面方向に垂直なゲート電極の側面上まで延在するように、積層膜 (積層膜） 18が設けられている。すなわち、積層膜 18は、第 1ゲート電極 laにおいて はシリコン基板内に形成されたドレイン領域 6の近傍にお!/、て、ゲート電極 1端の側 面（不純物拡散領域 B側の面；図 12の太線 52で表される面）に沿うように延長され、 シリコン基板 7に対して垂直方向に離れた位置で終端している。
[0110] また、積層膜 18は、第 2ゲート電極 lbにおいてはシリコン基板に形成されたソース 領域 5の近傍において、ゲート電極 1端の側面（不純物拡散領域 C側の面；図 12の 太線 51で表される面）に沿うように延長され、シリコン基板 7に対して垂直方向に離れ た位置で終端している。この積層膜 18は、ゲート電極側（ゲート電極に近い方)から 順に、第二の絶縁膜 (絶縁膜 B) 4、電荷蓄積層 3,第一の絶縁膜 (トンネル絶縁膜) 2 力、ら構成されている。
[0111] ·動作方法
本実施例では、ドレイン領域 6近傍に存在する電荷蓄積層に電荷を蓄積する場合 、ゲート電極 1およびドレイン領域 6に正の電圧を印加することでホットエレクトロンを 生成する。一方、ソース領域 5近傍の電荷蓄積層に電荷を蓄積する場合には、グー ト電極 1およびソース領域 5に正の電圧を印加する。ドレイン領域 6近傍の電荷蓄積 層に電荷が蓄積しているかどうかの読み出しは、ソース領域 5とゲート電極 1に正の 電圧を印加した時のソース電流値をモニターする。また、ソース領域 5近傍の電荷蓄 積層に電荷が蓄積しているかどうかの読み出しは、ドレイン領域 6とゲート電極 1に正 の電圧を印加した時のドレイン電流値をモニターする。
[0112] ドレイン領域 6及びソース領域 5近傍の電荷蓄積層に電子が蓄積している場合、電 荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域 6及びソース領域 5 近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れに《なる 。このように電流が流れにくい状態と、流れやすい状態を 2値化することによって、情 報を記憶することが可能となる。なお、記憶させた情報を消去するには、（a)ゲート電 極に負電圧を印加して、ファウラー 'ノルドハイム（FN)型トンネル電流を利用して電 荷蓄積層から電子を除去するか、又は、（b)ゲート電極に負電圧、ドレインおよびソ ース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷 蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。
[0113] なお、本実施例の不揮発性記憶装置では、図 11に示したソース'ドレインコンタクト
19の位置を図 14に示すように変えた場合であっても、電荷の書き込み動作および読 み出し動作方法を変えることで、図 11および図 12、図 13で示した実施例と同様の効 果を得ることが出来る。
[0114] 図 14及び 15に本実施例の変形例を示す。この変形例では、半導体基板と第 1ゲ ート電極間から第 1ゲート電極の不純物拡散領域 A側の面上、及び半導体基板と第 2ゲート電極間から第 2ゲート電極の不純物拡散領域 A側の面上、まで延在するよう に積層膜が設けられている点が上記実施例とは異なる。なお、図 15は、図 14の I— I '及び II ΙΓに沿って切断されたトラップ型メモリの断面図を示すものである。
[0115] 図 14及び 15で表される不揮発性記憶装置においては例えば、ソース領域 5側の 第 2ゲート電極 lbとドレイン領域 6間に正の電圧を印加するとともに、ドレイン領域 6 側のゲート電極 laにこれよりも大きな正の電圧を印加することで、第 2ゲート電極 lb の拡散層 13近傍にホットエレクトロンを生成することができる。そして、このソース領域 5側の拡散層（第 2ゲート電極 lb)近傍の電荷蓄積層内に電荷を蓄積させることがで きる。また、ソース領域 5側の拡散層 13近傍の電荷蓄積層内に電荷が蓄積している 力、どうかの読み出しは、ドレイン領域 5とゲート電極 la, lbに正の電圧を印加し、ドレ イン電流値をモニターすることによって行うことができる。
[0116] ·発明の効果
第三実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
(1) 1メモリセルあたり、 2つのゲート電極を含み、ソース'ドレイン領域 5, 6近傍の電 荷蓄積層又は拡散層 13近傍の電荷蓄積層中に電荷を蓄積することが可能となる。 この結果、 1ゲート/セルに比べてコンタクト数を削減できるため、ビットあたりの面積 を縮小できる。
(2)ゲート電極と半導体基板間からゲート電極の側面（ (I)第 1及び第 2ゲート電極の 不純物拡散領域 A側の面、又は（II)第 1ゲート電極の不純物拡散領域 B及び第 2ゲ ート電極の不純物拡散領域 C側の面）上にまで電荷蓄積層が広がっている。このた め、蓄積電荷の書き込み効率が良い。
[0117] (3)エッチングプロセスによるダメージが入りやすい積層膜 18の終端部（ゲート電極 の側面上に設けられた積層膜 18の最上端）がホットエレクトロンの注入部分から離れ ており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持 電荷流出を抑制することができる。
(4)ゲート電極の側面上にまで延長した積層膜 18は半導体基板に対して垂直である ため、半導体基板上での装置の占有面積を小さく抑えることが出来る。
(5)電荷を蓄積させる不純物拡散領域を深くすることで書き込み時におけるソース'ド レイン近傍の電荷強度を維持するとともに、電荷を蓄積させなレ、不純物拡散領域を 浅くすることでパンチスルー現象を抑制することができ、書き込み速度を低下させず にゲート電極長の微細化が可能となる。
[0118] ·不揮発件記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図 13に図 12の I 一 Γに相当する断面で切断された本発明の第三実施例のトラップ型メモリの製造方 法を示す。
[0119] まず、図 13 (a)に示す様に、 p型シリコン基板 7表面を窒素希釈された酸素雰囲気 で酸化をすることによりパッド酸化膜 (犠牲酸化膜) 9を形成した。この後、パッド酸化 膜 9上にダミー膜 10を形成した。ここでは、ダミー膜として低密度の CVD (Chemical Vapor Deposition)窒イ匕膜 ¾r用 Vヽた。
[0120] なお、後の工程でソース'ドレイン領域形成のためのイオン注入工程を行う際、ィォ ンの注入プロファイルが中心深さ Rpと分散 σで記述される正規分布に従うとすると、 電荷蓄積層付近へのダメージを回避するためには、ゲート電極 la、 lb側面の積層 膜 18の高さは少なくとも（Rp + 3 a )であることが望ましい。ここで、ゲート電極側 la、 lb側面上の積層膜 18の高さは、パッド酸化膜 9とダミー膜 10の膜厚及びエッチング プロセスによるゲート電極側面上に形成された積層膜 18上端部の後退量の合計に より決まる。このため、パッド酸化膜 9とダミー膜 10を合わせた厚さはあらかじめ（Rp + 3 σ )以上に設定することが好まし!/、。
[0121] この後、図 13 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図 示していない）を堆積し、露光 ·現像することによりパターユングした。この後、ドライエ ツチヤーを用いてダミー膜 10及びパッド酸化膜 9をエッチングし、基板の所定部分を 露出させた開口部 46を形成した。この後、反射防止膜とレジスト膜をウエット除去した
〇 [0122] 次に、図 13 (c)に示す様に、ウェハ前面に CVD法を用いて酸化膜（トンネル絶縁 膜材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させた。さらに、窒化膜 3の 上部を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B材料) 4を形成した。次に、酸化膜 4上に CVD法を用いてリン添加シリコン膜 (ゲート 電極材料） 1を堆積した。
[0123] この後、図 13 (d)に示すように、リン添加シリコン膜 1、酸化膜 4、窒化膜 3及び酸化 膜 2をドライエッチバックして、ゲート電極 la、 lb、酸化膜 4、窒化膜 3及び酸化膜 2か らなる構造をダミー膜 10の側壁（太線で表される、互いに対向する開口部 46の両側 面 47)上に形成した。次に、図 13 (e)に示すように、選択比の高いエッチング条件を 用いて、ダミー膜 10及びパッド酸化膜 9を選択的に除去した。次に、図 13 (f)に示す ように、露出した半導体基板内にゲート電極 la、 lbとセフルァラインで垂直に n型不 純物をイオン注入した。この後、活性化処理を行なうことで、ゲート電極 la、 lbと部分 的にオーバーラップする（接する）ソース領域 5、ドレイン領域 6及び拡散層 13の活性 化を行った。
[0124] 本実施例の製造方法では、以下のような効果を奏することができる。
(1)ゲート電極 la、 lbの側面上の積層膜 18は、イオン注入時のスぺーサ一として機 能する。このため、プロセスを簡略化することが可能となる。
(2)従来、必要だったスぺーサー用の側壁酸化工程を省略できることにより、ゲート 電極端に発生するパーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大 にともなう歩留まり低下を防ぐことが出来る。
(3)ゲート電極の側面（不純物拡散領域 A側の面、又は不純物拡散領域 B、 C側の 面）上に露出した積層膜 18の上部にのみイオン注入ダメージが入り、ドレイン領域 6 近傍、ソース領域 5近傍及び拡散層 13近傍の電荷蓄積層付近にはイオン注入ダメ ージが入らない。このため、ソース領域、ドレイン領域を形成するイオン注入工程によ つて誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第三実施例の不揮発性記憶装置を形成する事ができる。
[0125] (第四実施例）
図 16及び 17に、本発明の第四実施例のトラップ型メモリ（不揮発性記憶装置）を示 す。ここで、図 16は本発明の第四実施例のトラップ型メモリの上面図を示したもので あり、図 17は図 16の I I '及び II— ΙΓに沿って切断された本実施例のトラップ型メモ リの断面図を示したものである。
[0126] 図 16に示すように、素子分離領域 8を備えたシリコン基板 7上に、所定方向 31に延 在する複数のライン状電極が設けられてレ、る。このライン状電極は半導体基板 7の面 方向と垂直な 2つの側面を有する。また、このライン状電極の一方の側面（第 1不純 物拡散領域側の面；図 17の太線 50aで表される面）からライン状電極と半導体基板 間を経由してライン状電極の他方の側面（第 2不純物拡散領域側の面；図 17の太線 50bで表される面）まで延在するように、積層膜 18が設けられている。
[0127] また、シリコン基板 7内には、ライン状電極の延在方向 31と直交する方向 32に互い に対向するように、ドレイン領域 6とソース領域 5が設けられている。このドレイン領域 6 及びソース領域 5は、積層膜 18に一部、オーバーラップ（ドレイン領域 6及びソース領 域 5の一部が積層膜 18と接触）するように形成されて!/、る。
[0128] 本実施例では、便宜上、このドレイン領域 6が第 1不純物拡散領域を構成し、ソース 領域 5が第 2不純物拡散領域を構成することとする（なお、本実施例では、ゲート電極 ドレイン領域間、ゲート電極 ソース電極間に正電圧を印加して、ドレイン領域近 傍及びソース領域近傍の何れの電荷蓄積層にも電荷を注入可能なように構成されて いる。このため、ドレイン領域 6が第 2不純物拡散領域を構成し、ソース領域 5が第 1 不純物拡散領域を構成しても良い）。また、このソース'ドレイン領域 5, 6上には、電 圧が印加できるようにコンタクトを配置し、配線層と電気的に接続されている。
[0129] ライン状電極のこのドレイン領域 6及びソース領域 5で挟まれた部分はゲート電極を 構成し、このゲート電極は半導体基板 7の面方向と垂直な 2つの側面を有する。また 、このライン状電極の一方の側面（第 1不純物拡散領域側の面）からライン状電極と 半導体基板間を経由してライン状電極の他方の側面（第 2不純物拡散領域側の面） まで延在するように、積層膜 (積層膜） 18が設けられている。すなわち、積層膜 18は 、シリコン基板に形成されたドレイン領域 6とソース領域 5の近傍において、ゲート電 極 1端の側面に沿うように延長され、シリコン基板 7に対して垂直方向に離れた位置 で終端している。この積層膜 18は、ゲート電極側から順に、第二の絶縁膜 (絶縁膜 B ) 4、電荷蓄積層 3,第一の絶縁膜（トンネル絶縁膜） 2から構成されている。
[0130] ·動作方法
本実施例では、ドレイン領域 6近傍の電荷蓄積層に電荷を蓄積する場合、ゲート電 極 1およびドレイン領域 6に正の電圧を印加することでホットエレクトロンを生成し、ドレ イン領域 6近傍の電荷蓄積層に電荷を蓄積する。同様に、ソース領域 5近傍の電荷 蓄積層に電荷を蓄積する場合には、ゲート電極 1およびソース領域 5に正の電圧を 印加することで、ソース領域 5近傍の電荷蓄積層に電荷を蓄積する。
[0131] ドレイン領域 6及びソース領域 5近傍の電荷蓄積層に電子が蓄積している場合、電 荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域 6近傍の電荷蓄積層 及びソース領域 5近傍の電荷蓄積層内に電子が蓄積して!/、な!/、場合と比べて、電流 が流れに《なる。このように電流が流れにくい状態と、流れやすい状態を 2値化する ことによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するに は、（a)ゲート電極に負電圧を印加して、ファウラー 'ノルドハイム（FN)型トンネル電 流を利用して電荷蓄積層から電子を除去する力、、又は、（b)ゲート電極に負電圧、ド レインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成 ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良!/、
[0132] ·発明の効果
第四実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
(1)ドレイン領域 6近傍の電荷蓄積層だけでなぐソース領域 5近傍の電荷蓄積層に も電荷が蓄積するため、ビットあたりの面積を縮小することが出来る。
(2)ゲート電極 1と半導体基板間からゲート電極の側面（第 1及び第 2不純物拡散領 域側の面）上にまで電荷蓄積層が広がっているため蓄積電荷の書き込み効率が良 い。
[0133] (3)エッチングプロセスによるダメージが入りやすい積層膜 18の終端部（ゲート電極 の第 1及び第 2不純物拡散領域側の面上に設けられた積層膜 18の最上端）がホット エレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このた め、欠陥起因のリーク電流や保持電荷流出を抑制することができる。 (4)ゲート電極の側面上にまで延長した積層膜 18は半導体基板に対して垂直である ため、半導体基板上での装置の占有面積を小さく抑えることが出来る。
[0134] ·不揮発件記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図 18に図 16の I 一 Γに相当する断面で切断された本発明の第四実施例のトラップ型メモリの製造方 法を示す。
[0135] まず、図 18 (a)に示す様に、 p型シリコン基板 7表面を窒素希釈された酸素雰囲気 で酸化することによりパッド酸化膜 (犠牲酸化膜) 9を形成した。この後、パッド酸化膜 9上にダミー膜 10を形成した。ここでは、ダミー膜として低密度の CVD (Chemical Vapor Depositionリ窒ィ匕膜を用い 7こ。
[0136] なお、後の工程でソース'ドレイン領域形成のためのイオン注入工程を行う際、ィォ ンの注入プロファイルが中心深さ Rpと分散 σで記述される正規分布に従うとすると、 電荷蓄積層付近へのダメージを回避するためには、ゲート電極 1側面の積層膜 18の 高さは少なくとも（Rp + 3 σ )であることが望ましい。ここで、ゲート電極側 1側面上の 積層膜 18の高さは、パッド酸化膜 9とダミー膜 10の膜厚及びエッチングプロセスによ るゲート電極 1側面上に形成された積層膜 18上端部の後退量の合計により決まる。 このため、パッド酸化膜 9とダミー膜 10を合わせた厚さはあらかじめ（Rp + 3ひ）以上 に設定することが好ましい。
[0137] この後、図 18 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図 示していない）を堆積し、露光 ·現像することによりパターユングした。この後、ドライエ ツチヤーを用いてダミー膜 10及びパッド酸化膜 9をエッチングし、基板の所定部分を 露出させて開口部 46を形成した。この後、反射防止膜とレジスト膜をウエット除去する
[0138] 次に、図 18 (c)に示す様に、ウェハ前面に CVD法を用いて酸化膜（トンネル絶縁 膜材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させた。さらに、窒化膜 7の 上部を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B材料) 4を形成した。次に、酸化膜 4上に CVD法を用いてリン添加シリコン膜 (ゲート 電極材料） 1を堆積した。この時のリン添加シリコン膜 1の堆積膜厚は、ダミー膜 10と ノ ッド酸化膜 9を合わせた膜厚よりも厚くした。
[0139] 次に、図 18 (d)に示すように、 CMP (Chemical Mechanical Polishing)を用い てダミー膜 10の表面が露出するまで上部リン添加シリコン膜 1、酸化膜 4、窒化膜 3及 び酸化膜 2を研磨して除去した。これによりゲート電極 1、酸化膜 4、窒化膜 3及び酸 化膜 2からなる構造をダミー膜 10の側壁 (太線 47で表される、互いに対向する開口 部 46の両側面）上に形成した。この後、図 18 (e)に示すように選択比の高いエツチン グ条件を用いて、ダミー膜 10及びパッド酸化膜 9を選択的に除去した。次に、図 18 (f )に示すように、露出した半導体基板内にゲート電極 1とセフルァラインで垂直に n型 不純物をイオン注入した。その後、活性化処理を行なう事で、ゲート電極 1と部分的 にオーバーラップする（接する）ソース領域 5及びドレイン領域 6の活性化を行った。
[0140] 本実施例の製造方法では以下のような効果を奏することができる。
( 1 )ゲート電極 1の側面（第 1及び第 2不純物拡散領域側の面）上の積層膜 18は、ィ オン注入時のスぺーサ一として機能するため、プロセスを簡略化することが可能とな る。 （2)従来、必要だったスぺーサー用の側壁酸化工程を省略できることにより、ゲ ート電極端に発生するパーズビーク現象を回避でき、ゲート電極端付近の欠陥密度 増大にともなう歩留まり低下を防ぐことが出来る。
[0141] (3)ゲート電極 1側面上に露出した積層膜 18の上部にのみイオン注入ダメージが 入り、ドレイン領域 6近傍及びソース領域 5近傍の電荷蓄積層付近にはイオン注入ダ メージが入らない。このため、ソース領域およびドレイン領域を形成するイオン注入ェ 程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。 以上の様にして、本発明の第四実施例の不揮発性記憶装置を形成する事ができる。
[0142] (第五実施例）
図 19及び 20に、本発明の第五実施例のトラップ型メモリ（不揮発性記憶装置）を示 す。ここで、図 19は本発明の第五実施例のトラップ型メモリの上面図を示したもので あり、図 20は図 19の I— I '及び II— ΙΓに沿って切断された本実施例のトラップ型メモ リの断面図を示したものである。
[0143] 図 19及び 20に示されるように、素子分離領域 8を備えたシリコン基板 7上に、所定 方向 31に延在する複数のライン状電極が設けられている。また、シリコン基板 7内に は、ライン状電極の延在方向 31と直交する方向 32に互いに対向するように、ドレイン 領域 6とソース領域 5が設けられている。このドレイン領域 6及びソース領域 5は、積層 膜 18に一部、オーバーラップ（ドレイン領域 6及びソース領域 5の一部が積層膜 18と 接触）するように形成されている。本実施例では、便宜上、このドレイン領域 6が第 1 不純物拡散領域を構成し、ソース領域 5が第 2不純物拡散領域を構成することとする (なお、本実施例では、ゲート電極 ドレイン領域間、ゲート電極 ソース電極間に 正電圧を印加して、ドレイン領域近傍及びソース領域近傍の何れの電荷蓄積層にも 電荷を注入可能なように構成されている。このため、ドレイン領域 6が第 2不純物拡散 領域を構成し、ソース領域 5が第 1不純物拡散領域を構成しても良い)。
[0144] ライン状電極のこのドレイン領域 6及びソース領域 5で挟まれた部分はゲート電極を 構成し、このゲート電極は半導体基板 7の面方向と垂直な 2つの側面を有する。また 、このゲート電極の第 1不純物拡散領域側の面 50a (図 20の太線 50aで表される面） からゲート電極と半導体基板間を経由して第 2不純物拡散領域側の面 50b (図 20の 太線 50bで表される面）まで延在するように、積層膜 18が設けられている。すなわち、 積層膜 18は、シリコン基板内に形成されたドレイン領域 6及びソース領域 5の近傍に おいて、ゲート電極 1端の側面に沿うように延長され、シリコン基板 7に対して垂直方 向に離れた位置で終端して!/、る。
[0145] この積層膜 18のうち、ドレイン領域 6及びソース領域 5の直上及びその近傍の積層 膜 18は、ゲート電極側から順に、第二の絶縁膜 (絶縁膜 B) 4、電荷蓄積層 3,第一の 絶縁膜（トンネル絶縁膜） 2から構成されている。また、積層膜 18のうち、ドレイン領域 6及びソース領域 5の近傍から離れた部分は、ドレイン領域 6及びソース領域 5直上の 電荷蓄積層 3に比べて電荷トラップ面密度が低いか、又は電荷トラップを全く含まな い絶縁膜 (絶縁膜 A) 14から構成されている。すなわち、この絶縁膜 14は、第 1及び 第 2不純物拡散領域側の面上に存在する電荷蓄積層に比べて単位体積あたりの電 荷トラップ数が少ないか、又は電荷蓄積層として機能しない。また、絶縁膜 14は、ゲ ート電極と半導体基板間の積層膜の厚み方向の全体にわたって存在し、かつ第 1及 び第 2不純物拡散領域に接しない（第 1及び第 2不純物拡散領域上に存在しない）よ うに設けられている。 [0146] この絶縁膜 14は、ホットエレクトロン注入により電荷が蓄積されるドレイン領域 6の直 上及びその近傍、並びにソース領域 5の直上及びその近傍の領域には存在しな!/、こ とが好ましい。具体的には、ソース/ドレイン領域の対向する方向（図 6の矢印 47の 方向）について、ドレイン領域 6端部と絶縁膜 14間の距離（図 20の b)及びソース領 域 5端部と絶縁膜 14間の距離（図 20の c)は、それぞれ 30nm以上であることが好ま しぐ 35nm以上であることがより好ましぐ 40nm以上であることが更に好ましい。また 、装置の微細化の観点から、 b及び cは 60nm以下であることが好ましぐ 55nm以下 であること力 り好ましく、 50nm以下であることが更に好ましい。また、この絶縁膜 14 は、第二の絶縁膜 (絶縁膜 B) 4、電荷蓄積層 3及び第一の絶縁膜 (トンネル絶縁膜） 2の 3層と、半導体基板のチャネル領域上の中間地点で接している。
[0147] 作 法
本実施例では、ドレイン領域 6近傍の電荷蓄積層に電荷を蓄積する場合、ゲート電 極 1およびドレイン領域 6に正の電圧を印加することでホットエレクトロンを生成し、ドレ イン領域 6近傍の電荷蓄積層に電荷を蓄積する。同様に、ソース領域 5近傍の電荷 蓄積層に電荷を蓄積する場合には、ゲート電極 1およびソース領域 5に正の電圧を 印加することで、ソース領域 5近傍の電荷蓄積層に電荷を蓄積する。
[0148] ドレイン領域 6近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ソ ース領域 5とゲート電極 1に正の電圧を印加した時のソース電流値をモニターする。 また、ソース領域 5近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、 ドレイン領域 6とゲート電極 1に正の電圧を印加した時のドレイン電流値をモニターす
[0149] ドレイン領域 6及びソース領域 5近傍の電荷蓄積層に電子が蓄積している場合、電 荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域 6近傍の電荷蓄積層 及びソース領域 5近傍の電荷蓄積層内に電子が蓄積して!/、な!/、場合と比べて、電流 が流れに《なる。このように電流が流れにくい状態と、流れやすい状態を 2値化する ことによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するに は、（a)ゲート電極に負電圧を印加して、ファウラー 'ノルドハイム（FN)型トンネル電 流を利用して電荷蓄積層から電子を除去する力、、又は、（b)ゲート電極に負電圧、ド レインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成 ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良!/、
[0150] ·発明の効果
第五実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
(1)ドレイン領域 6近傍の電荷蓄積層だけでなぐソース領域 5近傍の電荷蓄積層に も電荷が蓄積するため、ビットあたりの面積を縮小することが出来る。
(2)絶縁膜 14が、ドレイン領域 6近傍及びソース領域 5近傍の電荷蓄積層のうち一方 の電荷蓄積層から他方の電荷蓄積層まで電荷が拡散することをブロックする。このた め、電荷の保持特性を向上させることが出来る。
[0151] (3)ゲート電極 1と半導体基板間からゲート電極の両側面（第 1及び第 2不純物拡 散領域側の面）上にまで電荷蓄積層が広がっている。このため、蓄積電荷の書き込 み効率が良い。
(4)エッチングプロセスによるダメージが入りやすい積層膜 18の終端部（ゲート電極 の第 1及び第 2不純物拡散領域側の面上に設けられた積層膜 18の最上端）がホット エレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このた め、欠陥起因のリーク電流や保持電荷流出を抑制することができる。
(5)ゲート電極の側面（第 1及び第 2不純物拡散領域側の面）上にまで延長した積層 膜 18は半導体基板に対して垂直であるため、半導体基板上での装置の占有面積を 小さく抑えることが出来る。
[0152] ·不揮発件記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図 21に図 20の I 一 Γに相当する断面で切断された本発明の第五実施例のトラップ型メモリの製造方 法を示す。
[0153] まず、図 21 (a)に示す様に、 p型シリコン基板 7表面を窒素希釈された酸素雰囲気 で酸化することによりパッド酸化膜 (犠牲酸化膜) 9を形成した。この後、パッド酸化膜 9上にダミー膜 10を形成した。ここでは、ダミー膜として低密度の CVD (Chemical Vapor Depositionリ窒ィ匕膜を用い 7こ。 [0154] なお、後の工程でソース'ドレイン領域形成のためのイオン注入工程を行う際、ィォ ンの注入プロファイルが中心深さ Rpと分散 σで記述される正規分布に従うとすると、 電荷蓄積層付近へのダメージを回避するためには、ゲート電極 1側面の積層膜 18の 高さは少なくとも（Rp + 3 σ )であることが望ましい。ここで、ゲート電極側 1側面上の 積層膜 18の高さは、パッド酸化膜 9とダミー膜 10の膜厚及びエッチングプロセスによ るゲート電極 1側面上に形成された積層膜 18上端部の後退量の合計により決まる。 このため、パッド酸化膜 9とダミー膜 10を合わせた厚さをあらかじめ（Rp + 3 σ )以上 に設定することが好ましい。
[0155] この後、図 21 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図 示していない）を堆積し、露光 ·現像することによりパターユングした。この後、ドライエ ツチヤーを用いてダミー膜 10及びパッド酸化膜 9をエッチングし、基板の所定部分を 露出させて開口部 46を設けた。この後、反射防止膜とレジスト膜をウエット除去した。
[0156] 次に、図 21 (c)に示す様に、ウェハ前面に CVD法を用いて酸化膜（トンネル絶縁 膜材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させた。さらに窒化膜 3の上 部を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B 材料) 4を形成した。次に、図 21 (d)で示すように、積層膜 18の中央部を残してバタ 一ユングされた窒化膜（図示していない）をマスクに用いて、 O、 H〇、 NO、 N O又
2 2 2 は酸化ラジカルを含む雰囲気中でァニールすることで、積層膜 (積層膜） 18の中央 付近の電荷トラップ面密度を低密度化した。
[0157] 続いて、ァニール後、選択性の高いエッチングを用いてパターユングされたマスク 窒化膜を除去した。次に、図 21 (e)で示すように、酸化膜 4上に CVD法を用いてリン 添加シリコン膜 (ゲート電極材料） 1を堆積した。なお、この際のリン添加シリコン膜 1の 堆積膜厚は、ダミー膜 10とパッド酸化膜 9を合わせた膜厚よりも厚くした。
[0158] 次に、図 21 (f)に示すように CMP (Chemical Mechanical Polishing)を用い て、ダミー膜 10の表面が露出するまで上部リン添加シリコン膜 1、酸化膜 4、窒化膜 3 及び酸化膜 2を研磨して除去した。これによりゲート電極 1、酸化膜 4、窒化膜 3及び 酸化膜 2からなる構造をダミー膜 10の側壁 (太線 47で表される、互いに対向する開 口部 46の両側面）上に形成した。 [0159] この後、図 21 (g)に示すように、選択比の高いエッチング条件を用いてダミー膜 10 及びパッド酸化膜 9を選択的に除去した。次に、図 21 (h)に示すように、露出した基 板にゲート電極 1とセフルァラインで垂直に n型不純物をイオン注入した。この後、活 性化処理を行なう事で、ゲート電極 1と部分的にオーバーラップする（接する）ソース 領域 5及びドレイン領域 6の活性化を行った。
[0160] 本実施例の製造方法では以下のような効果を奏することができる。
(1)ゲート電極 1の側面上の積層膜 18は、イオン注入時のスぺーサ一として機能す るため、プロセスを簡略化することが可能となる。
(2)従来、必要だったスぺーサー用の側壁酸化工程を省略できることにより、ゲート 電極端に発生するパーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大 にともなう歩留まり低下を防ぐことが出来る。
(3)ゲート電極 1の側面（第 1及び第 2不純物拡散領域側の面）上に露出した積層膜 18の上部にのみイオン注入ダメージが入り、ドレイン領域 6近傍及びソース領域 5近 傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域及 びドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影 響を効果的に回避することができる。
以上の様にして、本発明の第五実施例の不揮発性記憶装置を形成することができる
[0161] (第六実施例） 図 22及び 23に、本発明の第六実施例のトラップ型メモリ（不揮発性記憶装置）を示 す。ここで、図 22はこの不揮発性記憶装置の上面図を示したものであり、図 23は図 2 2の I Γ及び II ΙΓに沿って切断した断面図を示したものである。
[0162] 図 22及び 23に示されるように、素子分離領域 8を備えたシリコン基板 7上に、所定 方向 31に延在する複数のライン状電極が設けられている。また、シリコン基板 7内に は、ライン状電極の延在方向 31と直交する方向 32に互いに対向するように、ドレイン 領域 6とソース領域 5が設けられている。このドレイン領域 6及びソース領域 5は、積層 膜 18に一部、オーバーラップ（ドレイン領域 6及びソース領域 5の一部が積層膜 18と 接触）するように形成されている。本実施例では、便宜上、このドレイン領域 6が第 1 不純物拡散領域を構成し、ソース領域 5が第 2不純物拡散領域を構成することとする (なお、本実施例では、ゲート電極 ドレイン領域間、ゲート電極 ソース電極間に 正電圧を印加して、ドレイン領域近傍及びソース領域近傍の何れの電荷蓄積層にも 電荷を注入可能なように構成されている。このため、ドレイン領域 6が第 2不純物拡散 領域を構成し、ソース領域 5が第 1不純物拡散領域を構成しても良い)。
[0163] ライン状電極のこのドレイン領域 6及びソース領域 5で挟まれた部分はゲート電極を 構成し、このゲート電極は半導体基板 7の面方向と垂直な 2つの側面を有する。また 、このライン状電極の第 1の側面（第 1不純物拡散領域側の面；図 23の太線 50aで表 される面）からライン状電極と半導体基板間を経由してライン状電極の第 2の側面（第 2不純物拡散領域側の面；図 23の太線 50bで表される面）まで延在するように、積層 膜 (積層膜） 18が設けられている。すなわち、積層膜 18は、シリコン基板に形成され たドレイン領域 6及びソース領域 5の近傍にお!/、て、ゲート電極 1端の側面に沿うよう に延長され、シリコン基板 7に対して垂直方向に離れた位置で終端している。
[0164] この積層膜 18のうち、ドレイン領域 6及びソース領域 5の直上及びその近傍の積層 膜 18は、ゲート電極側から順に、第二の絶縁膜 (絶縁膜 B) 4、電荷蓄積層 3,第一の 絶縁膜（トンネル絶縁膜） 2から構成されている。また、チャネル領域の中央部分上に はゲート電極 1を基板の法線方向 55に分断するようにワードゲート 15が設けられて いる。また、このワードゲート 15とゲート電極間には絶縁膜 14が設けられている。この 絶縁膜 14は第 1不純物拡散領域側の面上に存在する電荷蓄積層と比べて単位体 積あたりの電荷トラップ数が少ないか、又は電荷蓄積層として機能しないようになって いる。
[0165] なお、本実施例で示した効果を得るためには、ワードゲート 15の底面と側面に形成 されている絶縁膜は必ずしも同一のものである必要はない。ワードゲート 15の底面と 側面で異なる絶縁膜が形成されて!/、ても良レ、。
[0166] ·動作方法
本実施例では、ドレイン領域 6近傍の電荷蓄積層に電荷を蓄積する場合、ワードゲ ート 15、ゲート電極 1及びドレイン領域 6に正の電圧を印加することでホットエレクト口 ンを生成し、ドレイン領域 6近傍の電荷蓄積層に電荷を蓄積する。同様に、ソース領 域 5近傍の電荷蓄積層に電荷を蓄積する場合には、ワードゲート 15、ゲート電極 1及 びソース領域 5に正の電圧を印加することで、ソース領域 5近傍の電荷蓄積層に電荷 を蓄積する。
[0167] ドレイン領域 6近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ソ ース領域 5とゲート電極 1とワードゲート 15に正の電圧を印加した時のソース電流値 をモニターする。また、ソース領域 5近傍の電荷蓄積層に電荷が蓄積しているかどう かの読み出しは、ドレイン領域 6とゲート電極 1とワードゲート 15に正の電圧を印加し た時のドレイン電流値をモニターする。
[0168] ドレイン領域 6及びソース領域 5近傍の電荷蓄積層に電子が蓄積している場合、電 荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域 6近傍の電荷蓄積層 及びソース領域 5近傍の電荷蓄積層内に電子が蓄積して!/、な!/、場合と比べて、電流 が流れに《なる。このように電流が流れにくい状態と、流れやすい状態を 2値化する ことによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するに は、（a)ゲート電極に負電圧を印加して、ファウラー 'ノルドハイム（FN)型トンネル電 流を利用して電荷蓄積層から電子を除去する力、、又は、（b)ゲート電極に負電圧、ド レインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成 ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良!/、
[0169] ·発明の効果
第六実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
(1)ドレイン領域 6近傍の電荷蓄積層だけでなぐソース領域 5近傍の電荷蓄積層に も電荷を蓄積できるため、ビットあたりの面積を縮小することが出来る。
(2)ソース ·ドレイン領域のうち、一方の領域近傍の電荷蓄積層内に蓄積された電荷 が他方の領域近傍の電荷蓄積層内に拡散するのを、電荷トラップ面密度が少ないか 、又は電荷トラップを含まない絶縁膜 14がブロックする。このため、電荷の保持特性 を向上させることが出来る。
(3)読み込み動作時に、ワードゲートに電圧を印加することでワードゲート下のチヤネ ル抵抗を下げ、読み出し電流を増加させることが出来る。
[0170] (4)ゲート電極 1と半導体基板間からゲート電極の側面（第 1及び第 2不純物拡散 領域側の面）上にまで電荷蓄積層が広がっているため、蓄積電荷の書き込み効率が 良い。
(5)エッチングプロセスによるダメージが入りやすい積層膜 18の終端部（ゲート電極 の側面上に設けられた積層膜 18の最上端）がホットエレクトロンの注入部分から離れ ており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持 電荷流出を抑制することができる。
(6)ゲート電極の側面（第 1及び第 2不純物拡散領域側の面）上にまで延長した積層 膜 18は半導体基板に対して垂直であるため、半導体基板上での装置の占有面積を 小さく抑えることが出来る。
[0171] ' 生 '陵 i の i¾告 ¾
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図 24に図 23の I 一 Γに相当する断面で切断された本発明の第六実施例のトラップ型メモリの製造方 法を示す。
[0172] まず、図 24 (a)に示す様に、 p型シリコン基板 7表面を窒素希釈された酸素雰囲気 下で酸化することによりパッド酸化膜 (犠牲酸化膜) 9を形成した。この後、パッド酸化 膜 9上にダミー膜 10を形成した。ここでは、ダミー膜として低密度の CVD (Chemical Vapor Deposition)窒イ匕膜 ¾r用 Vヽた。
[0173] なお、後の工程でソース'ドレイン領域形成のためのイオン注入工程を行う際、ィォ ンの注入プロファイルが中心深さ Rpと分散 σで記述される正規分布に従うとすると、 電荷蓄積層付近へのダメージを回避するためには、ゲート電極 1側面の積層膜 18の 高さは少なくとも（Rp + 3 σ )であることが望ましい。ここで、ゲート電極の側面上の積 層膜 18の高さは、パッド酸化膜 9とダミー膜 10の膜厚及びエッチングプロセスによる ゲート電極 1側面上に形成された積層膜 18上端部の後退量の合計により決まる。こ のため、パッド酸化膜 9とダミー膜 10を合わせた厚さをあらかじめ（Rp + 3ひ）以上に 設定することが好ましい。
[0174] この後、図 24 (b)に示す様に、ダミー膜 10上に反射防止膜及びレジスト膜 (共に図 示していない）を堆積し、露光 ·現像することによりパターユングした。この後、ドライエ ツチヤーを用いてダミー膜 10及びパッド酸化膜 9をエッチングし、基板の所定部分を 露出させて開口部 46を形成した。この後、反射防止膜とレジスト膜をウエット除去した
[0175] 次に、図 24 (c)に示す様に、 CVD法を用いて、ウェハ全面に酸化膜（トンネル絶縁 膜材料) 2及び窒化膜 (電荷蓄積層材料) 3を順次、堆積させた。さらに、窒化膜 7の 上部を ISSG (In Situ Steam Generation)で酸化することにより酸化膜（絶縁膜 B材料) 4を形成した。次に、酸化膜 4上に CVD法を用いてリン添加シリコン膜 (ゲート 電極材料） 1を堆積した。
[0176] この後、図 24 (d)に示すように、リン添加シリコン膜 1、酸化膜 4、窒化膜 3及び酸化 膜 2をドライエッチバックして、ゲート電極 1、酸化膜 4、窒化膜 3及び酸化膜 2からなる 構造をダミー膜 10の側壁（太線 47で表される、互いに対向する開口部 46の両側面） 上に形成した。次に、図 24 (e)に示すように、 CVD法を用いて、ウェハ全面に酸化膜 (絶縁膜材料） 14およびリン添加シリコン膜 (ワードゲート材料） 15を順次、堆積させ た。このときのリン添加シリコン膜 1の堆積膜厚は、ダミー膜 10とパッド酸化膜 9を合わ せた膜厚よりも厚くした。
[0177] 次に、図 24 (f)に示すように、 CMP (Chemical Mechanical Polishing)を用い てダミー膜 10の表面が露出するまで上部リン添加シリコン膜 1、酸化膜 4、窒化膜 3及 び酸化膜 2を研磨して除去した。この後、図 24 (g)に示すように、選択比の高いエツ チング条件を用いて、ダミー膜 10及びパッド酸化膜 9を選択的に除去した。次に、図 24 (h)に示すように、露出した半導体基板内にゲート電極 1とセフルァラインで垂直 に n型不純物をイオン注入した。その後、活性化処理を行なう事で、ゲート電極 1と部 分的にオーバーラップする（接する）ソース領域 5及びドレイン領域 6の活性化を行つ た。
[0178] 本実施例の製造方法では以下のような効果を奏することができる。
(1)ゲート電極 1の側面上の積層膜 18はイオン注入時のスぺーサ一として機能する ため、プロセスを簡略化することが可能となる。
(2)従来、必要だったスぺーサー用の側壁酸化工程を省略できることにより、ゲート 電極端に発生するパーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大 にともなう歩留まり低下を防ぐことが出来る。
[0179] (3)ゲート電極 1から露出した積層膜 18の上部にのみイオン注入ダメージが入り、ド レイン領域 6近傍及びソース領域 5近傍の電荷蓄積層付近にはイオン注入ダメージ が入らない。このため、ソース領域及びドレイン領域を形成するイオン注入工程によ つて誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第六実施例の不揮発性記憶装置を形成することができた
[0180] この出願 (ま、 2006年 12月 15曰 ίこ出願された曰本出願特願 2006— 338196を基 礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板上に設けられたゲート電極と、
前記半導体基板内の前記ゲート電極を挟んだ両側に設けられた第 1不純物拡散 領域及び第 2不純物拡散領域と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第 1不純物拡散領域側 の面上まで延在するように設けられると共に第 1不純物拡散領域に接する積層膜で あって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と を備えたことを特徴とする不揮発性記憶装置。
[2] 半導体基板と、
前記半導体基板上に、互いに平行となるように所定方向に延在する複数のライン 状電極と、
各ライン状電極を前記所定方向と直交する方向に挟むように、前記半導体基板内 に設けられた第 1不純物拡散領域及び第 2不純物拡散領域の複数の対と、
前記ライン状電極の、第 1不純物拡散領域及び第 2不純物拡散領域で挟まれた部 分で構成されるゲート電極と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第 1不純物拡散領域側 の面上まで延在するように設けられると共に第 1不純物拡散領域に接する積層膜で あって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と を備えたことを特徴とする不揮発性記憶装置。
[3] 前記ゲート電極の積層膜を設けた第 1不純物拡散領域側の面は、前記半導体基 板に対して垂直であることを特徴とする請求項 1又は 2に記載の不揮発性記憶装置。
[4] 前記積層膜のうちゲート電極と半導体基板間に存在し、かつ第 1不純物拡散領域 上に存在しない部分の少なくとも一部は、その厚み方向の全体にわたって、前記電 荷蓄積層及びトンネル絶縁膜に代えて絶縁膜 Aから構成され、
前記絶縁膜 Aは、第 1不純物拡散領域上に存在する電荷蓄積層よりも電荷トラップ 面密度が小さいことを特徴とする請求項;!〜 3の何れか 1項に記載の不揮発性記憶 装置。
[5] 前記絶縁膜 Aの電荷トラップ面密度は 0であることを特徴とする請求項 4に記載の 不揮発性記憶装置。
[6] 前記積層膜は、前記半導体基板とゲート電極間からゲート電極の第 1不純物拡散 領域側の面上にのみ延在するように設けられ、
第 1不純物拡散領域は、第 2不純物拡散領域よりも前記半導体基板の厚み方向の 深さが深いことを特徴とする請求項 1〜5の何れ力、 1項に記載の不揮発性記憶装置。
[7] 前記積層膜は、更に前記半導体基板とゲート電極間からゲート電極の第 2不純物 拡散領域側の面上まで延在するように設けられていることを特徴とする請求項 1〜3 の何れか 1項に記載の不揮発性記憶装置。
[8] 前記絶縁膜 Aは、第 2不純物拡散領域上に存在しないように設けられ、
前記積層膜は、更に前記半導体基板とゲート電極間からゲート電極の第 2不純物 拡散領域側の面上まで延在するように設けられていることを特徴とする請求項 4又は 5に記載の不揮発性記憶装置。
[9] 前記ゲート電極の積層膜を設けた第 2不純物拡散領域側の面は、前記半導体基 板に対して垂直であることを特徴とする請求項 7又は 8に記載の不揮発性記憶装置。
[10] 半導体基板と、
前記半導体基板上に設けられた第 1ゲート電極及び第 2ゲート電極と、 前記半導体基板内に、第 1ゲート電極と第 2ゲート電極に挟まれるように設けられた 不純物拡散領域 Aと、
前記半導体基板内に、不純物拡散領域 Aと対向して第 1ゲート電極を挟むように設 けられた不純物拡散領域 Bと、
前記半導体基板内に、不純物拡散領域 Aと対向して第 2ゲート電極を挟むように設 けられた不純物拡散領域 Cと、
下記 (I)又は (II)の積層膜と、
(I)前記半導体基板と第 1ゲート電極間から第 1ゲート電極の不純物拡散領域 A側 の面上まで延在するように設けられると共に不純物拡散領域 Aに接し、且つ第 1グー ト電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び 前記半導体基板と第 2ゲート電極間から第 2ゲート電極の不純物拡散領域 A側の 面上まで延在するように設けられると共に不純物拡散領域 Aに接し、且つ第 2ゲート 電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
(II)前記半導体基板と第 1ゲート電極間から第 1ゲート電極の不純物拡散領域 B側 の面上まで延在するように設けられると共に不純物拡散領域 Bに接し、且つ第 1グー ト電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
前記半導体基板と第 2ゲート電極間から第 2ゲート電極の不純物拡散領域 C側の 面上まで延在するように設けられると共に不純物拡散領域 Cに接し、且つ第 2ゲート 電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
を備えたことを特徴とする不揮発性記憶装置。
[11] 下記 (A)又は (B)の面のうち前記積層膜を設けた面は、前記半導体基板に対して 垂直であることを特徴とする請求項 10に記載の不揮発性記憶装置。
(A)第 1及び第 2ゲート電極の不純物拡散領域 A側の面、
(B)第 1ゲート電極の不純物拡散領域 B側の面及び第 2ゲート電極の不純物拡散 領域 C側の面。
[12] 不純物拡散領域 A、並びに不純物拡散領域 B及び Cのうち、前記積層膜が設けら れた側の不純物拡散領域は前記積層膜が設けられて!/、な!/、側の不純物拡散領域よ りも前記半導体基板の厚み方向の深さが深いことを特徴とする請求項 10又は 11に 記載の不揮発性記憶装置。
[13] 前記電荷蓄積層は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシ リケート膜、酸化ハフニウムシリケ一ト膜又はアルミニウムシリケート膜であり、 前記トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜であることを特徴とす る請求項;!〜 12の何れか 1項に記載の不揮発性記憶装置。
[14] 前記積層膜は、更に前記トンネル絶縁膜上に設けられた電荷蓄積層上に、絶縁膜 Bを有し、
前記絶縁膜 Bは、酸化シリコン膜又は酸窒化シリコン膜であることを特徴とする請求 項 1〜 13の何れか 1項に記載の不揮発性記憶装置。
[15] 半導体基板上に設けられたゲート電極と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第 1不純物拡散領域側 の面上まで延在すると共に第 1不純物拡散領域に接する積層膜であって、電荷蓄積 層とトンネル絶縁膜とを有する積層膜と、
を備えた不揮発性記憶装置の製造方法であって、
(1)半導体基板を準備する工程と、
(2)前記半導体基板上に犠牲酸化膜及びダミー膜を形成する工程と、
(3)前記犠牲酸化膜及びダミー膜の一部を前記半導体基板に達するまで除去して 開口部を設け、前記開口部の下部に半導体基板を露出させる工程と、
(4)全面に、順にトンネル絶縁膜材料及び電荷蓄積層材料を堆積させる工程と、
(5)全面にゲート電極材料を堆積させる工程と、
(6)前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料をエッチバック して開口部の互いに対向する側面上に前記トンネル絶縁膜材料、電荷蓄積層材料 及びゲート電極材料を残留させることにより、ゲート電極及びゲート電極と半導体基 板間からゲート電極の側面と開口部の前記側面間まで延在し、かつトンネル絶縁膜
、電荷蓄積層を有する積層膜を形成する工程と、
(7)前記犠牲酸化膜及びダミー膜を除去する工程と、
(8)前記ゲート電極の積層膜を形成した側面側の半導体基板内に前記積層膜の 一部と接するように第 1不純物拡散領域、第 1不純物拡散領域と対向して前記ゲート 電極を挟んだ反対側の半導体基板内に第 2不純物拡散領域を形成する工程と、 を有することを特徴とする不揮発性記憶装置の製造方法。
[16] 前記工程（6)と（7)の間に更に、
(9)全面に順に、前記電荷蓄積層よりも電荷トラップ面密度が小さ!/、絶縁膜材料及 びヮ一ドゲート材料を堆積させる工程と、
(10)前記絶縁膜材料及びワードゲート材料をエッチバックしてゲート電極の前記 積層膜が形成された側面と対向する側面 A上に前記絶縁膜材料及びワードゲート材 料を残留させることにより、側面 A上にワードゲート及びワードゲートと半導体基板間 力、らワードゲートの側面とゲート電極の前記側面 A間まで延在する絶縁膜を形成する 工程と、
を有し、
前記工程（8)において、
前記ゲート電極及びワードゲートを挟むように、前記半導体基板内に前記第 1及び 第 2不純物拡散領域を形成することを特徴とする請求項 15に記載の不揮発性記憶 装置の製造方法。
前記工程 (4)と（5)の間に更に、前記開口部の底面上に設けられた前記トンネル絶 縁膜材料、電荷蓄積層材料の一部を、その厚み方向の全体にわたって電荷トラップ 面密度を小さくすることにより絶縁膜 Aとする工程を有し、
前記工程（6)において、前記開口部の底面上に前記絶縁膜 Aの少なくとも一部が 残留するように、前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料と 共に絶縁膜 Aをエッチバックすることを特徴とする請求項 15又は 16に記載の不揮発 性記憶装置の製造方法。
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