JPWO2008072692A1 - 不揮発性記憶装置及びその製造方法 - Google Patents

Abstract

微細化に有利で初期閾値のバラツキが小さく、書き込み効率が高くて消去不良及び保持不良の無い優れた不揮発性記憶装置を提供する。半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられた積層膜であって、ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、を備えたことを特徴とする不揮発性記憶装置。

Description

本発明は、不揮発性記憶装置及びその製造方法に関するものである。

近年、外部電源がＯＦＦとなっても、記憶されたデータが消滅しない、不揮発性記憶装置の開発が活発に行われている。ここで、０．１３μｍ世代までのＦＬＡＳＨメモリの微細化では、Ｆｌｏａｔｉｎｇ Ｇａｔｅ（ＦＧ）型を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。ところが、９０ｎｍ世代以降では、データの保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷蓄積層として絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。

トラップ型メモリはＦＧ型メモリと比べて、トンネル酸化膜の薄膜化を含めた酸化膜換算膜厚の低減が可能であり、デバイス構造がＦＧ型と比較して単純であるなどの優位性を有する。また、電荷の局在性を利用することにより、１セルあたり２ビット以上の書き込み状態を実現することが可能であり、１ビットあたりのセル面積縮小にも有利である。

図２５及び２６に関連するトラップ型メモリの上面図を示す。図２６は図２５のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された関連するトラップ型メモリの断面図である。
図２５に示すように、トラップ型メモリは半導体基板の所定の領域に素子分離領域８が配置されてソース・ドレイン領域５，６を含む活性領域を規定する。この活性領域５，６を複数のゲート電極１が横切り、このゲート電極１と活性領域５，６との間に電荷蓄積層３が形成されている。また、ゲート電極１の両側には、ゲート側壁１６及びサイドウォール１７が設けられている。

このシリコン基板７上には、順に第一の絶縁膜２、電荷蓄積層３、第二の絶縁膜４、ゲート電極１が設けられ、この両側にゲート側壁１６、サイドウォール１７が設けられている。また、半導体基板内のゲート電極１を挟んだ両側には、ソース領域５及びドレイン領域６が形成されている。このとき、第一の絶縁膜２、電荷蓄積層３、第二の絶縁膜４はゲート電極１とセルフアラインで除去され、ゲート電極１の外側には電荷蓄積層は形成されていない。

図２７に図２６のＩ―Ｉ’に沿って切断された従来構造のトラップ型メモリの製造方法を示す。
まず、図２７（ａ）に示す様にシリコン基板７の活性領域上に第一の絶縁膜２材料、電荷蓄積層３材料、第二の絶縁膜４材料、ゲート電極材料１を順次、積層する。その後、図２７（ｂ）に示す様に、フォトリソグラフィー技術とドライエッチングプロセスを用いてゲート電極材料１をゲート電極の形状にパターニングする。さらに、パターニングされたゲート電極１をマスクにして露出した第一の絶縁膜２材料、電荷蓄積層３材料、第二の絶縁膜４材料をエッチング除去する。次に、絶縁膜の堆積とドライエッチバックを行なう事で図２７（ｃ）に示す様に、ゲート側壁部１６を形成する。次に、ソース領域５及びドレイン領域６を形成した後、最後に図２７（ｄ）に示す様に、絶縁膜の堆積とドライエッチバックを行なう事によりサイドウォール１７を形成する。
以上の様にして、従来構造のトラップ型メモリを形成することができる。

電荷蓄積層３中の電荷量を制御するトラップ型メモリの書き込み・消去動作は、少ないゲート電圧で電荷蓄積層３内の電荷量を制御出来ることから、基板７やドレイン電極６内で生成したホットキャリアを電荷蓄積層３に注入する方法が取られている。図２８はドレイン端近傍の拡大図である。図２８（ａ）に示すように書込みは、ゲート導電層１及びドレイン電極６に正の電圧を印加することで生成されるホットエレクトロンを電荷蓄積層３中に注入する。消去は、図２８（ｂ）に示すようにゲート導電層１に負の電圧を、ドレイン電極６に正の電圧を印加することで、ゲート電極とオーバーラップしたドレイン領域内でバンド間トンネルを発生させ、その時に生成されたホールを、ドレイン電極６と基板７との電界で加速（ホットに）しつつ、ゲート導電層１に印加した負の電圧によって電荷蓄積層３中に注入し、電荷蓄積層３中の電子と中和させる。

図２８（ｃ）は、ホットエレクトロン注入を行う時の、電荷蓄積層内への注入電子の電荷量分布を表したものである。なお、分布１１の横方向のスケールと電荷蓄積層の横方向のスケールは一致している。従来構造の問題点は、分布１１の破線部分で表されるように、注入電子の一部が絶縁膜３からなる電荷蓄積領域から外れてしまうため、電荷蓄積層３に蓄積されずにゲート側壁部１６、サイドウォール１７及び基板に逃げてしまう点にある。

このため、注入電荷の書き込み効率が低下して、書き込み時間が増大する。この場合、ドレイン領域６をよりチャネル中央部（ゲート電極の直下側）まで広げることで、分布１１を全て電荷蓄積層内に入れることができ、書き込み効率を上げることが可能となる。しかし、このようにドレイン領域６を構成すると、ゲート電極１とドレイン領域６のオーバーラップ領域の拡大によって浮遊容量が増大して動作速度が低下してしまう。

また、従来構造の製造方法では、図２７（ｂ）に示したように第二の絶縁膜４、電荷蓄積層３、第一の絶縁膜２のエッチング過程において、エッチング後のこれらの絶縁膜の端部に欠陥が発生する。この欠陥はゲート側壁１６形成後も絶縁膜の端部に残るため、この欠陥を介してリーク電流の増大や蓄積電荷の漏洩が起き、歩留まり低下の原因となる。

この場合に、ゲート側壁部を熱酸化により形成すると絶縁膜２，３，４の端部も同時に酸化されてこの欠陥の一部は修復されることとなる。しかしながら、この熱酸化により絶縁膜の端部にバーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ）が形成されるため、第一の絶縁膜端部の欠陥密度が増大して、かえって歩留まりが低下してしまう。

上記従来構造の問題を回避する為、電荷蓄積層３をゲート電極１から突出させた構造が特開２００３−６００９６号公報に開示されている。図２９は、特開２００３−６００９６号公報に記載の第二の従来構造のトラップ型メモリの上面図を表し、図３０は図２９のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面に沿って切断された、第二の従来構造のトラップ型メモリの断面図を表すものである。このトラップ型メモリの場合、図２９及び図３０のＩ−Ｉ’断面に示す様に、第一の絶縁膜２、電荷蓄積層３及び第二の絶縁膜４がサイドウォール１７の下にまで突出している。

第二の従来構造のトラップ型メモリの製造方法を、図３０のＩ―Ｉ’に沿って切断した断面図である図３１を用いて以下に説明する。
まず、図３１（ａ）に示す様に、シリコン基板７の活性領域上に第一の絶縁膜２材料、電荷蓄積層３材料、第二の絶縁膜４材料、ゲート電極１材料を順次、積層する。次に、図３１（ｂ）に示す様に、フォトリソグラフィー技術とドライエッチング技術を用いて、ゲート電極１材料をゲート電極の形状にパターニングし、このパターニングの際にエッチングを第二の絶縁膜４で止める。その後、図３１（ｃ）に示す様に、絶縁膜の堆積とドライエッチバックを行なうことでゲート側壁１６を形成する。さらに、ゲート電極をマスクとして、絶縁膜２，３，４を突き抜けるようにイオン注入を行ないソース領域５及びドレイン領域６を形成する。次に、図３１（ｄ）に示すように、絶縁膜の堆積とドライエッチバックを行なうことによりサイドウォール１７を形成する。最後に、ゲート電極とサイドウォールをマスクとして、露出した第二の絶縁膜４材料、電荷蓄積層３材料、及び第一の絶縁膜２材料をエッチング除去することによって、第二のトラップ型メモリを得ている。

第二の従来構造のドレイン領域６付近の拡大図を図３２に示す。この場合、第一の従来構造に比べてゲート側壁部１６の外側にも電荷蓄積領域が広がっているため、蓄積電荷の書き込み効率が改善される。また、ドライエッチング時に絶縁膜の端部がダメージを受けないことから、蓄積電荷の基板および電極への漏洩を改善することが可能となる。

しかし、この改善された第二の従来構造及び製造方法を用いた場合であっても、以下のような問題点が生じる。
（１）ゲート側壁部１６の外側にまで電荷蓄積層を広げることは、微細化を進める上では不利となる。
（２）図３１（ｃ）に示す様に、絶縁膜２，３，４を突き抜けてイオン注入することでソース・ドレイン領域５，６を形成しているため、ゲート電極１から両側に突出した絶縁膜の部分にはこの注入欠陥が生成され、電荷の保持特性が劣化する。
（３）イオン注入のチャージアップ中和用電子が電荷蓄積層３の露出部分を介して電荷蓄積層３の内部に流入するため、初期Ｖ_Ｔの増大と均一性の劣化が起きる。

本発明は、以上のような従来構造及びその製造方法における問題点を鑑みて考案されたものである。すなわち、本発明の目的は、トラップ型メモリにおいて、微細化を進める上で有利な構造で、なおかつ、初期Ｖ_Ｔ均一性・書き込み・消去・保持特性に優れた不揮発性記憶装置及びその製造方法を提供するものである。

上記課題を解決するため、本発明は、
半導体基板と、
前記半導体基板上に設けられたゲート電極と、
前記半導体基板内の前記ゲート電極を挟んだ両側に設けられた第１不純物拡散領域及び第２不純物拡散領域と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられると共に第１不純物拡散領域に接する積層膜であって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、
を備えたことを特徴とする不揮発性記憶装置に関する。

また、本発明は、
半導体基板と、
前記半導体基板上に、互いに平行となるように所定方向に延在する複数のライン状電極と、
各ライン状電極を前記所定方向と直交する方向に挟むように、前記半導体基板内に設けられた第１不純物拡散領域及び第２不純物拡散領域の複数の対と、
前記ライン状電極の、第１不純物拡散領域及び第２不純物拡散領域で挟まれた部分で構成されるゲート電極と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられると共に第１不純物拡散領域に接する積層膜であって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、
を備えたことを特徴とする不揮発性記憶装置に関する。

また、本発明は、
半導体基板と、
前記半導体基板上に設けられた第１ゲート電極及び第２ゲート電極と、
前記半導体基板内に、第１ゲート電極と第２ゲート電極に挟まれるように設けられた不純物拡散領域Ａと、
前記半導体基板内に、不純物拡散領域Ａと対向して第１ゲート電極を挟むように設けられた不純物拡散領域Ｂと、
前記半導体基板内に、不純物拡散領域Ａと対向して第２ゲート電極を挟むように設けられた不純物拡散領域Ｃと、
下記（Ｉ）又は（ＩＩ）の積層膜と、
（Ｉ）前記半導体基板と第１ゲート電極間から第１ゲート電極の不純物拡散領域Ａ側の面上まで延在するように設けられると共に不純物拡散領域Ａに接し、且つ第１ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
前記半導体基板と第２ゲート電極間から第２ゲート電極の不純物拡散領域Ａ側の面上まで延在するように設けられると共に不純物拡散領域Ａに接し、且つ第２ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
（ＩＩ）前記半導体基板と第１ゲート電極間から第１ゲート電極の不純物拡散領域Ｂ側の面上まで延在するように設けられると共に不純物拡散領域Ｂに接し、且つ第１ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
前記半導体基板と第２ゲート電極間から第２ゲート電極の不純物拡散領域Ｃ側の面上まで延在するように設けられると共に不純物拡散領域Ｃに接し、且つ第２ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
を備えたことを特徴とする不揮発性記憶装置に関する。

更に、本発明は、
半導体基板上に設けられたゲート電極と、
前記半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在すると共に第１不純物拡散領域に接する積層膜であって、電荷蓄積層とトンネル絶縁膜とを有する積層膜と、
を備えた不揮発性記憶装置の製造方法であって、
（１）半導体基板を準備する工程と、
（２）前記半導体基板上に犠牲酸化膜及びダミー膜を形成する工程と、
（３）前記犠牲酸化膜及びダミー膜の一部を前記半導体基板に達するまで除去して開口部を設け、前記開口部の下部に半導体基板を露出させる工程と、
（４）全面に、順にトンネル絶縁膜材料及び電荷蓄積層材料を堆積させる工程と、
（５）全面にゲート電極材料を堆積させる工程と、
（６）前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料をエッチバックして開口部の互いに対向する側面上に前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料を残留させることにより、ゲート電極及びゲート電極と半導体基板間からゲート電極の側面と開口部の前記側面間まで延在し、かつトンネル絶縁膜、電荷蓄積層を有する積層膜を形成する工程と、
（７）前記犠牲酸化膜及びダミー膜を除去する工程と、
（８）前記ゲート電極の積層膜を形成した側面側の半導体基板内に前記積層膜の一部と接するように第１不純物拡散領域、第１不純物拡散領域と対向して前記ゲート電極を挟んだ反対側の半導体基板内に第２不純物拡散領域を形成する工程と、
を有することを特徴とする不揮発性記憶装置の製造方法に関する。

本発明の不揮発性記憶装置及びその製造方法を用いることで、微細化に有利で初期閾値のバラツキが小さく、書き込み効率が高くて消去不良及び保持不良の無い優れたトラップ型メモリを形成することができる。

本発明の不揮発性記憶装置の一例を説明する上面図である。 図１の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 本発明の不揮発性記憶装置の電荷蓄積層内での電荷分布を説明する図である。 本発明の不揮発性記憶装置の製造方法の一例を表す図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図５の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図５及び６の不揮発性記憶装置の製造方法の一例を説明する上面図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図８の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図８及び９の不揮発性記憶装置の製造方法の一例を説明する上面図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図１１の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図１１及び１２の不揮発性記憶装置の製造方法の一例を説明する上面図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図１４の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図１６の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図１６及び１７の不揮発性記憶装置の製造方法の一例を説明する上面図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図１９の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図１９及び２０の不揮発性記憶装置の製造方法の一例を説明する上面図である。 本発明の不揮発性記憶装置の一例を説明する上面図である。 図２２の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図２２及び２３の不揮発性記憶装置の製造方法の一例を説明する上面図である。 関連する不揮発性記憶装置の一例を説明する上面図である。 図２５の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図２５及び２６の不揮発性記憶装置の製造方法の一例を説明する上面図である。 関連する不揮発性記憶装置の電荷蓄積層内での電荷分布を説明する図である。 関連する不揮発性記憶装置の一例を説明する上面図である。 図２９の不揮発性記憶装置のＩ−Ｉ’断面及びＩＩ−ＩＩ’断面を表す図である。 図２９及び３０の不揮発性記憶装置の製造方法の一例を説明する上面図である。 関連する不揮発性記憶装置の電荷蓄積層内での電荷分布を説明する図である。 本発明のゲート電極の第１及び第２不純物拡散領域側の面を説明する図である。 本発明の第１及び第２ゲート電極の不純物拡散領域Ａ側の面を説明する図である。 本発明の第１ゲート電極の不純物拡散領域Ｂ側の面及び第２ゲート電極の不純物拡散領域Ｃ側の面を説明する図である。 電荷トラップ面密度の測定方法を説明する図である。 電荷トラップ面密度の測定方法を説明する図である。 電荷トラップ面密度の測定方法を説明する図である。

符号の説明

１ ゲート電極
２ 第一の絶縁膜
３ 電荷蓄積層
４ 第ニの絶縁膜
５ ソース
６ ドレイン
７ シリコン基板
８ 素子分離
９ 酸化膜
１０ ダミー膜
１１ ホットエレクトロン注入による書き込み電子分布
１２ 第一の絶縁膜２、電荷蓄積層３、第二の絶縁膜４の境界部欠陥
１３ 拡散層
１４ トラップ面密度が低いもしくはトラップを全く含まない絶縁膜
１５ ワードゲート
１６ ゲート側壁
１７ サイドウォール
１８ 積層膜
１９ ソース・ドレインコンタクト

１．不揮発性記憶装置
図１に、本発明の不揮発性記憶装置の一例の上面図を示す。図１に示すように、本発明のトラップ型メモリ（不揮発性記憶装置）は、半導体基板の複数の所定の領域にライン状の素子分離領域８が配置されて、活性領域（第１不純物拡散領域、第２不純物拡散領域、チャネル領域など）を絶縁分離している。

また、半導体基板上には、所定方向３１に延在するように複数のライン状電極１が設けられており、このライン状電極１は半導体基板に垂直な側面を有している。この半導体基板としては、Ｎ型半導体（Ｎウェル）であっても、Ｐ型半導体（Ｐウェル）であっても良い。このライン状電極１と半導体基板間には、第一の絶縁膜（トンネル絶縁膜）２、電荷蓄積層３及び第二の絶縁膜（絶縁膜Ｂ）４から成る積層膜１８が設けられている。この積層膜１８はライン状電極１と半導体基板間から、ライン状電極１の半導体基板に垂直な側面（第１不純物拡散領域側の面）上まで延長して形成されている。

そして、各ライン状電極の複数の部分を、ライン状電極が延在する方向３１と直交する方向３２に挟んだ半導体基板内の両側には一対のソース・ドレイン領域（第１不純物拡散領域、第２不純物拡散領域）５，６が互いに対向するように設けられている。このソース・ドレイン領域内にはＮ型不純物又はＰ型不純物の何れの不純物が注入されていても良く、本発明の装置を構成する半導体基板の部分がＮウェルか、Ｐウェルかによって適宜、選択する。このライン状電極のうち、一対のソース・ドレイン領域５，６で挟まれた部分は、ゲート電極１を構成する。

なお、ゲート電極の材料としては、所望の導電率及び仕事関数を持つ導電体を用いることができ、例えば、不純物が導入された多結晶シリコン、多結晶ＳｉＧｅ、多結晶Ｇｅ、多結晶ＳｉＣ等の不純物導入半導体、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｒｅ、Ｒｕ等の金属、ＴｉＮ、ＴａＮ、ＨｆＮ、ＷＮ等の金属窒化物、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、エルビウムシリサイド等のシリサイド化合物が挙げられる。また、ゲート電極の構造は、単結晶膜の他、半導体と金属膜との積層膜、金属膜同士の積層膜、半導体とシリサイド膜との積層膜等の積層構造を用いることができる。

また、各ライン状電極を挟むように設けられたソース／ドレイン領域はそれぞれ、ライン状電極の延在方向３１と直交する方向３２に一直線上に配置されており、このようなソース／ドレイン領域が配置される直線は複数本、互いに平行となるように設けられている。

各ゲート電極１の両側に設けられたソース・ドレイン領域には電圧を印加できるようにソース・ドレインコンタクト１９が配置されており、このコンタクト１９は配線層と電気的に接続されている。

図２は、図１のトラップ型メモリを、Ｉ−Ｉ’断面及びＩＩ−ＩＩ’断面に沿って切断した本発明のトラップ型メモリの断面図である。図２に示されているように、素子分離領域８を備えた半導体基板７上に第一の絶縁膜２、電荷蓄積層３、第二の絶縁膜４、及びゲート電極１の順に形成され、この第一の絶縁膜２、電荷蓄積層３、第二の絶縁膜４は更にゲート電極１の、半導体基板に垂直な側面まで延長するように設けられていることが分かる。すなわち、ゲート電極側（ゲート電極に近い方）から順に、第二の絶縁膜４、電荷蓄積層３、第一の絶縁膜２が形成されている。

この不揮発性記憶装置においては、ソース領域５及びドレイン領域６はゲート電極１と一部オーバーラップ（ソース領域５及びドレイン領域６の一部の直上にゲート電極が存在）するように半導体基板７内に形成されている。

本発明の不揮発性記憶装置では、この積層膜１８が半導体基板とゲート電極１間に設けられると共に、少なくともゲート電極の第１不純物拡散領域側の面（図２中の太線５０で表される面）上まで設けられると共にその一部が第１不純物拡散領域に接する（オーバーラップする）点に特徴がある。すなわち、積層膜１８は、ゲート電極と半導体基板間からゲート電極の第１不純物拡散領域側の面に沿うように延長され（延在し）、半導体基板から離れた位置（半導体基板に接触しない位置）で終端している点に特徴がある。そして、積層膜の一部が第１不純物拡散領域と接している（オーバーラップする）点に特徴がある。

ここで、「第１不純物拡散領域」とは、ソース領域、ドレイン領域の何れかの領域であり、データ書き込み時にゲート電極−ソース領域間に正電圧を印加し、データ読み込み時にゲート電極−ドレイン領域間に正電圧を印加可能なように構成されている場合には、ソース領域が第１不純物拡散領域となる。また、データ書き込み時にゲート電極−ドレイン領域間に正電圧を印加し、データ読み込み時にゲート電極−ソース領域間に正電圧を印加可能なように構成されている場合には、ドレイン領域が第１不純物拡散領域となる。

「第２不純物拡散領域」とは、ソース領域、ドレイン領域の何れかの領域であり、ソース領域及びドレイン領域のうち上記のようにして第１不純物拡散領域として選択した領域以外の領域となる（すなわち、第１不純物拡散領域としてソース領域を選択すると、第２不純物拡散領域はドレイン領域となる。また、第１不純物拡散領域としてドレイン領域を選択すると、第２不純物拡散領域はソース領域となる。）。
なお、本発明の不揮発性記憶装置を第１不純物拡散領域と第２不純物拡散領域の何れの領域からもデータの書き込みが可能なように構成されている場合は、ソース領域、ドレイン領域の何れの領域を第１不純物拡散領域、第２不純物拡散領域としても良い。

「ゲート電極の第１不純物拡散領域側の面」及び「ゲート電極の第２不純物拡散領域側の面」について図３３を用いて説明する。図３３は、本発明の不揮発性記憶装置の一例を示したものである。図３３（ａ）はこの不揮発性記憶装置の上面図、図３３（ｂ）はこの不揮発性記憶装置の断面図を表したものである。また、図中において、２１は第１不純物拡散領域、２２は第２不純物拡散領域を表す。

図３３（ａ）に示されるように、まず、第１及び第２不純物拡散領域と同じ幅（図３３（ａ）の幅２３）を有するゲート電極の表面を考える。そして、このゲート電極の表面上を、その底面２４（ゲート電極の最下面を構成し、かつ半導体基板と対向する面）から第１不純物拡散領域側の方向に移動していった場合（図３３（ｂ）の矢印２５の方向に移動していった場合）に、ゲート電極の底面以外の表面として表れる面のことを「ゲート電極の第１不純物拡散領域側の面」とする（図３３（ｂ）中では、例えば、太線で表された面２７がゲート電極の第１不純物拡散領域側の面に含まれる）。

同様にして、ゲート電極の表面上を、その底面から第２不純物拡散領域側の方向に移動していった場合（図３３（ｂ）の矢印２６の方向に移動していった場合）に、ゲート電極の底面以外の面として表れる表面のことを「ゲート電極の第２不純物拡散領域側の面」とする（図３３（ｂ）中では、例えば、太線で表された面２８がゲート電極の第２不純物拡散領域側の面に含まれる）。

なお、本発明の不揮発性記憶装置がゲート電極の第１及び第２不純物拡散領域側の面上に積層膜を有する場合、この第１不純物拡散領域側の面上の積層膜と第２不純物拡散領域側の面上の積層膜は、互いの最上端同士が一部又は全部が連結するように構成されていても、互いに連結しないように構成されていても良い。

第１不純物拡散領域側の面上の積層膜と第２不純物拡散領域側の面上の積層膜が、互いにその最上端同士が一部は全部が連結するように構成されている場合には、連結している部分に関しては積層膜はゲート電極の表面上を一周して覆うように形成されていることとなる。この場合には、第１不純物拡散領域側の面上の積層膜と、第２不純物拡散領域側の面上の積層膜の境界は明確に判別できないこととなる。なお、このような構造の不揮発性記憶装置は、積層膜中の電荷蓄積層の導電率が低く、電荷蓄積層内に電荷を注入した場合、第１及び第２不純物拡散領域上及びその近傍の電荷蓄積層内にのみ電荷が偏在する（電荷は、ゲート電極を一周して覆う電荷蓄層内に均一に分布していない）点で、Ｆｌｏａｔｉｎｇ Ｇａｔｅ（ＦＧ）型メモリとは区別される。

また、第１不純物拡散領域側の面上の積層膜と第２不純物拡散領域側の面上の積層膜は、互いの最上端同士が連結しないように構成されていても良い。この場合、本発明の積層膜は、図３３（ｂ）の断面においてゲート電極の表面上を一周して覆うように積層膜は設けられていないこととなる。

上記と同様にして、「第１ゲート電極の不純物拡散領域Ａ側の面」及び「第２ゲート電極の不純物拡散領域Ａ側の面」を説明することができる。図３４は、２つのゲート電極を有し、第１及び第２ゲート電極の不純物拡散領域Ａ側の面上に積層膜を設けた、本発明の不揮発性記憶装置の一例を示したものである。図３４（ａ）はこの不揮発性記憶装置の上面図、図３４（ｂ）はこの不揮発性記憶装置の断面図を表したものである。図中において、４０は第１ゲート電極、４１は第２ゲート電極を表す。また、２９は不純物拡散領域Ａ、２１は不純物拡散領域Ｂ、２２は不純物拡散領域Ｃを表す。

図３４（ａ）に示されるように、まず、不純物拡散領域Ａ，Ｂ、Ｃと同じ幅（図３４（ａ）の幅２３）を有する第１及び第２ゲート電極の表面を考える。そして、第１及び第２ゲート電極の表面上をその底面２４（ゲート電極の最下面を構成し、かつ半導体基板と対向する面）から不純物拡散領域Ａ側の方向に移動していった場合（図３４（ｂ）の矢印３５の方向に移動していった場合）に、ゲート電極の底面以外の表面として表れる面のことをそれぞれ、「第１ゲート電極の不純物拡散領域Ａ側の面」、「第２ゲート電極の不純物拡散領域Ａ側の面」とする（図３４（ｂ）中では、例えば、太線で表された面３６が第１、第２ゲート電極の不純物拡散領域Ａ側の面に含まれる）。

同様にして、「第１ゲート電極の不純物拡散領域Ｂ側の面」及び「第２ゲート電極の不純物拡散領域Ｃ側の面」を説明することができる。図３５は、２つのゲート電極を有し、第１ゲート電極の不純物拡散領域Ｂ側の面上、及び第２ゲート電極の不純物拡散領域Ｃ側の面上に積層膜を設けた、本発明の不揮発性記憶装置の一例を示したものである。図３５（ａ）はこの不揮発性記憶装置の上面図、図３５（ｂ）はこの不揮発性記憶装置の断面図を表したものである。図中において、４０は第１ゲート電極、４１は第２ゲート電極を表す。また、２９は不純物拡散領域Ａ、２１は不純物拡散領域Ｂ、２２は不純物拡散領域Ｃを表す。

図３５（ａ）に示されるように、まず、不純物拡散領域Ａ，Ｂ、Ｃと同じ幅（図３５（ａ）の幅２３）を有する第１及び第２ゲート電極の表面を考える。そして、第１ゲート電極４０の表面上をその底面から不純物拡散領域Ｂ側の方向に移動していった場合（図３５（ｂ）の矢印３７ａの方向に移動していった場合）に、ゲート電極の底面以外の面として表れる表面のことを「第１ゲート電極の不純物拡散領域Ｂ側の面」とする（図３５（ｂ）中では、例えば、太線で表された面３９がゲート電極の不純物拡散領域Ｂ側の面に含まれる）。また、第２ゲート電極４１の表面上をその底面から不純物拡散領域Ｃ側の方向に移動していった場合（図３５（ｂ）の矢印３７ｂの方向に移動していった場合）に、ゲート電極の底面以外の面として表れる表面のことを「第２ゲート電極の不純物拡散領域Ｃ側の面」とする（図３５（ｂ）中では、例えば、太線で表された面３８がゲート電極の不純物拡散領域Ｃ側の面に含まれる）。

なお、本発明の不揮発性記憶装置の一例では、（Ｉ）第１ゲート電極の不純物拡散領域Ａ側の面上及び第２ゲート電極の不純物拡散領域Ａ側の面上に積層膜を有する場合、或いは（ＩＩ）第１ゲート電極の不純物拡散領域Ｂ側の面上及び第２ゲート電極の不純物拡散領域Ｃ側の面上に積層膜を有する場合のうち、上記（Ｉ）又は（ＩＩ）の何れの場合であっても、その積層膜の最上端は互いに連結しないように構成されている。このため、上記（Ｉ）の場合では、第１ゲート電極の不純物拡散領域Ａ側の面上に設けられた積層膜と、第２ゲート電極の不純物拡散領域Ａ側の面上に設けられた積層膜を区別することができる。また、上記（ＩＩ）の場合では、第１ゲート電極の不純物拡散領域Ｂ側の面上に設けられた積層膜と、第２ゲート電極の不純物拡散領域Ｃ側の面上に設けられた積層膜を区別することができる。

また、ゲート電極の第１及び第２不純物拡散領域側の面、第１及び第２ゲート電極の不純物拡散領域Ａ側の面、第１ゲート電極の不純物拡散領域Ｂ側の面、並びに第２ゲート電極の不純物拡散領域Ｃ側の面の形状は特に限定されず、平面状、曲面状、テーパー状、逆テーパー状、及びこれらの形状が組み合わさったものなど様々な形状を有することができる。また、これらの面の最上端の半導体基板からの高さ、幅は特に限定されず、装置特性、プロセス特性に合わせて適宜、所望のものに設定することができる。

本発明の不揮発性記憶装置の一例では、データの書き込み時にゲート電極１及びドレイン領域６に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域６近傍の電荷蓄積層内に電荷を蓄積する。また、データの読み出し時にソース領域５とゲート電極１に正の電圧を印加し、ソース電流値をモニターする。そして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積している場合、電荷蓄積層のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

図３は、本発明の不揮発性記憶装置のデータ書き込み後のドレイン領域（第１不純物拡散領域）付近の電荷蓄積層内の電荷分布を示したものである。ゲート電極１及びドレイン領域６に正の高電圧を印加した場合、ドレイン領域６近傍にホットエレクトロンが発生し、分布１１の様に電子が電荷蓄積層３中に注入される。なお、図３において、分布１１の横方向のスケールと電荷蓄積層の横方向のスケールは一致している。また、この注入された電荷は図３に表されるように、ドレイン領域近傍の電荷蓄積層内に分布している。

この不揮発性記憶装置は、以下のような効果を奏することができる。
（１）ゲート電極の第１不純物拡散領域側の面上まで電荷蓄積層が広がっているため、蓄積されずに電極もしくは基板に抜ける注入電荷の割合が減少し、書き込み効率が向上する。
（２）ゲート電極の第１不純物拡散領域側の面は半導体基板に対して垂直になっているため、電荷トラップを有する電荷蓄積層をサイドウォール下に延長した従来構造２に比べて基板上での占有面積は小さく、微細化を進める上で有利である。
（３）ドライエッチングプロセスによるダメージが入りやすい積層膜の終端部（ゲート電極の側面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されないため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。

（４）ドライエッチングやサイドウォール形成、イオン注入などの製造プロセスで電荷が入りやすい電荷トラップを有する積層膜の終端部は、ゲート電極と半導体基板間の電荷蓄積層と離れているため、流入電荷による初期Ｖ_Ｔの増大を抑制することができる。
（５）ゲート電極の第１不純物拡散領域側の面上まで広がった電荷トラップを有する電荷蓄積層は半導体基板に対して垂直に位置するため、第二導電型の接合領域を形成するイオン注入工程において、第１不純物拡散領域近傍の電荷蓄積層内に欠陥が導入されるのを回避することができる。
（６）ゲート電極の第１不純物拡散領域側の面上の電荷トラップを有する電荷蓄積層はイオン注入時のスペーサーとしても機能するため、プロセスを簡略化することが可能となる。
本発明の不揮発性記憶装置は、上記のように複数のライン状電極内に複数のゲート電極を設けても良いし、単独のゲート電極を設けても良い。

また、積層膜はゲート電極側から電荷蓄積層、トンネル絶縁膜の少なくとも２層を有していれば良い。積層膜としては例えば、電荷蓄積層、トンネル絶縁膜の２層構成のもの、絶縁膜Ｂ、電荷蓄積層、トンネル絶縁膜の３層構成のものを挙げることができる。この場合、電荷蓄積層としては、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシリケート膜、酸化ハフニウムシリケート膜又はアルミニウムシリケート膜を用いることが好ましい。また、トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜であることが好ましい。これらの電荷蓄積層及びトンネル絶縁膜を使用することによって、高い電荷保存性を発現することができる。また、絶縁膜Ｂを使用する場合には、上記と同様の理由からトンネル絶縁膜と同じ材料を使用することができる。

電荷保持の観点からトンネル絶縁膜の厚さは、電子が透過する際のトンネル機構が、ダイレクトトンネル機構になることのない２５ｎｍ以上が好ましく、３５ｎｍ以上がより好ましく、４５ｎｍ以上が更に好ましい。
電荷保持の観点から、絶縁膜Ｂの厚さは電子が透過する際のトンネル機構がダイレクトトンネル機構になることのない２５ｎｍ以上が好ましく、３５ｎｍ以上がより好ましく、４５ｎｍ以上が更に好ましい。

また、電荷蓄積層内に注入された電子が電荷蓄積層内で容易に移動しないようにするため、電荷蓄積層用の材料として用いる誘電体（絶縁体）の室温における導電率は１０Ｅ−６（Ｓ・ｍ^−１）以下が好ましく、１０Ｅ−８（Ｓ・ｍ^−１）以下がより好ましく、１０Ｅ−１０（Ｓ・ｍ^−１）以下が更に好ましい。

この２層、３層構成の構造は、積層膜中の全ての部分に存在しなくても良く、積層膜中の少なくとも第１不純物拡散領域近傍及びゲート電極の第１不純物拡散領域側の面上に存在していればよい。ただし、電荷蓄積層内に分布する電荷を全て効果的に保持できるよう、電荷蓄積層は積層膜内の、ドレイン領域端部から例えば、図２の６０の方向に対して３０ｎｍ以上の範囲まで存在することが好ましく、３５ｎｍ以上の範囲まで存在することがより好ましく、４０ｎｍ以上の範囲まで存在することが更に好ましい。また、装置の微細化の観点から、積層膜はドレイン領域端部から例えば、図２の６０の方向に対して６０ｎｍ以下の範囲まで存在することが好ましく、５５ｎｍ以下の範囲まで存在することがより好ましく、５０ｎｍ以下の範囲まで存在することが更に好ましい。

本発明の積層膜は、少なくとも半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在すると共にその一部が第１不純物拡散領域に接するように設けられていれば良い。例えば、積層膜は、半導体基板とゲート電極間から、ゲート電極の第１及び第２不純物拡散領域側の面上まで延在すると共にその一部が第１及び第２不純物拡散領域に接するように設けることができる。

ゲート電極の第２不純物拡散領域側の面上に積層膜を設けない場合、第１不純物拡散領域は、第２不純物拡散領域よりも半導体基板の厚み方向の深さが深いことが好ましい（例えば、図２では、ドレイン領域６の６１の方向の深さＬ_１が、ソース領域５の６１の方向の深さＬ_２よりも深いことが好ましい）。この不揮発性記憶装置に印加する電圧は、書き込み時のドレイン電圧に比べると読み出し時のソース電圧は小さくなっている。このため、このように第１不純物拡散領域は第２不純物拡散領域よりも深いことによって、書き込み時におけるドレイン領域近傍の電荷強度を維持しつつパンチスルーを抑制することができる。この結果、書き込み速度を低下させずにゲート電極長を微細化することが可能となる。

２．不揮発性記憶装置の製造方法
本発明の不揮発性記憶装置の製造方法は、以下の工程を有する。
（１）半導体基板を準備する工程、
（２）半導体基板上に犠牲酸化膜及びダミー膜を形成する工程、
（３）犠牲酸化膜及びダミー膜の一部を半導体基板に達するまで除去して開口部を設け、開口部の下部に半導体基板を露出させる工程、
（４）全面に、順にトンネル絶縁膜材料及び電荷蓄積層材料を堆積させる工程、
（５）全面にゲート電極材料を堆積させる工程、
（６）トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料をエッチバックして開口部の互いに対向する側面上にトンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料を残留させることにより、ゲート電極及びゲート電極と半導体基板間からゲート電極の側面と開口部の側面間まで延在し、かつトンネル絶縁膜、電荷蓄積層を有する積層膜を形成する工程、
（７）犠牲酸化膜及びダミー膜を除去する工程、
（８）ゲート電極の積層膜を形成した側面側の半導体基板内に積層膜の一部と接するように第１不純物拡散領域、第１不純物拡散領域と対向してゲート電極を挟んだ反対側の半導体基板内に第２不純物拡散領域を形成する工程。

以下、本実施例のトラップ型メモリ（不揮発性記憶装置）の製造方法の一例を簡単に説明する。図４は、図１のＩ―Ｉ’に相当する断面で切断された本発明の実施例のトラップ型メモリの製造方法を示したものである。

まず、図４（ａ）に示す様に、ｐ型半導体基板７の表面を窒素希釈された酸素雰囲気で酸化することによりパッド酸化膜（犠牲酸化膜）９を形成した後、パッド酸化膜９上にダミー膜１０を形成する（工程（１）、（２））。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いる。なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１の側面の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極１側面に形成された積層膜１８上端部の後退量の合計により、ゲート電極１の第１不純物拡散領域側の面上の積層膜１８の高さが決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さをあらかじめ（Ｒｐ＋３σ）以上に設定する。

次に、図４（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングをして開口部４６を設ける（工程（３））。そして、この際、開口部の底面に半導体基板を露出させた後、反射防止膜とレジスト膜をウェット除去する。

次に、図４（ｃ）に示す様に、ウェハ前面にＣＶＤ法を用いて酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させ、さらに、窒化膜７の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した後（工程（４））、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を堆積する（工程（５））。

次に、図４（ｄ）に示すように、リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２にドライエッチングによるエッチバックを行ない、ゲート電極１、酸化膜４、窒化膜３、酸化膜２からなる構造をダミー膜１０の両側壁（開口部４６の互いに対向する両側面４７）上に形成する（工程（６））。この際、開口部４６の両側面４７上に、ゲート電極と半導体基板間からゲート電極の側面と開口部の側面４７間まで延在し、かつ絶縁膜Ｂ、電荷蓄積層、トンネル絶縁膜を有する積層膜が形成される。

次に、図４（ｅ）に示すように、選択比の高いエッチング条件を用いて、ダミー膜１０及びパッド酸化膜９を選択的に除去する（工程（７））。次に、図４（ｆ）に示すように、露出した基板にゲート電極とセフルアラインで垂直にｎ型不純物をイオン注入する（工程（８））。これによって、ゲート電極の積層膜を形成した側面側の半導体基板内に第１不純物拡散領域６、第１不純物拡散領域６と対向して前記ゲート電極を挟んだ反対側の半導体基板内に第２不純物拡散領域５が形成される。また、この際、積層膜１８の一部が第１不純物拡散領域６及び第２不純物拡散領域５と接する（オーバーラップする）こととなる。

なお、ここでゲート電極の側面上の積層膜１８は、イオン注入時のスペーサーとしても機能するため、プロセスを簡略化することが可能である。また、従来必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。また、ゲート電極側面上の積層膜１８の上部にのみイオン注入ダメージが入り、ドレイン領域６近傍の電荷蓄積層付近にはイオン注入ダメージが入らないため、ソース領域及びドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。その後、活性化処理を行なう事で、ゲート電極１と部分的にオーバーラップするようにソース領域５及びドレイン領域６の活性化を行う。
以上の様にして、本例の不揮発性記憶装置を形成する事ができる。

以下に実施例を挙げて、本発明をより詳細に説明する。これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。

（第一実施例）
・不揮発性記憶装置
図５及び６に、本発明の第一実施例のトラップ型メモリ（不揮発性記憶装置）を示す。ここで、図５はこの不揮発性記憶装置の上面図を示したものであり、図６は図５のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した断面図を示したものである。

図５及び６に示されるように、素子分離領域８を備えたシリコン基板７上に、所定方向３１に延在する複数のライン状電極が設けられている。また、シリコン基板７内には、ライン状電極の延在方向３１と直交する方向３２に互いに対向するように、ドレイン領域６と、ドレイン領域６よりも浅い領域までしか存在しないソース領域５が設けられている。このドレイン領域６及びソース領域５は、積層膜１８に一部、オーバーラップ（ドレイン領域６及びソース領域５の一部が積層膜１８と接触）するように形成されている。この実施例では、ドレイン領域６を第１不純物拡散領域、ソース領域５を第２不純物拡散領域と定義する。

ライン状電極のこのドレイン領域６及びソース領域５で挟まれた部分はゲート電極を構成し、このゲート電極は半導体基板７の面方向と垂直な側面を有する。また、このライン状電極と半導体基板間から、ライン状電極の半導体基板の面方向に垂直な側面（第１不純物拡散領域側の面；図６中の太線５０で表される面）上まで延在するように、積層膜１８が設けられている。すなわち、積層膜１８は、シリコン基板に形成されたドレイン領域６の近傍において、ゲート電極１の側面に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。

この積層膜１８のうち、ドレイン領域６の直上及びその近傍の積層膜１８は、ゲート電極側から順に、第二の絶縁膜（絶縁膜Ｂ）４、電荷蓄積層３，第一の絶縁膜（トンネル絶縁膜）２から構成されている。また、積層膜１８のうち、ソース領域５の直上及びその近傍の積層膜（ゲート電極と半導体基板間に存在し、厚み方向６１の全体にわたって存在し、かつ第１不純物拡散領域上に存在しない積層膜の部分）の部分には、ドレイン領域６の直上の電荷蓄積層３と比べて電荷トラップ面密度が低いか、又は電荷トラップを全く含まない絶縁膜（絶縁膜Ａ）１４が形成されている。すなわち、この絶縁膜１４は、ドレイン領域６の近傍の電荷蓄積層に比べて単位体積あたりの電荷トラップ数が少ないか、又は電荷蓄積層として機能しない。そして、この絶縁膜１４と、第二の絶縁膜４、電荷蓄積層３及び第一の絶縁膜２の３層と、は半導体基板のチャネル領域上で接している。

この絶縁膜１４は、ホットエレクトロン注入により電荷が蓄積されるドレイン領域６の直上及びその近傍の領域に存在しないことが好ましい。具体的には、ソース／ドレイン領域の対向する方向（図６の矢印４７の方向）について、ドレイン領域端部と絶縁膜１４間の距離（図６のａ）は３０ｎｍ以上であることが好ましく、３５ｎｍ以上であることがより好ましく、４０ｎｍ以上であることが更に好ましい。また、装置の微細化の観点から、ドレイン領域と絶縁膜１４間の距離（図６のａ）は６０ｎｍ以下であることが好ましく、５５ｎｍ以下であることがより好ましく、５０ｎｍ以下であることが更に好ましい。

また、電荷トラップ面密度は以下のようにして測定することができる。
まず、下準備として図３６に示すファウラー・ノルドハイム（ＦＮ）型電荷注入法やホットエレクトロン注入法などを用いて、ゲート電極／半導体基板間を、電子が透過する状況をつくる。これによって電荷トラップを有する一部の領域で電子が捕獲され、局所的に閾値Ｖ_ｔが大きくなる。閾値Ｖ_ｔの変化が飽和するまで電子の透過を続けることで、飽和後の閾値Ｖ_ｔの大きさと基板に対する面垂直方向（厚さ方向）のトラップ位置（別途、ＴＥＭで測定）から電荷トラップ面密度を求めることが出来る。

ここで、上記の局所的な閾値Ｖ_ｔ変化量の測定には、ＣＰ測定を応用した方法を用いる。なお、ＣＰ測定法は基板とゲート絶縁膜との間の界面準位密度を測定する手法としてこれまで広く用いられているものであり、以下のようにして測定することができる。

すなわち、図３７（ａ）に示すように、ゲート電極にパルス電圧を印加したとき、Ｖ_ｐｅａｋが基板の閾値Ｖ_ｔよりも高い場合に、ドレイン領域及びソース領域からチャネル領域上の界面準位に向けて電子が供給される（Ｉ_{ｓｏｕｒｃｅ}，Ｉ_{ｄｒａｉｎ}として観測される）。そして、半周期後のＶ_ｂａｓｅが閾値Ｖかつチャネル上の界面準位よりも低い場合に、今度は基板からチャネル上の電子が捕獲された界面準位に向けてホールが供給される（Ｉ_ｓｕｂとして観測される）。従って、Ｉ_ｃｐ（Ｉ_ｓｕｂ、Ｉ_{ｄｒａｉｎ}、Ｉ_{ｓｏｕｒｃｅ}）電流は、電荷素量（ｑ）と界面準位密度（Ｄｉｔ）とチャネル領域の表面積（Ａ）とパルス周波数（ｆ）を用いて、Ｉ_ｃｐ＝ｆ・Ａ・ｑ・Ｄｉｔと表される。この関係式を利用して、界面準位密度を測定することが出来る。図３７（ｂ）にＶ_ｐｅａｋとＶ_ｂａｓｅの差分を固定し、Ｖ_ｂａｓｅを掃引しながらＩ_ｃｐを測定した結果を示す。

本発明では、上記のＣＰ測定法を応用して電荷トラップ面密度を測定する。この測定法を図３８（ａ）に示す。図３８（ｂ）の（Ａ）の範囲でのＶ_ｂａｓｅでは、Ｖ_ｐｅａｋは、高Ｖ_ｔ領域のＶ_ｔよりも小さい。このため、ソース領域からは、高Ｖ_ｔ領域より左のソース領域側の界面においてのみ供給され、ドレイン領域側には供給されない。このときの電流をＩ_{ｓｏｕｒｃｅ０}とする。同様にドレイン領域からは、高Ｖ_ｔ領域より右のドレイン領域側の界面においてのみ供給され、ソース領域側には供給されない。このときの電流をＩ_{ｄｒａｉｎ０}とする。

書き込み・消去動作を繰り返す前の試料であれば界面準位密度はチャネル面内で一定であるため、Ｉ_{ｓｏｕｒｃｅ０}とＩ_{ｄｒａｉｎ０}電流は、電子が供給される面積に比例し、Ｉ_ｃｐが最大となるＩ_ｓｕｂ０とは、Ｉ_ｓｕｂ０：Ｉ_{ｓｏｕｒｃｅ０}：Ｉ_{ｄｒａｉｎ０}＝（チャネル全面積）：（高Ｖｔ領域よりもソース側の面積）：（高Ｖｔ領域よりもドレイン側の面積）＝Ｌ：ｘ_{ｓｏｕｒｃｅ}：ｘ_{ｄｒａｉｎ}となる。これは、チャネル幅が共通なためである。この関係から高Ｖ_ｔ領域の位置を知ることが出来る。電荷注入によって、シフトアップした高Ｖ_ｔ領域のＶ_ｔの大きさ（ΔＶ_ｔ）も、領域（Ａ）の幅ΔＶ_ｂａｓｅと等しくなるため求めることが出来る。このため、チャネル領域内に局所的に存在する電荷トラップ領域の面密度と位置を上述で示したＣＰ法によって同時に測定することが出来る。
なお、他の実施例においても上記と同様にして電荷トラップ面密度を測定することができる。

・動作方法
本実施例では、電荷の書き込み時に、ゲート電極１及びドレイン領域６に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域６近傍の電荷蓄積層内に電荷を蓄積する。また、読み出し時は、ソース領域５とゲート電極１に正の電圧を印加し、ソース電流値をモニターする。この際、ソース領域５に印加する電圧は、書き込み時のドレイン電圧よりも小さくする。

そして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

・発明の効果
第一実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
（１）ゲート電極１と半導体基板間からゲート電極の側面（第１不純物拡散領域側の面）上にまで電荷蓄積層が広がっているため、蓄積電荷の書き込み効率が良い。
（２）エッチングプロセスによるダメージが入りやすい積層膜１８の終端部（第１不純物拡散領域側の面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。

（３）ドレイン領域６近傍の電荷蓄積層内に蓄積された電荷がソース側に拡散するのを、電荷トラップ面密度が少ないか、又は電荷トラップを全く含まない絶縁膜１４がブロックするため、電荷の保持特性を向上させることが出来る。
（４）ソース領域５の拡散層をドレイン領域６の拡散層よりも浅くすることで、書き込み時におけるドレイン領域近傍の電荷強度を維持しつつ、パンチスルーを抑制することができ、書き込み速度を低下させずにゲート電極長の微細化が可能となる。

・不揮発性記憶装置の製造方法
以下、本実施例のトラップ型メモリ（不揮発性記憶装置）の製造方法を簡単に説明する。図７に図６のＩ―Ｉ’に相当する断面で切断された本発明の第一実施例のトラップ型メモリの製造方法を示す。

まず、図７（ａ）に示す様に、ｐ型シリコン基板７表面を窒素希釈された酸素雰囲気で酸化をすることによりパッド酸化膜（犠牲酸化膜）９を形成した後、パッド酸化膜９上にダミー膜１０を形成した。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いた。

なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１側面（第１不純物拡散領域側の面）の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、ゲート電極１の側面上の積層膜１８の高さは、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極１側面上に形成された積層膜１８上端部の後退量の合計により決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さをあらかじめ（Ｒｐ＋３σ）以上に設定することが好ましい。

この後、図７（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングし、基板の所定部分を露出させた開口部４６を形成した。この後、反射防止膜とレジスト膜をウェット除去した。

次に、図７（ｃ）に示す様に、ＣＶＤ法を用いて、ウェハ全面に酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させ、さらに、窒化膜３の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した。次に、図７（ｄ）に示すように、積層膜１８の中央部を残してパターニングされた窒化膜（図示していない）でマスクし、Ｏ_２、Ｈ_２Ｏ、ＮＯ、Ｎ_２Ｏ又は酸化ラジカルを含む雰囲気中でアニールすることで、積層膜１８の中央付近の電荷トラップ面密度を低密度化した。

続いて、アニール後、選択性の高いエッチングを用いてパターニングされたマスク窒化膜を除去した。次に、図７（ｅ）に示すように、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を形成した。この後、図７（ｆ）に示すようにリン添加シリコン膜１および酸化膜４、窒化膜３及び酸化膜２をドライエッチバックした。これによってウィンドウ内のダミー膜１０の側壁（開口部４６の太線４７で表される、互いに対向する両側面上）に、ゲート電極１及び低電荷トラップ面密度の層を一部に含む積層膜１８の積層構造を形成した。

次に、図７（ｇ）に示すように選択比の高いエッチング条件を用いて、ダミー膜１０及びパッド酸化膜９を選択的に除去した。次に、図７（ｈ）に示すように露出した半導体基板内にゲート電極１とセフルアラインで垂直にｎ型不純物をイオン注入した。この後、活性化処理を行なうことでゲート電極１と部分的にオーバーラップする（接する）ソース領域５及びドレイン領域６の活性化を行った。

本実施例の製造方法では以下のような効果を奏することができる。
（１）ゲート電極１の側面上の積層膜１８は、イオン注入時のスペーサーとしても機能するため、プロセスを簡略化することが可能となる。
（２）従来、必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。

（３）ゲート電極１の側面（第１不純物拡散領域側の面）上に露出した積層膜１８の上端にのみイオン注入ダメージが入り、ドレイン領域６近傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域及びドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第一実施例の不揮発性記憶装置を形成することができる。

（第二実施例）
・不揮発性記憶装置
図８及び９に、本発明の第二実施例のトラップ型メモリ（不揮発性記憶装置）を示す。ここで、図８は本発明の第二実施例のトラップ型メモリの上面図を示したものであり、図９は図８のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された本実施例のトラップ型メモリの断面図を示したものである。

図８及び９に示されるように、素子分離領域８を備えたシリコン基板７上に、所定方向３１に延在する複数のライン状電極が設けられている。このライン状電極は半導体基板７の面方向と垂直な２つの側面を有する。また、このライン状電極と半導体基板間から、半導体基板の面方向に垂直なライン状電極の１つの側面（第１不純物拡散領域側の面）上まで延在するように、積層膜（積層膜）１８が設けられている。このゲート電極の積層膜１８が設けられておらず、第１不純物拡散領域側の面と対向する側面Ａ上にはワードゲート１５が設けられ、このワードゲート１５の側面とゲート電極の側面Ａ間及びワードゲート１５の底面と半導体基板７間には、電荷トラップ面密度が電荷蓄積層よりも小さいか、トラップを全く含まない絶縁膜１４が設けられている。なお、本実施例で示した効果を得るためには、ワードゲート１５の底面と側面に形成される絶縁膜は必ずしも同一のものである必要はなく、ワードゲート１５の底面と側面で異なる絶縁膜が形成されていても良い。

また、シリコン基板７内には、ライン状電極の延在方向３１と直交する方向３２に互いに対向するように、ドレイン領域６と、ドレイン領域６よりも浅い領域までしか存在しないソース領域５が設けられている。このドレイン領域６及びソース領域５は、半導体基板内にゲート電極１とワードゲート１５を挟むように設けられている。

このドレイン領域６は、積層膜１８に一部、オーバーラップ（ドレイン領域６の一部が積層膜１８と接触）するように形成されている。また、ソース領域５は、絶縁膜１４に一部、オーバーラップ（ソース領域５の一部が絶縁膜１４と接触）するように形成されている。本実施例では、このドレイン領域６を第１不純物拡散領域、ソース領域５を第２不純物拡散領域と定義する。また、このライン状電極のドレイン領域６及びソース領域５で挟まれた部分はゲート電極を構成する。

この積層膜１８は、ゲート電極側から順に第一の絶縁膜（絶縁膜Ｂ）２、電荷蓄積層３及び第二の絶縁膜（トンネル絶縁膜）４から構成されている。また、この積層膜１８は、ライン状電極と半導体基板間から、ライン状電極の半導体基板の面方向に垂直な側面（第１不純物拡散領域側の面；図９中の太線５０で表される面）上まで延在するように、積層膜（積層膜）１８が設けられている。すなわち、積層膜１８は、シリコン基板に形成されたドレイン領域６の近傍において、ゲート電極１の側面に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。

・動作方法
本実施例では、電荷の書き込み時に、ゲート電極１、ワードゲート１５及びドレイン領域６に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する。また、読み出し時は、ソース領域５、ゲート電極１およびワードゲート１５に正の電圧を印加し、ソース電流値をモニターする。この際、ソース領域５に印加する電圧は、書き込み時のドレイン電圧６よりも小さくする。ドレイン領域６近傍の電荷蓄積層に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

・発明の効果
第二実施例では、不揮発性記憶装置では、以下のような効果を奏することができる。
（１）ゲート電極１と半導体基板間からゲート電極の側面（第１不純物拡散領域側の面）上にまで電荷蓄積層が広がっているため、蓄積電荷の書き込み効率が良い。
（２）エッチングプロセスによるダメージが入りやすい積層膜１８の終端部（ゲート電極の第１不純物拡散領域側の面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。

（３）ドレイン領域６近傍の電荷蓄積層内に蓄積された電荷がソース領域側に拡散するのを、電荷トラップ面密度が少ないか、又は電荷トラップを含まない絶縁膜１４がブロックする。このため、電荷の保持特性を向上させることが出来る。
（４）読み込み動作時にワードゲートに電圧を印加することでワードゲート下のチャネル抵抗を下げ、読み出し電流を増加させることが出来る。
（５）電荷を蓄積させる側の第１不純物拡散領域（ドレイン領域）の深さを深くすることで書き込み時におけるソース・ドレイン近傍の電荷強度を維持するとともに、電荷を蓄積させない側の第２不純物拡散領域（ソース領域）の深さを浅くすることでパンチスルー現象を抑制することができ、書き込み速度を低下させずにゲート電極長の微細化が可能となる。

・不揮発性記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図１０に図９のＩ―Ｉ’に相当する断面で切断された本発明の第二実施例のトラップ型メモリの製造方法を示す。

まず、図１０（ａ）に示す様に、ｐ型シリコン基板７表面を窒素希釈された酸素雰囲気で酸化をすることによりパッド酸化膜（犠牲酸化膜）９を形成した。この後、パッド酸化膜９上にダミー膜１０を形成する。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いた。

なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１側面の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、ゲート電極側１側面上の積層膜１８の高さは、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極１側面上に形成された積層膜１８上端部の後退量の合計により決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さはあらかじめ（Ｒｐ＋３σ）以上に設定することが好ましい。

この後、図１０（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングし、基板の所定部分を露出させて開口部４６を形成した。この後、反射防止膜とレジスト膜をウェット除去した。

次に、図１０（ｃ）に示す様に、ＣＶＤ法を用いて、ウェハ全面に酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させた。さらに、窒化膜３の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した。次に、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を堆積した。この後、図１０（ｄ）に示すように、リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２をドライエッチバックした。これによって、ダミー膜１０の側壁（開口部４６の互いに対向する両側面４７上）にゲート電極１及び酸化膜４、窒化膜３、酸化膜２からなる構造を形成した。

次に、図１０（ｃ）−（ｄ）の工程と同じ要領で、図１０（ｅ）に示すように、ウェハ全面にＣＶＤ法を用いて酸化膜（絶縁膜材料）１４およびリン添加シリコン膜（ワードゲート材料）１５を順次、堆積させた（工程（９））。この後、図１０（ｆ）に示すように、リン添加シリコン膜１５および前記酸化膜１４をドライエッチバックして、ゲート電極１の側壁（積層膜が形成されておらず、ゲート電極の積層膜が形成された第１不純物拡散領域側の面と対向する側面Ａ）上に隣接するように絶縁膜１４とワードゲート１５を形成した（工程（１０））。

次に、図１０（ｇ）に示すように選択比の高いエッチング条件を用いて、ダミー膜１０及びパッド酸化膜９を選択的に除去した。次に、図１０（ｈ）に示すように、露出した半導体基板内にゲート電極１とセフルアラインで垂直にｎ型不純物をイオン注入した。この後、活性化処理を行なうことでゲート電極１と部分的にオーバーラップする（接する）ソース領域５及びドレイン領域６の活性化を行った。

本実施例の製造方法では以下のような効果を奏することができる。
（１）ゲート電極１の側面上の積層膜１８は、イオン注入時のスペーサーとしても機能する。このため、プロセスを簡略化することが可能となる。
（２）従来、必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。

（３）ゲート電極１の側面（第１不純物拡散領域側の面）上に露出した積層膜１８の上端にのみイオン注入ダメージが入り、ドレイン領域６近傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域及びドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第二実施例の不揮発性記憶装置を形成することができる。

（第三実施例）
・不揮発性記憶装置
図１１及び１２に、本発明の第三実施例のトラップ型メモリ（不揮発性記憶装置）を示す。ここで、図１１は本発明の第三実施例のトラップ型メモリの上面図を示したものであり、図１２は図１１のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された本発明のトラップ型メモリの断面図を示したものである。

図１１及び１２に示されるように、素子分離領域８を備えたシリコン基板７上に、所定方向３１に延在するように２本のライン状電極の対が設けられており、このライン状電極の対は半導体基板上に複数、設けられている。また、シリコン基板７内には、ライン状電極の延在方向３１と直交する方向３２に互いに対向するように、ドレイン領域（不純物拡散領域Ｂ）６、拡散層（不純物拡散領域Ａ）１３、ソース領域（不純物拡散領域Ｃ）５が一直線上に設けられている。この拡散層１３はソース・ドレイン領域５，６よりも浅い領域となっており、このドレイン領域６と拡散層１３は、１本のライン状電極をその延在方向３１と直交する方向３２に挟んで対向し、ソース領域５と拡散層１３は、他の１本のライン状電極をその延在方向３１と直交する方向３２に挟んで対向するように、半導体基板内に設けられている。

このドレイン領域６、拡散層１３及びソース領域５は、積層膜１８に一部、オーバーラップ（ドレイン領域６、拡散層１３及びソース領域５の一部が積層膜１８と接触）するように形成されている。また、このソース・ドレイン領域５，６上には、電圧が印加できるようにコンタクトを配置し、配線層と電気的に接続されている。

これらのライン状電極の対のうち、ドレイン領域６と拡散層１３、及びソース領域５と拡散層１３で挟まれた部分はそれぞれ第１ゲート電極１ａ、第２ゲート電極１ｂを構成し、これらのゲート電極１ａ、１ｂは半導体基板７の面方向と垂直な側面を有する。また、第１ゲート電極１ａ、第２ゲート電極１ｂについては、それぞれゲート電極と半導体基板間から半導体基板の面方向に垂直なゲート電極の側面上まで延在するように、積層膜（積層膜）１８が設けられている。すなわち、積層膜１８は、第１ゲート電極１ａにおいてはシリコン基板内に形成されたドレイン領域６の近傍において、ゲート電極１端の側面（不純物拡散領域Ｂ側の面；図１２の太線５２で表される面）に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。

また、積層膜１８は、第２ゲート電極１ｂにおいてはシリコン基板に形成されたソース領域５の近傍において、ゲート電極１端の側面（不純物拡散領域Ｃ側の面；図１２の太線５１で表される面）に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。この積層膜１８は、ゲート電極側（ゲート電極に近い方）から順に、第二の絶縁膜（絶縁膜Ｂ）４、電荷蓄積層３，第一の絶縁膜（トンネル絶縁膜）２から構成されている。

・動作方法
本実施例では、ドレイン領域６近傍に存在する電荷蓄積層に電荷を蓄積する場合、ゲート電極１およびドレイン領域６に正の電圧を印加することでホットエレクトロンを生成する。一方、ソース領域５近傍の電荷蓄積層に電荷を蓄積する場合には、ゲート電極１およびソース領域５に正の電圧を印加する。ドレイン領域６近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ソース領域５とゲート電極１に正の電圧を印加した時のソース電流値をモニターする。また、ソース領域５近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ドレイン領域６とゲート電極１に正の電圧を印加した時のドレイン電流値をモニターする。

ドレイン領域６及びソース領域５近傍の電荷蓄積層に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６及びソース領域５近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

なお、本実施例の不揮発性記憶装置では、図１１に示したソース・ドレインコンタクト１９の位置を図１４に示すように変えた場合であっても、電荷の書き込み動作および読み出し動作方法を変えることで、図１１および図１２、図１３で示した実施例と同様の効果を得ることが出来る。

図１４及び１５に本実施例の変形例を示す。この変形例では、半導体基板と第１ゲート電極間から第１ゲート電極の不純物拡散領域Ａ側の面上、及び半導体基板と第２ゲート電極間から第２ゲート電極の不純物拡散領域Ａ側の面上、まで延在するように積層膜が設けられている点が上記実施例とは異なる。なお、図１５は、図１４のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断されたトラップ型メモリの断面図を示すものである。

図１４及び１５で表される不揮発性記憶装置においては例えば、ソース領域５側の第２ゲート電極１ｂとドレイン領域６間に正の電圧を印加するとともに、ドレイン領域６側のゲート電極１ａにこれよりも大きな正の電圧を印加することで、第２ゲート電極１ｂの拡散層１３近傍にホットエレクトロンを生成することができる。そして、このソース領域５側の拡散層（第２ゲート電極１ｂ）近傍の電荷蓄積層内に電荷を蓄積させることができる。また、ソース領域５側の拡散層１３近傍の電荷蓄積層内に電荷が蓄積しているかどうかの読み出しは、ドレイン領域５とゲート電極１ａ，１ｂに正の電圧を印加し、ドレイン電流値をモニターすることによって行うことができる。

・発明の効果
第三実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
（１）１メモリセルあたり、２つのゲート電極を含み、ソース・ドレイン領域５，６近傍の電荷蓄積層又は拡散層１３近傍の電荷蓄積層中に電荷を蓄積することが可能となる。この結果、１ゲート／セルに比べてコンタクト数を削減できるため、ビットあたりの面積を縮小できる。
（２）ゲート電極と半導体基板間からゲート電極の側面（（Ｉ）第１及び第２ゲート電極の不純物拡散領域Ａ側の面、又は（ＩＩ）第１ゲート電極の不純物拡散領域Ｂ及び第２ゲート電極の不純物拡散領域Ｃ側の面）上にまで電荷蓄積層が広がっている。このため、蓄積電荷の書き込み効率が良い。

（３）エッチングプロセスによるダメージが入りやすい積層膜１８の終端部（ゲート電極の側面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。
（４）ゲート電極の側面上にまで延長した積層膜１８は半導体基板に対して垂直であるため、半導体基板上での装置の占有面積を小さく抑えることが出来る。
（５）電荷を蓄積させる不純物拡散領域を深くすることで書き込み時におけるソース・ドレイン近傍の電荷強度を維持するとともに、電荷を蓄積させない不純物拡散領域を浅くすることでパンチスルー現象を抑制することができ、書き込み速度を低下させずにゲート電極長の微細化が可能となる。

・不揮発性記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図１３に図１２のＩ―Ｉ’に相当する断面で切断された本発明の第三実施例のトラップ型メモリの製造方法を示す。

まず、図１３（ａ）に示す様に、ｐ型シリコン基板７表面を窒素希釈された酸素雰囲気で酸化をすることによりパッド酸化膜（犠牲酸化膜）９を形成した。この後、パッド酸化膜９上にダミー膜１０を形成した。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いた。

なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１ａ、１ｂ側面の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、ゲート電極側１ａ、１ｂ側面上の積層膜１８の高さは、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極側面上に形成された積層膜１８上端部の後退量の合計により決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さはあらかじめ（Ｒｐ＋３σ）以上に設定することが好ましい。

この後、図１３（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングし、基板の所定部分を露出させた開口部４６を形成した。この後、反射防止膜とレジスト膜をウェット除去した。

次に、図１３（ｃ）に示す様に、ウェハ前面にＣＶＤ法を用いて酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させた。さらに、窒化膜３の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した。次に、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を堆積した。

この後、図１３（ｄ）に示すように、リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２をドライエッチバックして、ゲート電極１ａ、１ｂ、酸化膜４、窒化膜３及び酸化膜２からなる構造をダミー膜１０の側壁（太線で表される、互いに対向する開口部４６の両側面４７）上に形成した。次に、図１３（ｅ）に示すように、選択比の高いエッチング条件を用いて、ダミー膜１０及びパッド酸化膜９を選択的に除去した。次に、図１３（ｆ）に示すように、露出した半導体基板内にゲート電極１ａ、１ｂとセフルアラインで垂直にｎ型不純物をイオン注入した。この後、活性化処理を行なうことで、ゲート電極１ａ、１ｂと部分的にオーバーラップする（接する）ソース領域５、ドレイン領域６及び拡散層１３の活性化を行った。

本実施例の製造方法では、以下のような効果を奏することができる。
（１）ゲート電極１ａ、１ｂの側面上の積層膜１８は、イオン注入時のスペーサーとして機能する。このため、プロセスを簡略化することが可能となる。
（２）従来、必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。
（３）ゲート電極の側面（不純物拡散領域Ａ側の面、又は不純物拡散領域Ｂ、Ｃ側の面）上に露出した積層膜１８の上部にのみイオン注入ダメージが入り、ドレイン領域６近傍、ソース領域５近傍及び拡散層１３近傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域、ドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第三実施例の不揮発性記憶装置を形成する事ができる。

（第四実施例）
図１６及び１７に、本発明の第四実施例のトラップ型メモリ（不揮発性記憶装置）を示す。ここで、図１６は本発明の第四実施例のトラップ型メモリの上面図を示したものであり、図１７は図１６のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された本実施例のトラップ型メモリの断面図を示したものである。

図１６に示すように、素子分離領域８を備えたシリコン基板７上に、所定方向３１に延在する複数のライン状電極が設けられている。このライン状電極は半導体基板７の面方向と垂直な２つの側面を有する。また、このライン状電極の一方の側面（第１不純物拡散領域側の面；図１７の太線５０ａで表される面）からライン状電極と半導体基板間を経由してライン状電極の他方の側面（第２不純物拡散領域側の面；図１７の太線５０ｂで表される面）まで延在するように、積層膜１８が設けられている。

また、シリコン基板７内には、ライン状電極の延在方向３１と直交する方向３２に互いに対向するように、ドレイン領域６とソース領域５が設けられている。このドレイン領域６及びソース領域５は、積層膜１８に一部、オーバーラップ（ドレイン領域６及びソース領域５の一部が積層膜１８と接触）するように形成されている。

本実施例では、便宜上、このドレイン領域６が第１不純物拡散領域を構成し、ソース領域５が第２不純物拡散領域を構成することとする（なお、本実施例では、ゲート電極−ドレイン領域間、ゲート電極−ソース電極間に正電圧を印加して、ドレイン領域近傍及びソース領域近傍の何れの電荷蓄積層にも電荷を注入可能なように構成されている。このため、ドレイン領域６が第２不純物拡散領域を構成し、ソース領域５が第１不純物拡散領域を構成しても良い）。また、このソース・ドレイン領域５，６上には、電圧が印加できるようにコンタクトを配置し、配線層と電気的に接続されている。

ライン状電極のこのドレイン領域６及びソース領域５で挟まれた部分はゲート電極を構成し、このゲート電極は半導体基板７の面方向と垂直な２つの側面を有する。また、このライン状電極の一方の側面（第１不純物拡散領域側の面）からライン状電極と半導体基板間を経由してライン状電極の他方の側面（第２不純物拡散領域側の面）まで延在するように、積層膜（積層膜）１８が設けられている。すなわち、積層膜１８は、シリコン基板に形成されたドレイン領域６とソース領域５の近傍において、ゲート電極１端の側面に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。この積層膜１８は、ゲート電極側から順に、第二の絶縁膜（絶縁膜Ｂ）４、電荷蓄積層３，第一の絶縁膜（トンネル絶縁膜）２から構成されている。

・動作方法
本実施例では、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する場合、ゲート電極１およびドレイン領域６に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する。同様に、ソース領域５近傍の電荷蓄積層に電荷を蓄積する場合には、ゲート電極１およびソース領域５に正の電圧を印加することで、ソース領域５近傍の電荷蓄積層に電荷を蓄積する。

ドレイン領域６及びソース領域５近傍の電荷蓄積層に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層及びソース領域５近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

・発明の効果
第四実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
（１）ドレイン領域６近傍の電荷蓄積層だけでなく、ソース領域５近傍の電荷蓄積層にも電荷が蓄積するため、ビットあたりの面積を縮小することが出来る。
（２）ゲート電極１と半導体基板間からゲート電極の側面（第１及び第２不純物拡散領域側の面）上にまで電荷蓄積層が広がっているため蓄積電荷の書き込み効率が良い。

（３）エッチングプロセスによるダメージが入りやすい積層膜１８の終端部（ゲート電極の第１及び第２不純物拡散領域側の面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。
（４）ゲート電極の側面上にまで延長した積層膜１８は半導体基板に対して垂直であるため、半導体基板上での装置の占有面積を小さく抑えることが出来る。

・不揮発性記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図１８に図１６のＩ―Ｉ’に相当する断面で切断された本発明の第四実施例のトラップ型メモリの製造方法を示す。

まず、図１８（ａ）に示す様に、ｐ型シリコン基板７表面を窒素希釈された酸素雰囲気で酸化することによりパッド酸化膜（犠牲酸化膜）９を形成した。この後、パッド酸化膜９上にダミー膜１０を形成した。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いた。

なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１側面の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、ゲート電極側１側面上の積層膜１８の高さは、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極１側面上に形成された積層膜１８上端部の後退量の合計により決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さはあらかじめ（Ｒｐ＋３σ）以上に設定することが好ましい。

この後、図１８（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングし、基板の所定部分を露出させて開口部４６を形成した。この後、反射防止膜とレジスト膜をウェット除去する。

次に、図１８（ｃ）に示す様に、ウェハ前面にＣＶＤ法を用いて酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させた。さらに、窒化膜７の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した。次に、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を堆積した。この時のリン添加シリコン膜１の堆積膜厚は、ダミー膜１０とパッド酸化膜９を合わせた膜厚よりも厚くした。

次に、図１８（ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いてダミー膜１０の表面が露出するまで上部リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２を研磨して除去した。これによりゲート電極１、酸化膜４、窒化膜３及び酸化膜２からなる構造をダミー膜１０の側壁（太線４７で表される、互いに対向する開口部４６の両側面）上に形成した。この後、図１８（ｅ）に示すように選択比の高いエッチング条件を用いて、ダミー膜１０及びパッド酸化膜９を選択的に除去した。次に、図１８（ｆ）に示すように、露出した半導体基板内にゲート電極１とセフルアラインで垂直にｎ型不純物をイオン注入した。その後、活性化処理を行なう事で、ゲート電極１と部分的にオーバーラップする（接する）ソース領域５及びドレイン領域６の活性化を行った。

本実施例の製造方法では以下のような効果を奏することができる。
（１）ゲート電極１の側面（第１及び第２不純物拡散領域側の面）上の積層膜１８は、イオン注入時のスペーサーとして機能するため、プロセスを簡略化することが可能となる。（２）従来、必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。

（３）ゲート電極１側面上に露出した積層膜１８の上部にのみイオン注入ダメージが入り、ドレイン領域６近傍及びソース領域５近傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域およびドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第四実施例の不揮発性記憶装置を形成する事ができる。

（第五実施例）
図１９及び２０に、本発明の第五実施例のトラップ型メモリ（不揮発性記憶装置）を示す。ここで、図１９は本発明の第五実施例のトラップ型メモリの上面図を示したものであり、図２０は図１９のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断された本実施例のトラップ型メモリの断面図を示したものである。

図１９及び２０に示されるように、素子分離領域８を備えたシリコン基板７上に、所定方向３１に延在する複数のライン状電極が設けられている。また、シリコン基板７内には、ライン状電極の延在方向３１と直交する方向３２に互いに対向するように、ドレイン領域６とソース領域５が設けられている。このドレイン領域６及びソース領域５は、積層膜１８に一部、オーバーラップ（ドレイン領域６及びソース領域５の一部が積層膜１８と接触）するように形成されている。本実施例では、便宜上、このドレイン領域６が第１不純物拡散領域を構成し、ソース領域５が第２不純物拡散領域を構成することとする（なお、本実施例では、ゲート電極−ドレイン領域間、ゲート電極−ソース電極間に正電圧を印加して、ドレイン領域近傍及びソース領域近傍の何れの電荷蓄積層にも電荷を注入可能なように構成されている。このため、ドレイン領域６が第２不純物拡散領域を構成し、ソース領域５が第１不純物拡散領域を構成しても良い）。

ライン状電極のこのドレイン領域６及びソース領域５で挟まれた部分はゲート電極を構成し、このゲート電極は半導体基板７の面方向と垂直な２つの側面を有する。また、このゲート電極の第１不純物拡散領域側の面５０ａ（図２０の太線５０ａで表される面）からゲート電極と半導体基板間を経由して第２不純物拡散領域側の面５０ｂ（図２０の太線５０ｂで表される面）まで延在するように、積層膜１８が設けられている。すなわち、積層膜１８は、シリコン基板内に形成されたドレイン領域６及びソース領域５の近傍において、ゲート電極１端の側面に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。

この積層膜１８のうち、ドレイン領域６及びソース領域５の直上及びその近傍の積層膜１８は、ゲート電極側から順に、第二の絶縁膜（絶縁膜Ｂ）４、電荷蓄積層３，第一の絶縁膜（トンネル絶縁膜）２から構成されている。また、積層膜１８のうち、ドレイン領域６及びソース領域５の近傍から離れた部分は、ドレイン領域６及びソース領域５直上の電荷蓄積層３に比べて電荷トラップ面密度が低いか、又は電荷トラップを全く含まない絶縁膜（絶縁膜Ａ）１４から構成されている。すなわち、この絶縁膜１４は、第１及び第２不純物拡散領域側の面上に存在する電荷蓄積層に比べて単位体積あたりの電荷トラップ数が少ないか、又は電荷蓄積層として機能しない。また、絶縁膜１４は、ゲート電極と半導体基板間の積層膜の厚み方向の全体にわたって存在し、かつ第１及び第２不純物拡散領域に接しない（第１及び第２不純物拡散領域上に存在しない）ように設けられている。

この絶縁膜１４は、ホットエレクトロン注入により電荷が蓄積されるドレイン領域６の直上及びその近傍、並びにソース領域５の直上及びその近傍の領域には存在しないことが好ましい。具体的には、ソース／ドレイン領域の対向する方向（図６の矢印４７の方向）について、ドレイン領域６端部と絶縁膜１４間の距離（図２０のｂ）及びソース領域５端部と絶縁膜１４間の距離（図２０のｃ）は、それぞれ３０ｎｍ以上であることが好ましく、３５ｎｍ以上であることがより好ましく、４０ｎｍ以上であることが更に好ましい。また、装置の微細化の観点から、ｂ及びｃは６０ｎｍ以下であることが好ましく、５５ｎｍ以下であることがより好ましく、５０ｎｍ以下であることが更に好ましい。また、この絶縁膜１４は、第二の絶縁膜（絶縁膜Ｂ）４、電荷蓄積層３及び第一の絶縁膜（トンネル絶縁膜）２の３層と、半導体基板のチャネル領域上の中間地点で接している。

・動作方法
本実施例では、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する場合、ゲート電極１およびドレイン領域６に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する。同様に、ソース領域５近傍の電荷蓄積層に電荷を蓄積する場合には、ゲート電極１およびソース領域５に正の電圧を印加することで、ソース領域５近傍の電荷蓄積層に電荷を蓄積する。

ドレイン領域６近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ソース領域５とゲート電極１に正の電圧を印加した時のソース電流値をモニターする。また、ソース領域５近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ドレイン領域６とゲート電極１に正の電圧を印加した時のドレイン電流値をモニターする。

ドレイン領域６及びソース領域５近傍の電荷蓄積層に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層及びソース領域５近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

・発明の効果
第五実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
（１）ドレイン領域６近傍の電荷蓄積層だけでなく、ソース領域５近傍の電荷蓄積層にも電荷が蓄積するため、ビットあたりの面積を縮小することが出来る。
（２）絶縁膜１４が、ドレイン領域６近傍及びソース領域５近傍の電荷蓄積層のうち一方の電荷蓄積層から他方の電荷蓄積層まで電荷が拡散することをブロックする。このため、電荷の保持特性を向上させることが出来る。

（３）ゲート電極１と半導体基板間からゲート電極の両側面（第１及び第２不純物拡散領域側の面）上にまで電荷蓄積層が広がっている。このため、蓄積電荷の書き込み効率が良い。
（４）エッチングプロセスによるダメージが入りやすい積層膜１８の終端部（ゲート電極の第１及び第２不純物拡散領域側の面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。
（５）ゲート電極の側面（第１及び第２不純物拡散領域側の面）上にまで延長した積層膜１８は半導体基板に対して垂直であるため、半導体基板上での装置の占有面積を小さく抑えることが出来る。

・不揮発性記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図２１に図２０のＩ―Ｉ’に相当する断面で切断された本発明の第五実施例のトラップ型メモリの製造方法を示す。

まず、図２１（ａ）に示す様に、ｐ型シリコン基板７表面を窒素希釈された酸素雰囲気で酸化することによりパッド酸化膜（犠牲酸化膜）９を形成した。この後、パッド酸化膜９上にダミー膜１０を形成した。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いた。

なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１側面の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、ゲート電極側１側面上の積層膜１８の高さは、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極１側面上に形成された積層膜１８上端部の後退量の合計により決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さをあらかじめ（Ｒｐ＋３σ）以上に設定することが好ましい。

この後、図２１（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングし、基板の所定部分を露出させて開口部４６を設けた。この後、反射防止膜とレジスト膜をウェット除去した。

次に、図２１（ｃ）に示す様に、ウェハ前面にＣＶＤ法を用いて酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させた。さらに窒化膜３の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した。次に、図２１（ｄ）で示すように、積層膜１８の中央部を残してパターニングされた窒化膜（図示していない）をマスクに用いて、Ｏ_２、Ｈ_２Ｏ、ＮＯ、Ｎ_２Ｏ又は酸化ラジカルを含む雰囲気中でアニールすることで、積層膜（積層膜）１８の中央付近の電荷トラップ面密度を低密度化した。

続いて、アニール後、選択性の高いエッチングを用いてパターニングされたマスク窒化膜を除去した。次に、図２１（ｅ）で示すように、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を堆積した。なお、この際のリン添加シリコン膜１の堆積膜厚は、ダミー膜１０とパッド酸化膜９を合わせた膜厚よりも厚くした。

次に、図２１（ｆ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて、ダミー膜１０の表面が露出するまで上部リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２を研磨して除去した。これによりゲート電極１、酸化膜４、窒化膜３及び酸化膜２からなる構造をダミー膜１０の側壁（太線４７で表される、互いに対向する開口部４６の両側面）上に形成した。

この後、図２１（ｇ）に示すように、選択比の高いエッチング条件を用いてダミー膜１０及びパッド酸化膜９を選択的に除去した。次に、図２１（ｈ）に示すように、露出した基板にゲート電極１とセフルアラインで垂直にｎ型不純物をイオン注入した。この後、活性化処理を行なう事で、ゲート電極１と部分的にオーバーラップする（接する）ソース領域５及びドレイン領域６の活性化を行った。

本実施例の製造方法では以下のような効果を奏することができる。
（１）ゲート電極１の側面上の積層膜１８は、イオン注入時のスペーサーとして機能するため、プロセスを簡略化することが可能となる。
（２）従来、必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。
（３）ゲート電極１の側面（第１及び第２不純物拡散領域側の面）上に露出した積層膜１８の上部にのみイオン注入ダメージが入り、ドレイン領域６近傍及びソース領域５近傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域及びドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第五実施例の不揮発性記憶装置を形成することができる。

（第六実施例）
・不揮発性記憶装置
図２２及び２３に、本発明の第六実施例のトラップ型メモリ（不揮発性記憶装置）を示す。ここで、図２２はこの不揮発性記憶装置の上面図を示したものであり、図２３は図２２のＩ−Ｉ’及びＩＩ−ＩＩ’に沿って切断した断面図を示したものである。

図２２及び２３に示されるように、素子分離領域８を備えたシリコン基板７上に、所定方向３１に延在する複数のライン状電極が設けられている。また、シリコン基板７内には、ライン状電極の延在方向３１と直交する方向３２に互いに対向するように、ドレイン領域６とソース領域５が設けられている。このドレイン領域６及びソース領域５は、積層膜１８に一部、オーバーラップ（ドレイン領域６及びソース領域５の一部が積層膜１８と接触）するように形成されている。本実施例では、便宜上、このドレイン領域６が第１不純物拡散領域を構成し、ソース領域５が第２不純物拡散領域を構成することとする（なお、本実施例では、ゲート電極−ドレイン領域間、ゲート電極−ソース電極間に正電圧を印加して、ドレイン領域近傍及びソース領域近傍の何れの電荷蓄積層にも電荷を注入可能なように構成されている。このため、ドレイン領域６が第２不純物拡散領域を構成し、ソース領域５が第１不純物拡散領域を構成しても良い）。

ライン状電極のこのドレイン領域６及びソース領域５で挟まれた部分はゲート電極を構成し、このゲート電極は半導体基板７の面方向と垂直な２つの側面を有する。また、このライン状電極の第１の側面（第１不純物拡散領域側の面；図２３の太線５０ａで表される面）からライン状電極と半導体基板間を経由してライン状電極の第２の側面（第２不純物拡散領域側の面；図２３の太線５０ｂで表される面）まで延在するように、積層膜（積層膜）１８が設けられている。すなわち、積層膜１８は、シリコン基板に形成されたドレイン領域６及びソース領域５の近傍において、ゲート電極１端の側面に沿うように延長され、シリコン基板７に対して垂直方向に離れた位置で終端している。

この積層膜１８のうち、ドレイン領域６及びソース領域５の直上及びその近傍の積層膜１８は、ゲート電極側から順に、第二の絶縁膜（絶縁膜Ｂ）４、電荷蓄積層３，第一の絶縁膜（トンネル絶縁膜）２から構成されている。また、チャネル領域の中央部分上にはゲート電極１を基板の法線方向５５に分断するようにワードゲート１５が設けられている。また、このワードゲート１５とゲート電極間には絶縁膜１４が設けられている。この絶縁膜１４は第１不純物拡散領域側の面上に存在する電荷蓄積層と比べて単位体積あたりの電荷トラップ数が少ないか、又は電荷蓄積層として機能しないようになっている。

なお、本実施例で示した効果を得るためには、ワードゲート１５の底面と側面に形成されている絶縁膜は必ずしも同一のものである必要はない。ワードゲート１５の底面と側面で異なる絶縁膜が形成されていても良い。

・動作方法
本実施例では、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する場合、ワードゲート１５、ゲート電極１及びドレイン領域６に正の電圧を印加することでホットエレクトロンを生成し、ドレイン領域６近傍の電荷蓄積層に電荷を蓄積する。同様に、ソース領域５近傍の電荷蓄積層に電荷を蓄積する場合には、ワードゲート１５、ゲート電極１及びソース領域５に正の電圧を印加することで、ソース領域５近傍の電荷蓄積層に電荷を蓄積する。

ドレイン領域６近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ソース領域５とゲート電極１とワードゲート１５に正の電圧を印加した時のソース電流値をモニターする。また、ソース領域５近傍の電荷蓄積層に電荷が蓄積しているかどうかの読み出しは、ドレイン領域６とゲート電極１とワードゲート１５に正の電圧を印加した時のドレイン電流値をモニターする。

ドレイン領域６及びソース領域５近傍の電荷蓄積層に電子が蓄積している場合、電荷蓄積領域のフラットバンドが正方向にシフトして、ドレイン領域６近傍の電荷蓄積層及びソース領域５近傍の電荷蓄積層内に電子が蓄積していない場合と比べて、電流が流れにくくなる。このように電流が流れにくい状態と、流れやすい状態を２値化することによって、情報を記憶することが可能となる。なお、記憶させた情報を消去するには、（ａ）ゲート電極に負電圧を印加して、ファウラー・ノルドハイム（ＦＮ）型トンネル電流を利用して電荷蓄積層から電子を除去するか、又は、（ｂ）ゲート電極に負電圧、ドレインおよびソース領域に正電圧を印加して、基板中のバンド間トンネルによる生成ホールを電荷蓄積層に注入し、電荷蓄積層中に存在する電子を中和させれば良い。

・発明の効果
第六実施例の不揮発性記憶装置では、以下のような効果を奏することができる。
（１）ドレイン領域６近傍の電荷蓄積層だけでなく、ソース領域５近傍の電荷蓄積層にも電荷を蓄積できるため、ビットあたりの面積を縮小することが出来る。
（２）ソース・ドレイン領域のうち、一方の領域近傍の電荷蓄積層内に蓄積された電荷が他方の領域近傍の電荷蓄積層内に拡散するのを、電荷トラップ面密度が少ないか、又は電荷トラップを含まない絶縁膜１４がブロックする。このため、電荷の保持特性を向上させることが出来る。
（３）読み込み動作時に、ワードゲートに電圧を印加することでワードゲート下のチャネル抵抗を下げ、読み出し電流を増加させることが出来る。

（４）ゲート電極１と半導体基板間からゲート電極の側面（第１及び第２不純物拡散領域側の面）上にまで電荷蓄積層が広がっているため、蓄積電荷の書き込み効率が良い。
（５）エッチングプロセスによるダメージが入りやすい積層膜１８の終端部（ゲート電極の側面上に設けられた積層膜１８の最上端）がホットエレクトロンの注入部分から離れており、この部分には電荷が蓄積されない。このため、欠陥起因のリーク電流や保持電荷流出を抑制することができる。
（６）ゲート電極の側面（第１及び第２不純物拡散領域側の面）上にまで延長した積層膜１８は半導体基板に対して垂直であるため、半導体基板上での装置の占有面積を小さく抑えることが出来る。

・不揮発性記憶装置の製造方法
以下、本実施例のトラップ型メモリの製造方法を簡単に説明する。図２４に図２３のＩ―Ｉ’に相当する断面で切断された本発明の第六実施例のトラップ型メモリの製造方法を示す。

まず、図２４（ａ）に示す様に、ｐ型シリコン基板７表面を窒素希釈された酸素雰囲気下で酸化することによりパッド酸化膜（犠牲酸化膜）９を形成した。この後、パッド酸化膜９上にダミー膜１０を形成した。ここでは、ダミー膜として低密度のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）窒化膜を用いた。

なお、後の工程でソース・ドレイン領域形成のためのイオン注入工程を行う際、イオンの注入プロファイルが中心深さＲｐと分散σで記述される正規分布に従うとすると、電荷蓄積層付近へのダメージを回避するためには、ゲート電極１側面の積層膜１８の高さは少なくとも（Ｒｐ＋３σ）であることが望ましい。ここで、ゲート電極の側面上の積層膜１８の高さは、パッド酸化膜９とダミー膜１０の膜厚及びエッチングプロセスによるゲート電極１側面上に形成された積層膜１８上端部の後退量の合計により決まる。このため、パッド酸化膜９とダミー膜１０を合わせた厚さをあらかじめ（Ｒｐ＋３σ）以上に設定することが好ましい。

この後、図２４（ｂ）に示す様に、ダミー膜１０上に反射防止膜及びレジスト膜（共に図示していない）を堆積し、露光・現像することによりパターニングした。この後、ドライエッチャーを用いてダミー膜１０及びパッド酸化膜９をエッチングし、基板の所定部分を露出させて開口部４６を形成した。この後、反射防止膜とレジスト膜をウェット除去した。

次に、図２４（ｃ）に示す様に、ＣＶＤ法を用いて、ウェハ全面に酸化膜（トンネル絶縁膜材料）２及び窒化膜（電荷蓄積層材料）３を順次、堆積させた。さらに、窒化膜７の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することにより酸化膜（絶縁膜Ｂ材料）４を形成した。次に、酸化膜４上にＣＶＤ法を用いてリン添加シリコン膜（ゲート電極材料）１を堆積した。

この後、図２４（ｄ）に示すように、リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２をドライエッチバックして、ゲート電極１、酸化膜４、窒化膜３及び酸化膜２からなる構造をダミー膜１０の側壁（太線４７で表される、互いに対向する開口部４６の両側面）上に形成した。次に、図２４（ｅ）に示すように、ＣＶＤ法を用いて、ウェハ全面に酸化膜（絶縁膜材料）１４およびリン添加シリコン膜（ワードゲート材料）１５を順次、堆積させた。このときのリン添加シリコン膜１の堆積膜厚は、ダミー膜１０とパッド酸化膜９を合わせた膜厚よりも厚くした。

次に、図２４（ｆ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いてダミー膜１０の表面が露出するまで上部リン添加シリコン膜１、酸化膜４、窒化膜３及び酸化膜２を研磨して除去した。この後、図２４（ｇ）に示すように、選択比の高いエッチング条件を用いて、ダミー膜１０及びパッド酸化膜９を選択的に除去した。次に、図２４（ｈ）に示すように、露出した半導体基板内にゲート電極１とセフルアラインで垂直にｎ型不純物をイオン注入した。その後、活性化処理を行なう事で、ゲート電極１と部分的にオーバーラップする（接する）ソース領域５及びドレイン領域６の活性化を行った。

本実施例の製造方法では以下のような効果を奏することができる。
（１）ゲート電極１の側面上の積層膜１８はイオン注入時のスペーサーとして機能するため、プロセスを簡略化することが可能となる。
（２）従来、必要だったスペーサー用の側壁酸化工程を省略できることにより、ゲート電極端に発生するバーズビーク現象を回避でき、ゲート電極端付近の欠陥密度増大にともなう歩留まり低下を防ぐことが出来る。

（３）ゲート電極１から露出した積層膜１８の上部にのみイオン注入ダメージが入り、ドレイン領域６近傍及びソース領域５近傍の電荷蓄積層付近にはイオン注入ダメージが入らない。このため、ソース領域及びドレイン領域を形成するイオン注入工程によって誘発される積層膜中の欠陥の影響を効果的に回避することができる。
以上の様にして、本発明の第六実施例の不揮発性記憶装置を形成することができた。

この出願は、２００６年１２月１５日に出願された日本出願特願２００６−３３８１９６を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (17)

1. 半導体基板と、
   前記半導体基板上に設けられたゲート電極と、
   前記半導体基板内の前記ゲート電極を挟んだ両側に設けられた第１不純物拡散領域及び第２不純物拡散領域と、
   前記半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられると共に第１不純物拡散領域に接する積層膜であって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、
   を備えたことを特徴とする不揮発性記憶装置。
2. 半導体基板と、
   前記半導体基板上に、互いに平行となるように所定方向に延在する複数のライン状電極と、
   各ライン状電極を前記所定方向と直交する方向に挟むように、前記半導体基板内に設けられた第１不純物拡散領域及び第２不純物拡散領域の複数の対と、
   前記ライン状電極の、第１不純物拡散領域及び第２不純物拡散領域で挟まれた部分で構成されるゲート電極と、
   前記半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられると共に第１不純物拡散領域に接する積層膜であって、前記ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、
   を備えたことを特徴とする不揮発性記憶装置。
3. 前記ゲート電極の積層膜を設けた第１不純物拡散領域側の面は、前記半導体基板に対して垂直であることを特徴とする請求項１又は２に記載の不揮発性記憶装置。
4. 前記積層膜のうちゲート電極と半導体基板間に存在し、かつ第１不純物拡散領域上に存在しない部分の少なくとも一部は、その厚み方向の全体にわたって、前記電荷蓄積層及びトンネル絶縁膜に代えて絶縁膜Ａから構成され、
   前記絶縁膜Ａは、第１不純物拡散領域上に存在する電荷蓄積層よりも電荷トラップ面密度が小さいことを特徴とする請求項１〜３の何れか１項に記載の不揮発性記憶装置。
5. 前記絶縁膜Ａの電荷トラップ面密度は０であることを特徴とする請求項４に記載の不揮発性記憶装置。
6. 前記積層膜は、前記半導体基板とゲート電極間からゲート電極の第１不純物拡散領域側の面上にのみ延在するように設けられ、
   第１不純物拡散領域は、第２不純物拡散領域よりも前記半導体基板の厚み方向の深さが深いことを特徴とする請求項１〜５の何れか１項に記載の不揮発性記憶装置。
7. 前記積層膜は、更に前記半導体基板とゲート電極間からゲート電極の第２不純物拡散領域側の面上まで延在するように設けられていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性記憶装置。
8. 前記絶縁膜Ａは、第２不純物拡散領域上に存在しないように設けられ、
   前記積層膜は、更に前記半導体基板とゲート電極間からゲート電極の第２不純物拡散領域側の面上まで延在するように設けられていることを特徴とする請求項４又は５に記載の不揮発性記憶装置。
9. 前記ゲート電極の積層膜を設けた第２不純物拡散領域側の面は、前記半導体基板に対して垂直であることを特徴とする請求項７又は８に記載の不揮発性記憶装置。
10. 半導体基板と、
    前記半導体基板上に設けられた第１ゲート電極及び第２ゲート電極と、
    前記半導体基板内に、第１ゲート電極と第２ゲート電極に挟まれるように設けられた不純物拡散領域Ａと、
    前記半導体基板内に、不純物拡散領域Ａと対向して第１ゲート電極を挟むように設けられた不純物拡散領域Ｂと、
    前記半導体基板内に、不純物拡散領域Ａと対向して第２ゲート電極を挟むように設けられた不純物拡散領域Ｃと、
    下記（Ｉ）又は（ＩＩ）の積層膜と、
    （Ｉ）前記半導体基板と第１ゲート電極間から第１ゲート電極の不純物拡散領域Ａ側の面上まで延在するように設けられると共に不純物拡散領域Ａに接し、且つ第１ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
    前記半導体基板と第２ゲート電極間から第２ゲート電極の不純物拡散領域Ａ側の面上まで延在するように設けられると共に不純物拡散領域Ａに接し、且つ第２ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
    （ＩＩ）前記半導体基板と第１ゲート電極間から第１ゲート電極の不純物拡散領域Ｂ側の面上まで延在するように設けられると共に不純物拡散領域Ｂに接し、且つ第１ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、及び
    前記半導体基板と第２ゲート電極間から第２ゲート電極の不純物拡散領域Ｃ側の面上まで延在するように設けられると共に不純物拡散領域Ｃに接し、且つ第２ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜、
    を備えたことを特徴とする不揮発性記憶装置。
11. 下記（Ａ）又は（Ｂ）の面のうち前記積層膜を設けた面は、前記半導体基板に対して垂直であることを特徴とする請求項１０に記載の不揮発性記憶装置。
    （Ａ）第１及び第２ゲート電極の不純物拡散領域Ａ側の面、
    （Ｂ）第１ゲート電極の不純物拡散領域Ｂ側の面及び第２ゲート電極の不純物拡散領域Ｃ側の面。
12. 不純物拡散領域Ａ、並びに不純物拡散領域Ｂ及びＣのうち、前記積層膜が設けられた側の不純物拡散領域は前記積層膜が設けられていない側の不純物拡散領域よりも前記半導体基板の厚み方向の深さが深いことを特徴とする請求項１０又は１１に記載の不揮発性記憶装置。
13. 前記電荷蓄積層は、窒化シリコン膜、酸窒化シリコン膜、アルミナ膜、ハフニウムシリケート膜、酸化ハフニウムシリケート膜又はアルミニウムシリケート膜であり、
    前記トンネル絶縁膜は、酸化シリコン膜又は酸窒化シリコン膜であることを特徴とする請求項１〜１２の何れか１項に記載の不揮発性記憶装置。
14. 前記積層膜は、更に前記トンネル絶縁膜上に設けられた電荷蓄積層上に、絶縁膜Ｂを有し、
    前記絶縁膜Ｂは、酸化シリコン膜又は酸窒化シリコン膜であることを特徴とする請求項１〜１３の何れか１項に記載の不揮発性記憶装置。
15. 半導体基板上に設けられたゲート電極と、
    前記半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在すると共に第１不純物拡散領域に接する積層膜であって、電荷蓄積層とトンネル絶縁膜とを有する積層膜と、
    を備えた不揮発性記憶装置の製造方法であって、
    （１）半導体基板を準備する工程と、
    （２）前記半導体基板上に犠牲酸化膜及びダミー膜を形成する工程と、
    （３）前記犠牲酸化膜及びダミー膜の一部を前記半導体基板に達するまで除去して開口部を設け、前記開口部の下部に半導体基板を露出させる工程と、
    （４）全面に、順にトンネル絶縁膜材料及び電荷蓄積層材料を堆積させる工程と、
    （５）全面にゲート電極材料を堆積させる工程と、
    （６）前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料をエッチバックして開口部の互いに対向する側面上に前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料を残留させることにより、ゲート電極及びゲート電極と半導体基板間からゲート電極の側面と開口部の前記側面間まで延在し、かつトンネル絶縁膜、電荷蓄積層を有する積層膜を形成する工程と、
    （７）前記犠牲酸化膜及びダミー膜を除去する工程と、
    （８）前記ゲート電極の積層膜を形成した側面側の半導体基板内に前記積層膜の一部と接するように第１不純物拡散領域、第１不純物拡散領域と対向して前記ゲート電極を挟んだ反対側の半導体基板内に第２不純物拡散領域を形成する工程と、
    を有することを特徴とする不揮発性記憶装置の製造方法。
16. 前記工程（６）と（７）の間に更に、
    （９）全面に順に、前記電荷蓄積層よりも電荷トラップ面密度が小さい絶縁膜材料及びワードゲート材料を堆積させる工程と、
    （１０）前記絶縁膜材料及びワードゲート材料をエッチバックしてゲート電極の前記積層膜が形成された側面と対向する側面Ａ上に前記絶縁膜材料及びワードゲート材料を残留させることにより、側面Ａ上にワードゲート及びワードゲートと半導体基板間からワードゲートの側面とゲート電極の前記側面Ａ間まで延在する絶縁膜を形成する工程と、
    を有し、
    前記工程（８）において、
    前記ゲート電極及びワードゲートを挟むように、前記半導体基板内に前記第１及び第２不純物拡散領域を形成することを特徴とする請求項１５に記載の不揮発性記憶装置の製造方法。
17. 前記工程（４）と（５）の間に更に、前記開口部の底面上に設けられた前記トンネル絶縁膜材料、電荷蓄積層材料の一部を、その厚み方向の全体にわたって電荷トラップ面密度を小さくすることにより絶縁膜Ａとする工程を有し、
    前記工程（６）において、前記開口部の底面上に前記絶縁膜Ａの少なくとも一部が残留するように、前記トンネル絶縁膜材料、電荷蓄積層材料及びゲート電極材料と共に絶縁膜Ａをエッチバックすることを特徴とする請求項１５又は１６に記載の不揮発性記憶装置の製造方法。

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