DE10204873C1 - Herstellungsverfahren für Speicherzelle - Google Patents

Herstellungsverfahren für Speicherzelle

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Abstract

Die NROM-Speicherzellen werden in Gräben angeordnet, die in das Halbleitermaterial geätzt werden. Die Speicherschicht aus einer Nitridschicht (3) zwischen Oxidschichten (2, 4) wird an den Grabenwänden aufgebracht, bevor die Dotierstoffe für Source und Drain (7) implantiert werden. Auf diese Weise wird erreicht, dass die hohe Temperaturbelastung des Bauelementes bei der Herstellung der Speicherschicht die Implantationsgebiete von Source und Drain nicht beeinträchtigen kann, da der betreffende Dotierstoff erst nachträglich eingebracht wird. Gate-Elektroden (5) aus Polysilizium werden mit Wortleitungen (11) angeschlossen.

Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für eine NROM-Speicherzelle nach den Oberbegriffen der Ansprüche 1 und 2.
In der Veröffentlichung von B. Eitan et al.: "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" in IEEE Electron Device Letters 21, 543 bis 545 (2000) ist eine entsprechende nichtflüchtige Speicherzelle beschrieben, bei der zwischen dem Kanalbereich und der Gate-Elektrode, die einen Bestand­ teil der Wortleitung bildet, eine Oxid-Nitrid-Oxid-Schicht­ folge als Speichermedium vorhanden ist. Diese Speicherzelle wird durch "channel hot electron injection" programmiert und durch "tunneling enhanced hot hole injection" gelöscht. Beim Programmieren werden Ladungsträger in der Nitridschicht der Speicherschicht eingefangen (trapped). Dieses Bauelement be­ sitzt eine Speicherkapazität von 2 Bits, die jeweils am Über­ gang von Source bzw. Drain zum Kanalbereich gespeichert wer­ den.
Diese Speicherzelle benötigt relativ hohe Spannungen an Drain und Gate zum Speichern. Das kann zum so genannten Punch- through des Transistors führen, wenn dieser mit einer kurzen Kanallänge ausgebildet ist. Die bisherigen Speicherzellen ha­ ben noch Kanallängen von mehr als 250 nm; hierbei tritt der Punch-through noch nicht so stark auf.
Aufgabe der vorliegenden Erfindung ist es, anzugeben, wie NROM-Zellen mit verringerter Kanallänge und verringertem Flä­ chenbedarf funktionsfähig ausgebildet werden können.
Diese Aufgabe wird mit dem Verfahren zur Herstellung einer Speicherzelle mit den Merkmalen des Anspruches 1 bzw. 2 ge­ löst. Ausgestaltungen ergeben sich aus den abhängigen Ansprü­ chen.
Bei dem angegebenen Verfahren werden die NROM-Speicherzellen in Gräben angeordnet, die in das Halbleitermaterial geätzt werden. Die Speicherschicht, die vorzugsweise aus einer Ni­ tridschicht zwischen Oxidschichten besteht, wird an den Gra­ benwänden aufgebracht, bevor die Dotierstoffe für Source und Drain implantiert werden. Auf diese Weise wird erreicht, dass die hohe Temperaturbelastung des Bauelementes bei der Her­ stellung der Speicherschicht die Implantationsgebiete von Source und Drain nicht beeinträchtigen kann, da der betref­ fende Dotierstoff erst nachträglich eingebracht wird. Damit erhält man sehr scharfe pn-Übergänge als Junction der Source- Drain-Bereiche. Ein präziser Übergang zwischen den Source- Drain-Bereichen und dem Kanalbereich ist für eine effektive Programmierung mit "channel hot electrons" erforderlich.
Der elektrische Anschluss der Gate-Elektrode des Speicher­ transistors, der vorzugsweise Bestandteil einer Wortleitung eines Speicherzellenfeldes ist, wird über eine Isolations­ schicht geführt, die diesen Leiter von den Source-Drain- Bereichen trennt. Diese Isolationsschicht ersetzt bei einer ersten Ausführungsform des Verfahrens einen oberen Schichtan­ teil des Halbleitermateriales; bei einem zweiten Ausführungs­ beispiel wird die Gate-Elektrode über das Halbleitermaterial nach oben hinausragend höher ausgebildet, wobei eine auf das Halbleitermaterial aufgebrachte Hilfsschicht verwendet wird. Bei dem letztgenannten zweiten Ausführungsbeispiel ergibt sich allerdings eine Stufe zwischen dem Bereich des Speicher­ zellenfeldes und dem Bereich der Ansteuerperipherie.
Es folgt eine genauere Beschreibung von Beispielen des Her­ stellungsverfahrens anhand der Fig. 1 bis 8.
Die Fig. 1 bis 4 zeigen Querschnitte von Zwischenprodukten eines ersten Ausführungsbeispiels des Herstellungsverfahrens.
Die Fig. 5 bis 7 zeigen Querschnitte von Zwischenprodukten eines zweiten Ausführungsbeispiels des Herstellungsverfah­ rens.
Die Fig. 8 zeigt das Layout eines Speicherzellenfeldes in Aufsicht.
Bei dem ersten Ausführungsbeispiel wird auf der Oberseite ei­ nes Halbleiterkörpers oder einer Halbleiterschichtstruktur zunächst eine Hartmaske, z. B. ein Nitrid, aufgebracht. Mit dieser Hartmaske wird das Zellenfeld festgelegt. Danach folgt eine Fotomaskentechnik, mit der eine Maske ausgebildet wird, die ein Fenster im Bereich eines herzustellenden Grabens be­ sitzt. Unter Verwendung dieser Maske wird zumindest ein Gra­ ben in das Halbleitermaterial geätzt; vorzugsweise wird zur Ausbildung eines Speicherzellenfeldes eine Mehrzahl parallel zueinander ausgerichteter Gräben geätzt. Der Fotolack wird entfernt.
In der Fig. 1 ist im Querschnitt ein Ausschnitt aus dem Halbleiterkörper 1 dargestellt, in dem im Bereich der Bezugs­ zeichen T zwei Gräben hergestellt sind. Auf die Grabenwände wird dann die Speicherschicht aufgebracht. Die Speicher­ schicht umfasst vorzugsweise eine erste Oxidschicht 2, die als eigentliches Speichermedium vorgesehene Nitridschicht 3 und eine zweite Oxidschicht 4. In den Graben wird Material, das für die Gate-Elektrode 5 vorgesehen ist, vorzugsweise Po­ lysilizium, abgeschieden. Dieses Material wird auf die in der Fig. 1 eingezeichnete Höhe rückgeätzt. Die Hartmaske wird entfernt.
Es wird dann eine Abdeckschicht abgeschieden, die vorzugswei­ se Nitrid ist. Diese Abdeckschicht wird bis auf die in der Fig. 1 eingezeichneten Anteile der Abdeckschicht 6 entfernt. Das geschieht im Fall einer Abdeckschicht aus Nitrid vorzugs­ weise mittels CMP (chemical mechanical polishing). Nachdem das Material der Gate-Elektrode 5 auf diese Weise abgedeckt ist, wird das Halbleitermaterial, vorzugsweise Silizium, im Bereich zwischen den Gräben auf eine vorgesehene Tiefe hinab abgetragen. Danach werden beidseitig der Grabenfüllung Dis­ tanzelemente (Spacer) hergestellt, und es wird in das zwi­ schen den Gräben befindliche Halbleitermaterial ein für die Source-Drain-Bereiche vorgesehener Dotierstoff implantiert. Der Halbleiterkörper besitzt vorzugsweise eine p-leitende Grunddotierung. In diesem Fall wird die Implantation des Do­ tierstoffes für n+-Leitung vorgenommen.
Die Fig. 2 zeigt die Struktur mit den Distanzelementen 8 und den durch die Implantation hergestellten Source-Drain-Berei­ chen 7. Es erfolgt noch eine Silizidierung dieser Bereiche. Danach wird die Isolationsschicht 9 hergestellt, was mittels Aufbringen von TEOS und anschließendem CMP in einer an sich bekannten Weise geschehen kann.
Bei der Ausbildung eines Speicherzellenfeldes werden eine in einem Raster angeordnete Vielzahl von Speicherzellen herge­ stellt, wozu quer zur Längsrichtung der Gräben die Gate- Elektroden in regelmäßigen Abständen unterbrochen werden. In den in der Längsrichtung der Gräben zwischen den auszubilden­ den Speicherzellen vorhandenen Bereichen werden mittels einer weiteren Fotomaskentechnik die betreffenden Anteile der Ab­ deckschicht 6 und das Material der Gate-Elektroden 5 ent­ fernt. Nach dem Entfernen des Fotolacks werden diese Bereiche gemäß der in der Fig. 3 dargestellten Struktur mit isolie­ rendem Material 10, vorzugsweise ebenfalls durch Abscheiden von TEOS und CMP, aufgefüllt. Die in der Fig. 2 und in der Fig. 3 dargestellten Strukturen entsprechen Querschnitten durch das Bauelement, die in gleichmäßigen Abständen vor und hinter der Zeichenebene aufeinander folgen.
Über den verbleibenden Gate-Elektroden 5 kann entsprechend der Fig. 4 eine Wortleitung 11 aufgebracht und strukturiert werden. Das dafür vorgesehene Material kann vorzugsweise Wolfram sein, das auf das Polysilizium der Gate-Elektrode si­ liziert wird.
Bei einem alternativen Ausführungsbeispiel wird zunächst ge­ mäß Fig. 5 auf die Oberseite des Halbleiterkörpers 1 oder einer Halbleiterschichtstruktur eine Hilfsschicht 12 aufge­ bracht, die z. B. ein Pad-Nitrid sein kann. Es folgt dann ei­ ne Fotomaskentechnik, mit der eine Maske hergestellt wird, die Öffnungen im Bereich der herzustellenden Gräben aufweist. In diesen in der Fig. 5 mit dem Bezugszeichen T gekennzeich­ neten Bereichen wird die Hilfsschicht 12 entfernt. Anschlie­ ßend wird der Fotolack entfernt. Unter Verwendung der restli­ chen Anteile der Hilfsschicht 12 als Maske werden dann die Gräben in das Halbleitermaterial geätzt. Auf die Grabenwände wird dann die Speicherschicht aufgebracht, die auch hier vor­ zugsweise eine Nitridschicht 3 zwischen einer ersten Oxid­ schicht 2 und einer zweiten Oxidschicht 4 ist. Es wird ent­ sprechend der Darstellung der Fig. 5 das für die Gate- Elektroden 15 vorgesehene Material, auch hier vorzugsweise Polysilizium, in die Gräben eingebracht und gegebenenfalls auf der Oberfläche abgetragen und planarisiert. Die Hilfs­ schicht 12 wird dann im Bereich des herzustellenden Speicher­ zellenfeldes entfernt, was wieder mittels geeigneter Fotomas­ kentechnik geschieht.
Nach dem Entfernen des Fotolacks werden die in der Fig. 6 dargestellten Distanzelemente 8 in einer an sich bekannten Weise hergestellt, vorzugsweise durch isotropes Abscheiden und anisotropes Rückätzen eines geeigneten Materials. Es wird der Dotierstoff für die Source-Drain-Bereiche 7 implantiert, die nach Bedarf silizidiert werden. Danach wird die Isolati­ onsschicht 9 aufgebracht, was auch hier durch Abscheiden von TEOS und anschließendes CMP geschehen kann. Es ergibt sich so die in der Fig. 6 dargestellte Struktur. Bei Ausbildung ei­ nes Speicherzellenfeldes wird das Material der Gate-Elektro­ den 15 in der Längsrichtung der Gräben jeweils zwischen den einzelnen Speicherzellen entfernt und durch isolierendes Ma­ terial, vorzugsweise durch Abscheidung von TEOS, ersetzt. Die Struktur in diesen zwischen den Speicherzellen vorhandenen Bereichen entspricht aber mit Ausnahme des Materials in dem mit dem Bezugszeichen 15 versehenen Bereich der in der Fig. 6 wiedergegebenen Struktur, weshalb hier auf eine weitere Zeichnung verzichtet wurde. Es ist ja nur das Material der Gate-Elektroden 15 in gleichmäßigen Abständen vor und hinter der Zeichenebene durch das isolierende Material ersetzt wor­ den.
In der Fig. 7 ist die Struktur des Speicherzellenfeldes nach dem Aufbringen des elektrischen Anschlusses der Gate-Elektro­ den 15 dargestellt. Auch bei diesem Beispiel wird hierzu eine Wortleitung 13, vorzugsweise aus Wolfram, aufgebracht und in parallele Streifen strukturiert.
In der Fig. 8 ist das Layout des Speicherzellenfeldes in ei­ ner schematisierten Aufsicht dargestellt. Es ist hier die Ausrichtung der parallel zueinander geführten Wortleitungen WL sowie die dazu senkrecht verlaufende Ausrichtung der eben­ falls parallel zueinander verlaufenden Bitleitungen BL darge­ stellt. Die Bitleitungen werden durch die dotierten Bereiche der Source-Drain-Bereiche 7 der einzelnen Speicherzellen, die jedoch in der Längsrichtung der Gräben nicht unterbrochen sind, gebildet. Da die Bereiche in der gezeigten Aufsicht un­ ter der Isolationsschicht 9 verborgen liegen, sind deren Grenzen mit gestrichelten Linien als verdeckte Konturen ein­ getragen. Die streifenförmigen Leiter 11/13 der Wortleitungen befinden sich auf der Oberseite. Unterhalb der streifenförmi­ gen Leiter sind mit den gleichen seitlichen Abgrenzungen die jeweiligen Gate-Elektroden der einzelnen Speicherzellen vor­ handen. In den Gräben ist zwischen den Wortleitungen das Ma­ terial der Gate-Elektroden durch das isolierende Material 10 ersetzt.
Die schraffiert hervorgehobenen Bereiche 14 stehen für das in jeder Speicherzelle beidseitig mögliche Programmieren zur Verfügung. In diesen Bereichen 14 werden in der Nähe des pn- Überganges zwischen den Source-Drain-Bereichen 7 und dem je­ weiligen Kanalbereich beim Programmieren der Speicherzelle Ladungsträger in die Nitridschicht 3 der Speicherschichtfolge injiziert. Es genügt daher im Prinzip, wenn die Nitridschicht zumindest in diesen Bereichen des pn-Überganges vorhanden ist.
Wenn bei einer einzelnen Speicherzelle der dotierte Bereich 7 auf der in der Figur linken Seite des betreffenden Grabens als Drain und auf der in der Figur rechten Seite des betref­ fenden Grabens als Source bezeichnet wird, kann das Program­ mieren der Speicherzelle auf der linken Seite durch Anlegen folgender typischer Spannungen erfolgen: an Drain 5 Volt, an das Kontrollgate 10 Volt und an Source 0 Volt. Bei einer Pro­ grammierung auf der rechten Seite sind die Spannungen an Source und Drain miteinander zu vertauschen. Zum Löschen der Zelle werden an Source und Drain typisch je 5 Volt angelegt, während an das Kontrollgate minus 5 Volt angelegt werden. Zum Auslesen des linken Speicherinhaltes wird an den Drain- Bereich eine Spannung von typisch 0 Volt angelegt, an das Kontrollgate 2 Volt und an Source 1,2 Volt. Zum Auslesen des rechts vorhandenen Speicherinhaltes werden die Spannungen von Source und Drain vertauscht.
Bezugszeichenliste
1
Halbleiterkörper
2
erste Oxidschicht
3
Nitridschicht
4
zweite Oxidschicht
5
Gate-Elektrode
6
Abdeckschicht
7
Source-Drain-Bereiche
8
Distanzelement
9
Isolationsschicht
10
isolierendes Material
11
Wortleitung
12
Hilfsschicht
13
Wortleitung
14
hervorgehobener Bereich
15
Gate-Elektroden

Claims (4)

1. Verfahren zur Herstellung einer Speicherzelle, bei dem an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschichtstruktur über einem zwischen dotierten Sour­ ce-Drain-Bereichen (7) vorgesehenen Kanalbereich eine Spei­ cherschicht (2, 3, 4), die für eine Programmierung durch La­ dungsträgereinfang ausgebildet ist, und eine von dem Halblei­ termaterial elektrisch isolierte Gate-Elektrode (5) herge­ stellt werden, dadurch gekennzeichnet, dass
in einem ersten Schritt mindestens ein Graben in der Obersei­ te hergestellt wird,
in einem zweiten Schritt zumindest an die herzustellenden Source-Drain-Bereiche (7) angrenzende Anteile der Grabenwände mit der Speicherschicht (2, 3, 4) versehen werden,
in einem dritten Schritt in den Graben ein für die Gate- Elektrode (5) vorgesehenes Material abgeschieden wird,
in einem vierten Schritt die Gate-Elektrode (5) abgedeckt und beidseits des Grabens das Halbleitermaterial bis in eine vor­ gesehene Tiefe abgetragen sowie Dotierstoff zur Ausbildung der Source-Drain-Bereiche (7) implantiert wird und
in einem fünften Schritt eine Isolationsschicht (9) auf die Source-Drain-Bereiche (7) aufgebracht wird und ein elektri­ scher Anschluss für die Gate-Elektrode (5) hergestellt wird.
2. Verfahren zur Herstellung einer Speicherzelle, bei dem an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschichtstruktur über einem zwischen dotierten Sour­ ce-Drain-Bereichen (7) vorgesehenen Kanalbereich eine Spei­ cherschicht (2, 3, 4), die für eine Programmierung durch La­ dungsträgereinfang ausgebildet ist, und eine von dem Halblei­ termaterial elektrisch isolierte Gate-Elektrode (15) herge­ stellt werden, dadurch gekennzeichnet, dass
in einem ersten Schritt eine Hilfsschicht (12) auf die Ober­ seite aufgebracht wird,
in einem zweiten Schritt mindestens ein Graben in der Hilfs­ schicht und dem darunter vorhandenen Halbleitermaterial her­ gestellt wird,
in einem dritten Schritt zumindest an die herzustellenden Source-Drain-Bereiche (7) angrenzende Anteile der Grabenwände mit der Speicherschicht (2, 3, 4) versehen werden,
in einem vierten Schritt in den Graben ein für die Gate- Elektrode (15) vorgesehenes Material abgeschieden wird,
in einem fünften Schritt die Hilfsschicht entfernt wird und beidseits des Grabens Dotierstoff zur Ausbildung der Source- Drain-Bereiche (7) implantiert wird und
in einem sechsten Schritt eine Isolationsschicht(9) auf die Source-Drain-Bereiche (7) aufgebracht wird und ein elektri­ scher Anschluss für die Gate-Elektrode (15) hergestellt wird.
3. Verfahren nach Anspruch 1 oder 2, bei dem ein Zellenfeld hergestellt wird,
die Source-Drain-Bereiche (7) als Bitleitungen vorgesehen werden und
die elektrischen Anschlüsse der Gate-Elektroden als Wortlei­ tungen ausgebildet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Speicherschicht (2, 3, 4) als Oxid-Nitrid-Oxid-Schicht­ folge aufgebracht wird.
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