DE102005040875A1

DE102005040875A1 - Charge-Trapping-Speicher und Verfahren zu dessen Herstellung

Info

Publication number: DE102005040875A1
Application number: DE102005040875A
Authority: DE
Inventors: Georg Dr. Tempel
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2005-07-08
Filing date: 2005-08-29
Publication date: 2007-01-18
Anticipated expiration: 2025-08-30
Also published as: DE102005040875B4; US20070007586A1; US7399673B2

Abstract

In einem Charge-Trapping-Speicher mit einer Anordnung von Speicherzellen werden diese durch in Gräben (14) im Substrat (6) vergrabene Wortleitungen (WL) angesteuert. Weitere Gräben (26) werden parallel zu den Wortleitungsgräben (14) in dem Substrat (6) ausgebildet. Diese weiteren Gräben (26) unterteilen bzw. trennen Diffusionsgebiete (28), die an die Wortleitungen (WL) angrenzen und Source-/Draingebiete eines Transistors der jeweiligen Speicherzellen bilden. Die Tiefe des weiteren Grabens (14) wird so gewählt, dass der Austausch heißer Ladungsträger (38) zwischen benachbarten Speicherzellen verhindert oder wenigstens reduziert wird. Zu diesem Zweck werden die weiteren Gräben (26) mit dielektrischem Material (34), beispielsweise Oxid, verfüllt. Die Tiefe der weiteren Gräben (26) beträgt zum Beispiel die Hälfte von derjenigen der Wortleitungsgräben (24). Die Breite kann beispielsweise 15-20 nm betragen und mit Hilfe einer Spacertechnik hergestellt werden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Charge-Trapping Speichers, insbesondere eines NROM- oder SONOS-Speichers. Solche Speichertypen umfassen eine Abfolge von dünnen Schichten aus dielektrischem Material zur Speicherung von Ladungsträgern im Rahmen eines Programmiervorgangs.
Der Einsatz nicht-flüchtiger Speicher nimmt im Bereich von Massenspeichermedien, Karten und Code-Flash Produkten erheblich an Bedeutung zu. Nicht-flüchtige Speicherzellen, die elektrisch programmier- und löschbar eingerichtet sind, können als so genannte Charge-Trapping Speicherzellen realisiert werden. Sie weisen eine Schichtabfolge aus dielektrischen Materialen auf, bei denen jeweils eine Speicherschicht zwischen zwei Begrenzungsschichten eingebettet ist. Die Begrenzungsschichten weisen dabei ein Material mit einer vergleichsweise größeren Energiebandlücke als das dielektrische Material der Speicherschicht auf.
Eine solche Abfolge aus Speicher- und Begrenzungsschichten ist üblicherweise zwischen einer Kanalregion im Halbleitersubstrat und einer Gate-Elektrode eines Transistors angeordnet. Die Gate-Elektrode dient dabei der Steuerung des Kanals anhand eines anlegbaren elektrischen Spannungspotentials. Beispiele für Charge-Trapping Speicherzellen bilden die SONOS-Speicherzellen. Bei diesen sind die Begrenzungsschichten aus einem Oxid und die Speicherschicht aus einem Nitrid gebildet, die auf dem Halbleitersubstrat angeordnet sind. Beispiele dafür sind in den Druckschriften US 5,768,192 A und US 6,011,725 A angegeben.
Durch Anlegen einer hinreichend großen positiven Spannung an die Gate-Elektrode eines SONOS-Speichers wird ein elektrisches Feld erzeugt, welches ein Tunneln von Elektronen aus dem Inversionskanal unter dem Gate durch die Begrenzungsschichten hindurch erlaubt. Diese tunnelnden Elektronen werden dann in der Charge-Trapping Schicht, d.h. der Speicherschicht eingefangen. Die eingefangenen Ladungsträger (Elektronen) ändern infolge dessen die Einsatzspannung des Transistors. Verschiedene Programmierzustände können dann durch Anlegen geeigneter Lesespannungen ausgelesen werden.
Entsprechend einem weiteren, planaren Speicherzellkonzept können Charge-Trapping Speicher beispielsweise mit vergrabenen Bitleitungen versehen werden, die eine elektrische Verbindung zwischen den Source- und Drain-Gebieten der Speicherzellen herstellen. Ein solches Zellkonzept ist beschrieben in Eitan et al., "Can NROM, a 2-Bit, trapping storage NVM cell, give a real challenge to floating gate cells", Proc. Solid State Devices and Materials, Seiten 1-3, Tokio 1999. Diesem Konzept zufolge ist die Abfolge von Begrenzungs- und Speicherschichten oberhalb der Kanalregion zwischen den Source-/Drain-Gebieten angeordnet. Die Abfolge von dünnen dielektrischen Schichten besteht beispielsweise aus einer Sequenz umfassend Oxid-Nitrid-Oxid (ONO). Oberhalb der vergrabenen Bitleitungen ist als elektrisches Isolationsgebiet ein dickes Oxid abgeschieden, um eine hinreichende Isolation der Gate-Elektrode von den vergrabenen Bitleitungen zu bewirken. Die Abfolge von Begrenzungs- und Speicherschichten ist auf die Kanalregion begrenzt und überlappt mit den Source-/Drain-Gebieten nur geringfügig.
Dieses fundamentale, neue Konzept wird auch als "NROM" bezeichnet und weist unter anderem folgende wichtige Merkmale auf:

a) die Programmierung der Speicherzellen anhand heißer Kanalelektronen wird kombiniert mit einer Löschoperation anhand heißer Löcher,
b) es erfolgt eine Verdoppelung der Speicherorte pro Speicherzelle, d.h., je ein Speicherort pro Junction beiderseits der Kanalregion des Transistors,
c) eine so genannte Reverse Read Operation ist implementiert, die eine voneinander unabhängige Detektion des Ladungsinhalts auf beiden Seiten der Kanalregion des Transistors erlaubt; Der Begriff "Reverse" bezieht sich dabei auf die Richtung des Spannungsabfalls zwischen Source- und Drain-Gebiet, wobei diese Richtung entgegengesetzt der Richtung des Spannungsabfalls während des Programmierungsvorgangs ist.

In jüngerer Vergangenheit wurde ein vertikales Speicherzellkonzept entwickelt (Willer, J., et al. in "UMEM: A U-shape non-volatile-memory cell", Proc. IEEE NVSMW, Monterey, Seiten 42-43, 2003). Diesem Konzept zufolge ist die die Gate-Elektrode ansteuernde Wortleitung in beispielsweise 60 nm tiefen Gräben in dem Halbleitersubstrat vergraben. Mit Vorteil ist hier die Kanallänge um die Unterseite der Wortleitungsgräben herum gefaltet, so dass eine effektive Kanallänge von zum Beispiel 100 ... 150 nm resultiert. Diffusionsgebiete sind an diese Gräben angrenzend im Substrat angeordnet, wobei sie benachbarte Speicherzellen verbinden, die senkrecht zur Wortleitungsrichtung ausgerichtet sind.
Gemäß dem beschriebenen Design ist die ONO-Schichtsequenz an den Seitenwänden des Grabens der Wortleitungen sowie an dessen Boden gebildet. Entsprechend befindet sich das lokal begrenzte Speichergebiet, in dem die Ladungsträger eingefangen sind, innerhalb der Speicherschicht in unmittelbarer Nähe der Diffusionsgebiete in einem oberen Bereich der sich gegenüberliegenden Seitenwände des Grabens.
Mit der stetig abnehmenden Zellgröße nimmt der gegenseitige Abstand der die Wortleitungen bildenden Gräben und damit der die Ladungsträger aufnehmenden Speichergebiete in der Speicherschichtsequenz (ONO) ab. Die mittlere Reichweite heißer Ladungsträger in dem Substrat kann bis zu 70 nm betragen. Folglich nimmt die Wahrscheinlichkeit zu, dass heiße Ladungsträger, die beim Programmieren einer Nachbarzelle erzeugt werden, von einer aktuell passiven Speicherzelle in deren Speicherschicht eingefangen werden, exponentiell mit abnehmender Zellgröße zu. Das Problem ist in schematischer Darstellung in 1 veranschaulicht. Die fehlerhafte Speicherung von Bitinformationen kann in solchermaßen dicht angeordneten Speicherzellen resultieren. Dies gilt insbesondere dann, wenn die Zahl der eingefangenen Ladungsträger aufgrund langer Zeitabstände zwischen Programmiervorgängen zu großen Werten hin akkumuliert wird.
Es ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung von Charge-Trapping Speicherzellen anzubieten, die eine Schichtabfolge von Speicher- und Begrenzungsschichten aufweisen und vergrabene Wortleitungen umfassen, so dass die Speicherzellen nicht dem Problem des gegenseitigen Austausch der Ladungsträger während einer Programmieroperation unterliegen.
Die Aufgabe wird gelöst durch ein Verfahren zum Herstellen eines Charge-Trapping Speichers, welches ein Feld von Speicherzellen aufweist, umfassend die Schritte:

– Bereitstellen eines Halbleitersubstrats mit einer Oberfläche;
– Bilden von Seitenwände aufweisenden Gräben in dem Substrat;
– Dotieren der Seitenwände zur Bildung eines U-förmigen Kanalgebietes;
– Abscheiden einer Abfolge von Schichten aus dielektrischen Materialien auf den Seitenwänden der Gräben, wobei die Abfolge von Schichten aus dielektrischen Materialien eine untere Begrenzungsschicht, eine Speicherschicht und eine obere Begrenzungsschicht aufweist;
– Füllen der Gräben mit elektrisch leitfähigem Material oberhalb der Abfolge von Schichten aus dielektrischem Material zur Bildung von Gate-Elektroden und Wortleitungen;
– Dotieren der Oberfläche des Substrates, welche an den Gräben angrenzt, zur Bildung von Diffusionsgebieten, wobei die Diffusionsgebiete Source- und/oder Drain-Gebiete der Speicherzellen bilden;
– Bilden weiterer Gräben parallel zu den ersten Gräben in dem Substrat, so dass die Diffusionsgebiete jeweils in ein erstes und ein zweites Diffusionsgebiet unterteilt werden, die an unterschiedliche Speicherzellen angrenzen;
– Auffüllen der weiteren Gräben mit dielektrischem Material, so dass die Anzahl der bei einem Programmiervorgang das erste oder zweite Diffusionsgebiet durchquerenden und in eine jeweils benachbarte Speicherzelle gelangenden heißen Ladungsträger aufgrund der absorbierenden Wirkung des aufgefüllten Grabens reduziert wird.

Es ist vorgesehen, neben den zur Aufnahme der Gate-Elektroden und Wortleitungen vorgesehenen Gräben weitere Gräben in dem Substrat einzurichten, die mit dielektrischem Material gefüllt sind. Bei dem dielektrischen Material kann es sich zum Beispiel um ein Oxid oder ein Fliess-Glas handeln. Die weiteren Gräben werden parallel zu den vergrabenen Wortleitungen, d.h. den Gräben angeordnet. Die vergrabenen Wortleitungen können z.B. entsprechend dem vertikalen NROM-Zellkonzept aufgebaut sein. Die weiteren Gräben trennen jeweils zwei Wortleitungen voneinander. Dabei nehmen diese weiteren Gräben jedoch nur einen Anteil der Substratfläche, die zwischen jeweils zwei Wortleitungen vorhanden ist, ein. Mit anderen Worten, es bleiben Anteile der Substratoberfläche auf beiden Seiten der weiteren Gräben erhalten, welche jeweils als Source-/Drain-Gebiete dienen und den jeweiligen Gate-Elektroden zugeordnet sind.
Der Zweck dieser weiteren Gräben ist es weniger, die Source-/Drain-Gebiete benachbarter Zellen zu trennen, da sie entsprechend dem so genannten Virtuell Ground Array Konzept ohnehin an die gleiche Bitleitung angeschlossen und über diese miteinander verbunden sind. Vielmehr besitzen die weiteren Gräben eine Tiefe derart, dass Anteile der Speicherschichten benachbarter Speicherzellen, die gerade an den Seitenwänden der Wortleitungsgräben einander zugewandt sind, mittels des dielektrischen Materials in den weiteren Gräben voneinander abgeschirmt werden. Das bedeutet, dass ein Raumbereich innerhalb des Substrats, welcher an das Diffusionsgebiet und an die Speicherschicht einer ersten Speicherzelle angrenzt und in welchem heiße Ladungsträger erzeugen werden, geometrisch von einer benachbarten Speicherzelle abgeschirmt ist. Folglich wird das Akkumulieren von Ladungen in anderen Zellen als derjenigen, welche aktuell programmiert wird, erheblich reduziert oder ganz ausgeschlossen.
Das Raumgebiet, in dem heiße Ladungsträger erzeugt werden, liegt typischerweise neben einem Diffusionsgebiet nahe der Substratoberfläche. Folglich benötigt ein aufgrund seiner dielektrischen Materialien heiße Ladungsträger abblockender weiterer Graben eine Tiefe, welche ungefähr die Hälfte von derjenigen der vergrabenen Wortleitung beträgt. Ist gemäß einem Ausführungsbeispiel der Erfindung diese Bedingung erfüllt, so folgt aus geometrischen Überlegungen die vollständige Abschirmung der einander zugewandten Speicherschichten benachbarter Speicherzellen voneinander. Einem Beispiel zufolge besitzt eine vergraben Wortleitung eine Tiefe von 60 nm. Der die heißen Ladungsträger abblockende Graben besitzt dann eine Tiefe von wenigstens 30 nm – gemessen von der Tiefe der p/n-Junction an. An diesem Ort werden die heißen Ladungsträger überwiegend gebildet. Bei diesen geometrischen Überlegungen wurde angenommen, dass der weitere Graben gerade in der Mitte zwischen zwei Wortleitungen gebildet ist.
Eine untere Grenze für die Breite des Grabens ist durch die Bedingung gegeben, dass hochenergetische Ladungsträger hinreichend absorbiert werden. Grenzen können aber auch durch die lithographische Machbarkeit gesetzt werden. Eine solche beträgt derzeit etwa 70 nm, wenn eine Belichtung mit anschließendem Ätzen zum Übertragen des belichteten Musters durchgeführt wird. Als Alternative zur Bildung der Gräben sieht die Erfindung mit Vorteil einem Ausführungsbeispiel zufolge daher auch den Einsatz von Spacertechniken vor, so dass Breiten für die weiteren Gräben bis herunter zu 15 bis 25 nm erzielt werden.
Vorteilhafte Aspekte und Ausführungsbeispiele sind den beigefügten Ansprüchen zu entnehmen. Die Erfindung soll nun anhand dieser oder weiterer Ausführungsbeispiele mit Hilfe einer Zeichnung näher erläutert werden. Darin zeigen:
1 einen Querschnitt durch Speicherzellen entsprechend dem Konzept vergrabener Wortleitungen, wobei das Problem der Erzeugung heißer Ladungsträger, die von einer benachbarten Speicherzelle eingefangen werden, veranschaulicht wird
2 bis 12 zeigen eine Abfolge von Querschnitten von Speicherzellen entsprechend einem Ausführungsbeispiel des Verfahrens der vorliegenden Erfindung;
13 bis 16 zeigen weitere Schritte zur Herstellung der Speicherzellen ausgehend von 12 in Querschnitten und Draufsichten gemäß einem weiteren Ausführungsbeispiel der Erfindung.
In den 2 bis 16 sind Ausführungsbeispiele eines Verfahrens zur Herstellung eines Charge-Trapping Speichers entsprechend der Erfindung gezeigt. Dargestellt sind Querschnitte und Draufsichten von/auf Ausschnitte einer Anordnung von Speicherzellen. Die 2 bis 12 zeigen zwei benachbarten Speicherzellen, wobei die Querschnitte entlang der Richtung der Bitleitungen und senkrecht zu den Wortleitungen erstellt wurden.
2 zeigt einen Querschnitt zweier Speicherzellen, welche als Startpunkt für die Veranschaulichung der Bildung von solchen die heißen Ladungsträger abblockenden Gräben dient.
Ein monokristallines Siliziumsubstrat 6 wird bereitgestellt. Ein Oxidschicht 4 wird auf der Oberfläche 12 des Substrates aufgewachsen, gefolgt von der Abscheidung einer Schicht 2 aus Nitrid. Mittels photolithographischer Techniken werden Gräben 14 gebildet. Dazu wird ein photoempfindlicher Lack belichtet und entwickelt. Anschließend wird die Schicht 2 aus Nitrid und die Schicht 4 aus Oxid geätzt. Der photoempfindliche Lack wird dann entfernt. Mit dem verbleibenden Anteil der Schicht 2 aus Nitrid als Hartmaske wird das Substrat 6 bis zu einer Tiefe von 60 nm geätzt. Der Graben hat dabei eine Breite von 75 nm. Der Graben 14 dient der Bildung einer Wortleitung. Die Länge des Grabens skaliert mit der Größe des betrachteten Speicherzellenfeldes. Die Längsrichtung des Grabens liegt senkrecht zur Zeichenebene in 2. Der genannte Ätzschritt wird vorzugsweise anisotrop ausgeführt.
Nach einem Reinigungsschritt wird zunächst die untere Begrenzungsschicht 82, dann die Speicherschicht 84 und zuletzt die obere Begrenzungsschicht 86 auf dem Substrat 6 abgeschieden. Insbesondere wird die untere Begrenzungsschicht 82 als Oxidschicht mit einer Dicke von beispielsweise 5 nm zuerst abgeschieden, gefolgt von der Speicherschicht 84 in Form einer Nitridschicht mit einer Dicke von 7 nm und zuletzt gefolgt von der oberen Begrenzungsschicht 86 in Form einer weiteren Oxidschicht mit beispielsweise 11 nm Dicke. Das Resultat ist eine Schichtabfolge O-N-O. Die Speicherschicht 84 wird durch die Nitridschicht gebildet. Nach einem CMP- oder Ätzschritt verbleiben nur solche Anteile der ONO-Schichtsequenz auf dem Substrat, die innerhalb der Gräben 14 gebildet wurden. Die plane Oberfläche des Substrats ist hingegen freigelegt. Anschließend wird der Graben 14 mit n⁺-dotiertem Polysilizium als elektrisch leitender Füllung 10 zur Bildung einer Gate-Elektrode beziehungsweise einer vergrabenen Wortleitung verfüllt. Ein weiterer Planarisierungsschritt führt zu der in 2 dargestellten Situation.
3 zeigt einen zu 2 ähnlichen Schnitt durch das Substrat, jedoch nach einem Rückätzen der elektrisch leitfähigen Füllung 10 aus Polysilizium, wobei der Ätzschritt beispielsweise durch RIE- oder Nassätzen 16 in einem oberen Bereich des Grabens 14 durchgeführt würde.
4 zeigt die Abscheidung einer Schicht 18 aus Oxid (TEOS- oder HDP-Verfahren), gefolgt von einem chemisch-mechanischen Polierschritt der Schicht 18 aus Oxid. Der Polierschritt wird durchgeführt, um die Schicht 18 auf den oberen Grabenbereich zu beschränken (5).
6 zeigt den Zustand nach Entfernen der Schicht 2 aus Nitrid aufgrund eines Nassätzprozesses sowie einem n⁺-Implantierschrittes 22, der auf die unterliegenden Oberflächenanteile des Substrats 6 gerichtet ist, um die n⁺-Diffusionsgebiete 20 mit den Junctions herzustellen. Diese Gebiete dienen als Source-/Drain-Gebiete für die Speicherzellen. Die Tiefe der Diffusionsgebiete 20 kann beispielsweise so gewählt werden, dass diese geringfügig mit der rückgeätzten Oberfläche der elektrisch leitfähigen Füllung 10 des Polysiliziums innerhalb der Gräben 14 überlappen. Die Überlappgebiete auf beiden Seiten der Gräben 14 stellen während des Programmiervorganges Orte größter elektrischer Felder dar und ermögliche insofern eine hinreichend große Beschleunigung für die heißen Ladungsträger und damit eine Speicherung innerhalb der mittelbar angrenzenden Teile der Speicherschicht 84.
7 zeigt die Bildung eines Spacers 24 mittels Abscheidung beispielsweise eines Nitrids. Der Spacer entsteht durch anschließendes vorzugsweise anisotropes Rückätzen. Die Spacer 24 dienen als Maskierschicht zum Ätzen der Oberfläche 12 des dotierten Substrats. Das heißt, erste Anteile der Diffusionsgebiete 20 werden zum Ätzen freigelegt, während zweite Anteile, welche an die Gräben 14 angrenzen, aufgrund des Schutzes durch die Spacer 24 erhalten bleiben, also nicht geätzt werden.
8 zeigt den Zustand nach Anwendung eines anisotropen Silizium-Ätzschrittes. Durch diesen Ätzschritt werden weitere Gräben 26 gebildet. Das Ätzen wird zeitgesteuert abgebrochen, sobald eine Tiefe von 30 nm in dem Substrat erreicht ist. Durch Anwendung der hier vorteilhaften Spacertechnik werden die weiteren Gräben 26 selbstjustiert mit den Spacern 24 gebildet. Weil die Spacer durch ihre Anlehnung an die Wortleitungen diesen in ihrer parallelen Anordnung folgen, verlaufen auch die weiteren Gräben 26 parallel zu den Wortleitungen über das Speicherzellenfeld hinweg.
Die zwei benachbarten Speicherzellen simultan zugeordneten Diffusionsgebiete 20 werden durch diesen Ätzschritt in zwei voneinander getrennte Diffusionsgebiete 28 aufgeteilt, wobei ein erstes der aufgeteilten Diffusionsgebiete nunmehr einem ersten Wortleitungsgraben und ein zweites der Diffusionsgebiete einem zweiten, von dem ersten Graben unterschiedlichen Wortleitungsgraben zugeordnet ist.
Die Spacer 24 haben eine laterale Dimension (Breite) von jeweils 20 nm. Der Abstand von Graben zu Graben (Wortleitungen) beträgt 55 nm. Folglich beträgt die Breite der weiteren Gräben 26 zwischen 15 und 20 nm einschließlich der Randwerte.
9 zeigt ein Beispiel, bei dem optional ein I₂-Implantationsschritt 30 angewendet wird, um einen Channelstop 32 herbeizuführen. Der Implantierschritt 30 führt zu einer lokalen Vergrößerung der Einsatzspannung V_th des Transistors der Speicherzelle. Dadurch wird der Entstehung nachteilhafter Leckströme zwischen Source- und Drain-Gebieten benachbarter Speicherzellen vorgebeugt. Weitere thermische Prozessschritte führen zu einer Ausdiffusion der implantierten Dotieratome in dem Substrat 6 zur Bildung des Channel-Stops als tief vergrabenes Dotiergebiet.
10 zeigt einen weiteren Schritt zur Abscheidung eines CVD-Oxids (Chemical Vapor Deposition), wobei diesem Ausführungsbeispiel zufolge eine Auffüllung speziell in einem HDP (High Density Plasma)-Prozess durchgeführt wird. Die Abscheidung eines Glases, zum Beispiel BPSG (Bor-Phosphor-Silikat-Glas) kann aber genauso mit Vorteil vorgesehen sein. Diese Abscheideschritte dienen der Auffüllung der weiteren Gräben 26. Bei der Abscheidung kann es auch zur Bildung von Löchern (Voids) in dem abgeschiedenen Material innerhalb der Gräben kommen. Dies kann durchaus Absicht sein, weil die Absorptionseigenschaften von Luft, die in den Löchern eingeschlossen ist, denjenigen Eigenschaften der dielektrischen Materialien wie Oxid oder Nitrid bezüglich des Abblockens heißer Ladungsträger ähnlich sind.
Mit Bezug auf 10 ist außerdem anzumerken, dass die Diffusionsgebiete 28 weiterhin mit einer Metallschicht 36 versehen werden können, um die Kontaktierung zwischen den Source- und Drain-Gebieten und den Bitleitungen weiter zu verbessern. In den weiteren Figuren ist diese Option mit einer Metallschicht nicht gezeigt, jedoch ist dem Fachmann klar, dass diese Abwandlung in analoger Weise fortgeführt werden kann.
11 zeigt die Wirkung auf, die aufgrund der insoweit hergestellten Speicherzelle erreicht werden kann. Heiße Ladungsträger werden hauptsächlich in einer Zone 44 erzeugt. Solche heißen Ladungsträger 38, die genügend Energie erlangt haben, um durch das Substrat 6 in Richtung auf die Speicherschicht 8, 84 einer benachbarten Speicherzelle zu wandern, werden durch den weiteren Graben 26, der mit dielektrischem Material 34 verfüllt ist (HDP-Oxid oder BPSG-Glas, Nitrid, etc.), abgeblockt. Folglich ist der Speicherort 40 für einzufangende heiße Ladungsträger 38 im wesentlichen auf das Gebiet der Speicherschicht 84 der aktuell die Ladungsträger erzeugenden Speicherzelle begrenzt.
12 zeigt den Zustand nach Anwendung eines CMP-Schrittes (CMP: Chemical Mechanical Polishing). In diesem Beispiel ist die Oberfläche 12 des Substrats 6 in dem Diffusionsgebiet 28 freigelegt. 13a zeigt den Zustand nach Abscheidung einer Nitridhartmaske. Diese Hartmaske 46 dient der Durchführung eines Ätzschrittes zur Bildung von Isolationsgräben innerhalb des Substrats 6, die senkrecht zu den Wortleitungen angelegt sind. Sie wird zu diesem Zweck lithographisch strukturiert. Das Ziel ist es, Diffusionsgebiete derjenigen Speicherzellen, die entlang den Wortleitungen gebildet sind, voneinander zu trennen. Dieser Schritt ist insofern vorteilhaft, als damit auch benachbarte Speicherorte 40 ein und derselben Wortleitung voneinander getrennt werden.
13b zeigt in Draufsicht die Anordnung aus 13a in einer Schnittebene B-B. 13c zeigt in Draufsicht eine Schnittebene A-A innerhalb des Substrats, um die Position der vergrabenen Wortleitungen WL unterhalb der Schicht 18, dem Trench-Top-Oxide, zu verdeutlichen.
14a zeigt einen Querschnitt in x-Richtung, d.h. der Bitleitungsrichtung, jedoch in einem Abstand parallel zu ihr (vergleiche 13). In diesem Fall liegt nämlich kein Schutz in Form der Hartmaske 46 gegenüber dem anisotropen Silizium-Ätzprozess vor. Es werden daher in diesem Bereich die Diffusionsgebiete 28 weggeätzt. Es werden vorzugsweise 30 nm tiefe flache Isolationsgräben 50 gebildet – gemessen von der Tiefe der p/n-Junction, d.h. der Junction zwischen der n-Diffusionszone der Source/Drain-Gebiete und der p-Wanne unterhalb des Kanalgebietes. Die Tiefe der Isolationsgräben ist vorteilhafter Weise, aber nicht notwendig, ähnlich derjenigen der weiteren Gräben 26 gewählt.
14b zeigt in Draufsicht die Schnittebene A'-A', wie sie in 14a angedeutet ist. Dabei ist leicht zu erkennen, dass die Diffusionsgebiete 28 wie auch beträchtliche Anteile der Kanalgebiete 42 entlang eines Schnittes C-C entfernt wurden, weil sie durch die Hartmaske 46 gegenüber dem Ätzschritt nicht geschützt wurden.
15a zeigt den Zustand entlang des Schnittes C-C, nachdem ein dünner Oxidliner und ein HDP-Oxid 34' abgeschieden wurden, um die Gräben 50 zu verfüllen. In diesem Beispiel sind die Gräben 26 und die Gräben 50 mit dem gleichen isolierenden Material (HDP-Oxid 34, 34') verfüllt und weisen die gleiche Tiefe auf. Wie erwähnt, sind beide Bedingungen der Erfindung zufolge nicht unbedingt notwendig.
15b zeigt die Draufsicht auf die Anordnung entlang einer Schnittebene E'-E' nahe der Oberfläche einschließlich der Hartmaske. Es ist erkennbar, dass die Hartmaske 46 der Entfernung von Substratanteilen dient, um Diffusionsgebiete benachbarter Speicherzellen voneinander zu trennen, die entlang einer vergrabenen Wortleitung angeordnet sind.
Der Zustand nach Entfernen der Hartmaske 46 ist in 16 zu sehen. 16a entspricht der 15a, 16b entspricht der 13a und 16c zeigt eine Draufsicht auf eine Schnittebene an der Oberfläche. Die Trennung der Diffusionsgebiete 28 ist sofort erkennbar. Die Fläche einer Zelle ist in der Figur anhand der gestrichelten Linie (Kreis) angedeutet. Jedes (unterteilte) Diffusionsgebiet dient zur Programmierung/Speicherung eines Bits, d.h. zwei Bits pro Zelle.
Des Weiteren zeigen strich-linierte Linie die Position lokaler Zwischenverbindungen 52 an, die in weiteren Prozessschritten hergestellt werden können. Mit diesen wird die so genannte Virtual Ground Array Architecture realisiert. Das bedeutet, dass Diffusionsgebiete 28, die wie beschrieben durch das Ätzen der weiteren Gräben 26 getrennt wurden, nunmehr wieder elektrisch leitend miteinander verbunden werden, um einen gemeinsamen Kontakt für die beiden getrennten Diffusionsgebiete zu einer Bitleitung zu erstellen. Lokale Zwischenverbindungen sind auch schon beim konventionellen Konzept vorgesehen, wobei sie entlang der Wortleitungsrichtung zwei (nicht getrennte) Diffusionsgebiete miteinander verbinden um einen gemeinsamen Bitleitungskontakt herzustellen. Dem Ausführungsbeispiel zufolge resultiert nun die gemeinsame Kontaktierung von vier voneinander isolierten bzw. getrennten Diffusionsgebieten. Jede lokale Zwischenverbindung 52 wird anhand weiterer Prozessschritte mit einem Bitleitungskontakt 54 (Stöpsel) versehen, welche die eigentliche Verbindung zwischen der lokalen Zwischenverbindung 52 und der Bitleitung BL herstellt.

2: Nitridschicht
4: Oxidschicht
6: Substrat, monokristallines Silizium
8: Abfolge von dünnen dielektrischen Schichten, O-N-O
10: Elektrisch leitfähige Füllung
12: Oberfläche des Substrats
14: Graben für Wortleitungen
16: Rückätzen
18: Oxidschicht für Trench-Top-Oxide
20: Diffusionsgebiet (vor Ätzen der zweiten Gräben)
22: Implantationsschritt
24: Spacer
26: Weiterer Graben (zum Blockieren heißer Ladungsträger)
28: Diffusionsgebiet (nach Ätzen der zweiten Gräben)
30: Implantation zur Bildung eines Channel-Stops
32: Gebiet eines Channel-Stops
34: Dielektrisches Material für weitere Gräben
36: Metallschicht auf Diffusionsgebiet
38: Heiße Ladungsträger
40: Speicherort in Speicherschicht
42: Kanalgebiet
44: Gebiet der Erzeugung heißer Ladungsträger
46: Hartmaske
48: Siliziumätzen
50: Gräben nach Siliziumätzen
52: Lokale Zwischenverbindungen (local interconnect, „IC")
54: Bitleitungskontakte (contact to IC, abgekürzt: „CI")
82: Untere Begrenzungsschicht (z.B. O)
84: Speicherschicht (z.B. N)
86: Obere Begrenzungsschicht (z.B. O)
WL: Wortleitung, BL Bitleitung

Claims

Verfahren zum Herstellen eines Charge-Trapping Speichers, welcher eine Anordnung von Speicherzellen aufweist, umfassend die Schritte: – Bereitstellen eines Substrats (6) mit einer Oberfläche; – Bilden von Gräben (14) in dem Substrat (6), welche Seitenwände und einen Boden aufweisenden; – Dotieren der Seitenwände und des Bodens zur Bildung U-förmiger Kanalgebiete (42); – Abscheiden einer Abfolge (8) von Schichten mit dielektrischen Materialien auf den Seitenwänden und den Böden der Gräben (14), wobei die Abfolge (8) der Schichten eine untere Begrenzungsschicht (82), eine Speicherschicht (84) und eine obere Begrenzungsschicht (86) aufweist; – Verfüllen der Gräben (14) mit einem elektrisch leitfähigen Material (10) oberhalb der Abfolge (8) von Schichten zur Bildung von Gate-Elektroden und Wortleitungen (WL); – Dotieren der an die Gräben (14) angrenzenden Oberfläche des Substrates (6) zur Bildung von Diffusionsgebieten (20), welche Source- und/oder Drain-Gebiete der Speicherzellen repräsentieren; – Bilden weiterer Gräben (26) parallel zu den ersten Gräben (14) innerhalb des Substrats (6), so dass die Diffusionsgebiete (20) in jeweils zwei unterschiedlichen Speicherzellen zugeordnete Diffusionsgebiete (28) unterteilt werden; – Verfüllen der weiteren Gräben (26) mit dielektrischem Material (34), um den Austausch heißer Ladungsträger (38) während eines Programmiervorgangs zwischen zwei jeweils geteilten Diffusionsgebieten (28) benachbarter Speicherzellen zu reduzieren.
Verfahren nach Anspruch 1, gekennzeichnet, durch einen Schritt der Implantation mit I₂ nach der Bildung und vor dem Verfüllen der weiteren Gräben (26) zur Bildung vergrabener Channel-Stop-Gebietes (32) zwischen den Kanalgebieten (42) der Speicherzellen zur Vermeidung von Leckströmen.
Verfahren nach Anspruch 1 oder 2, bei dem als dielektrisches Material zur Abscheidung der oberen (82) und der unteren Begrenzungsschicht (86) ein Oxid verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 3, bei dem die obere Begrenzungsschicht (86) mit einer Dicke von mehr als 10 und weniger als 70 nm abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem die untere Begrenzungsschicht (82) mit einer Dicke von mehr als 5 und weniger als 20 nm abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 5, bei dem im Schritt des Abscheidens der Speicherschicht (84) ein Nitrid als dielektrisches Material verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Speicherschicht (84) zwischen der oberen (86) und der unteren Begrenzungsschicht (82) mit einer Dicke von mehr als 4 und weniger als 10 nm abgeschieden wird.
Verfahren nach einem der Ansprüche 1 bis 7, bei dem im Schritt Verfüllen des weiteren Grabens (26) ein Oxid als dielektrisches Material (34) verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 8, bei dem im Schritt des Verfüllens des weiteren Grabens (26) ein BPSG (Bor-Phosphor-Silikat-Glas) als dielektrisches Material (34) verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem im Schritt Verfüllen des weiteren Grabens (26) ein HDP-Oxid (High-Density-Plasma) als dielektrisches Material (34) verwendet wird.
Verfahren nach einem der Ansprüche 1 bis 10, bei dem im Schritt Verfüllen des weiteren Grabens (26) mit dem dielektrischen Material (34) ein Abscheideprozess mit solchen Prozesseinstellungen durchgeführt wird, dass mit Luft gefüllte Löcher innerhalb der Gräben (26) entstehen.
Verfahren nach einem der Ansprüche 1 bis 11, bei dem im Schritt Bilden weiterer Gräben (26) Spacer (24) an einem Trench-Top-Oxid oberhalb der Gräben (14) der Wortleitungen (WL) gebildet werden und die Spacer (24) als Maske für die Ätzung der weiteren Gräben (26) eingesetzt werden.
Verfahren nach Anspruch 12, umfassend die weiteren Schritte: – Bereitstellen einer Maskierschicht (2) auf der Oberfläche des Substrats (6), welche Öffnungen aufweist; – Ätzen des Substrats durch die Öffnungen zur Bildung der Gräben (14) für die Wortleitungen (WL) vor dem Verfüllen mit dem elektrisch leitfähigen Material (10); – Rückätzen des elektrisch leitfähigen Materials (10) nach dem Verfüllen der Gräben (14) zur Bildung eines offenen oberen Bereichs in den Gräben (14); – Abscheiden einer Schicht (18) dielektrischen Materials auf die Maskierschicht (2) und in den offenen oberen Bereich der Gräben (14) zur Bildung des Trench-Top-Oxids; – Planarisieren der Schicht (18) bis zum Freilegen der Maskierschicht (2); – Entfernen der Maskierschicht zum Freilegen der Oberfläche des Substrats (6), über welche das Trench-Top-Oxid der Schicht (18) herausragt; – Bilden der Spacer (24) an dem Trench-Top-Oxid.
Verfahren nach einem der Ansprüche 1 bis 13, bei dem die weiteren Gräben (26) mit einer Tiefe von mehr als 20 nm gebildet werden.
Verfahren nach einem der Ansprüche 1 bis 14, bei dem die weiteren Gräben (26) mit einer Breite von mehr als 10 nm gebildet werden.
Verfahren nach einem der Ansprüche 1 bis 15, bei dem die weiteren Gräben (26) mit einer Breite von weniger als 30 nm gebildet werden.
Verfahren nach einem der Ansprüche 1 bis 16, bei dem die weiteren Gräben (26) mit einer Tiefe von weniger als 50 nm gebildet werden.
Verfahren nach einem der Ansprüche 1 bis 17, weiter umfassend den Schritt: Bilden von Kontakten (52, 54) zu den Bitleitungen (BL), welche simultan mit den jeweils durch die weiteren Gräben (26) getrennten ersten und zweiten Diffusionsgebiete (28) elektrisch leitend verbunden sind.
Charge-Trapping Speicher umfassend eine Anordnung von Speicherzellen, die in einem Halbleitersubstrat gebildet sind, wobei jede der Zellen umfasst: – einen Graben (14), welcher in dem Substrat (6) gebildet ist, wobei der Graben (14) zwei Seitenwände und einen Boden aufweist, die mit einer Abfolge (8) von Schichten aus dielektrischem Material beschichtet sind, und wobei der Graben (14) mit einem elektrisch leitfähigem Material (10) verfüllt ist, so dass eine Gate-Elektrode eines Transistors und eine Wortleitung (WL) gebildet ist, – zwei Diffusionsgebiete (28), welche jeweils an der Oberfläche des Substrats (6) an eine der beiden Seitenwände des Grabens angrenzen, und welche Source- und/oder Drain-Gebiete des Transistors der Speicherzelle repräsentieren, – ein Kanalgebiet (42), das in dem Substrat (6) angeordnet ist und eine U-Form entlang den Seitenwänden und dem Boden des Grabens (14) aufweist, und sich von einem ersten der Diffusionsgebiete (28) zu einem zweiten der Diffusionsgebiete (28) erstreckt, – die Abfolge (8) von Schichten aus dielektrischem Material, umfassend eine Speicherschicht (84), welche durch zwei Begrenzungsschichten (82, 86) begrenzt ist, und welche zur Bildung eines Gate-Dielektrikums für die Gate-Elektrode und eines Speicherorts für heiße Ladungsträger (38) jeweils für die beiden Diffusionsgebiete (28) dient, – ein weiterer Graben (26), welcher in dem Substrat (6) gebildet ist und mit dielektrischem Material (34) verfüllt ist, wobei der weitere Graben (26) parallel zu dem ersten Graben (14) der Wortleitung (14) angeordnet und zur Vermeidung des Austauschs heißer Ladungsträger zwischen benachbarten Charge-Trapping Speicherzellen mittels Abschirmung ausgebildet ist.
Speicher nach Anspruch 19, bei dem der weitere Graben (26) eine Tiefe von mehr als 20 nm aufweist.
Speicher nach Anspruch 19, bei dem der weitere Graben (26) eine Breite von mehr als 10 nm aufweist.
Speicher nach Anspruch 19, bei dem der weitere Graben (26) eine Breite von weniger als 30 nm aufweist.
Speicher nach Anspruch 19, bei dem der weitere Graben eine Tiefe von weniger als 40 nm aufweist.