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Verfahren zur Herstellung von NROM-Speicherzellen
mit Grabentransistoren
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Die vorliegende Erfindung betrifft
ein Herstellungsverfahren für
NROMs mit Grabentransistoren und separaten Bitleitungen.
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Kleinste nichtflüchtige Speicherzellen werden
für höchste Integrationsdichte
bei Multimedia-Anwendungen benötigt.
Die Weiterentwicklung der Halbleitertechnik ermöglicht zunehmend größere Speicherkapazitäten, die
im Rahmen herkömmlicher Herstellungstechnologien
jedoch nicht erreicht werden.
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In der
DE 100 39 441 A1 ist eine
Speicherzelle mit einem Grabentransistor beschrieben, der in einem
an einer Oberseite eines Halbleiterkörpers ausgebildeten Graben
angeordnet ist. Zwischen der in den Graben eingebrachten Gate-Elektrode
und dem daran seitlich angrenzenden Source-Bereich und dem auf der
anderen Seite daran angrenzenden Drain-Bereich ist jeweils eine
Oxid-Nitrid-Oxid-Schichtfolge (ONO-Schicht) als Speicherschicht
vorhanden. Diese Schichtfolge ist für das Einfangen von Ladungsträgern (hot
electrons) an Source und Drain vorgesehen.
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In der
DE 101 29 958 ist eine Speicherzellenanordnung
beschrieben, bei der eine weitere Verringerung der Abmessungen der
Speicherzellen bei gleichzeitig ausreichend niedrig gehaltener Zugriffszeit
zum Schreiben und Lesen dadurch erreicht wird, dass die Bitleitungen
ausreichend niederohmig ausgebildet werden. Zu diesem Zweck sind
auf den dotierten Source-/Drain-Bereichen der einzelnen Speichertransistoren
entsprechend den Bitleitungen streifenförmig strukturierte gesonderte
Schichten oder Schichtfolgen als Bitleitungen angeordnet. Diese Schichtfolgen
können
dotiertes Polysilizium oder eine metallische Schicht umfassen. Insbesondere kann
die metallische Schicht eine silizierte Metallschicht sein, die nach
dem Verfahren hergestellt wird, das unter der Bezeichnung "Salicide" als Abkürzung von
Self-aligned-Silicide bekannt ist.
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NROM-Speicherzellen sind in der Veröffentlichung
von B. Eitan et al.: "NROM:
A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell" in IEEE Electron
Device Letters 21, 543 (2000) beschrieben. Wegen der besonderen
Materialeigenschaften sind für
derartige Speicherzellen typisch Source-/Drain-Spannungen von 4
bis 5 Volt während
des Programmierens und Löschens
erforderlich. Die Kanallängen
des Speichertransistors können
daher nicht wesentlich unterhalb 200 nm hergestellt werden. Es wäre jedoch
wünschenswert,
wenn trotz dieser Kanallänge
von 200 nm die Breite der Bitleitungen so reduziert werden könnte, dass
eine Zellenfläche
von weniger als 5 F2 möglich ist. Außerdem wünschenswert
sind Bitleitungen mit ausreichend geringem elektrischem Widerstand,
so dass auf mehrfachen Anschluss der Bitleitungen in Abständen innerhalb
des Speicherzellenfeldes (bitline strapping) verzichtet werden könnte, zwischen
den Wortleitungen keine Kontaktlöcher
für den
elektrischen Anschluss der Bitleitungen hergestellt werden müssten und
dadurch die zwischen den Wortleitungen erforderliche Fläche reduziert
werden könnte.
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Aufgabe der vorliegenden Erfindung
ist es, anzugeben, wie bei der Herstellung von NROM-Speicherzellen
die vorgenannten Anforderungen erfüllt werden können und
gleichzeitig erreicht wird, die Fabrikationsstreuungen auf ein Minimum
zu reduzieren.
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Diese Aufgabe wird mit dem Verfahren
mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben
sich aus den abhängigen
Ansprüchen.
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Bei dem Verfahren wird der Speichertransistor
in einem Graben an einer Oberseite eines Halbleiterkörpers oder
einer Halbleiterschicht ausgebildet. Die Gate-Elektrode wird in
diesen Graben eingebracht und ist von den seitlich daran angrenzenden Source-/Drain-Bereichen
durch eine Speicherschicht, insbesondere eine ONO-Schicht, getrennt. Parallel
zu den Gräben
sind über
den Source-/Drain-Bereichen elektrisch leitfähige Schichten angeordnet,
die vorzugsweise mehrere Schichtlagen umfassen. Es ist wichtig,
die Grabentiefe relativ zu der Tiefe der Source-/Drain-Bereiche
festlegen zu können,
so dass die Position, an der die untere Begrenzungsfläche der
Source-/Drain-Bereiche
an den Graben angrenzt, die so genannte Junction, genau eingestellt
werden kann. Dadurch wird die zwischen den beidseitigen Junctions
liegende Kanallänge
sehr genau entsprechend dem vorgegebenen Wert eingestellt.
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Bei dem Verfahren wird das dadurch
erreicht, dass eine Implantation zur Festlegung der Position der
Junctions nach dem Strukturieren der Bitleitungsschicht und vor
der Ätzung
des Grabens eingebracht wird oder die Strukturierung der Bitleitungsschicht nach
einer Implantation der Source-/Drain-Bereiche unter Verwendung einer auf
dem Halbleitermaterial angeordneten Ätzstoppschicht erfolgt. So
wird erreicht, dass nach dem Strukturieren der niederohmigen Bitleitungen
in jedem Fall der Abstand zwischen der Oberseite des Halbleitermaterials,
in das der Graben geätzt
wird, und der davon ausgehend gemessenen Tiefe der Position der
Junctions genau den vorgegebenen Wert besitzt.
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Falls keine gesonderte Ätzstoppschicht
verwendet wird, ergibt sich die maßgebliche Position der Oberseite
des Halbleitermaterials beim Ätzen
der Bitleitungen. Die Tiefe der Position der Junctions wird in diesem
Fall anschließend
durch eine gesondert eingebrachte Implantation von Dotierstoff eingestellt,
mit der die Source-/Drain-Bereiche endgültig ausbildet werden. Falls
die Implantate für
die Source-/Drain-Bereiche
bereits vor dem Herstellen der Bitleitungen eingebracht wurden,
wird durch eine Ätzstoppschicht
erreicht, dass die ursprüngliche Oberseite
des Halbleitermaterials bei der Strukturierung der Bitleitungen
unversehrt bleibt, so dass auch in diesem Fall der Abstand dieser
Oberseite von den Junctions den ursprünglichen Wert beibehält. Bei Verwendung
einer Ätzstoppschicht,
die zunächst ganzflächig aufgebracht
wird, kann ein guter elektrischer Übergang zwischen den Bitleitungen
und den Bereichen von Source und Drain dadurch hergestellt werden,
dass die Ätzstoppschicht
unter den Bitleitungen beidseitig zum Teil entfernt wird und die
entstehenden Zwischenräume
mit einer elektrisch leitfähigen
Kontaktschicht, z. B. aus leitfähig
dotiertem Polysilizium, aufgefüllt
werden.
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Es folgt eine genauere Beschreibung
von Beispielen des Verfahrens anhand der beigefügten Figuren, die jeweils Querschnitte
von Zwischenprodukten nach verschiedenen Schritten des Herstellungsverfahrens
zeigen.
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Die 1.1 bis 5.1 zeigen Querschnitte durch Zwischenprodukte
nach verschiedenen Schritten eines bevorzugten ersten Ausführungsbeispiels des
Verfahrens.
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Die 2.2 bis 4.2 zeigen Querschnitte entsprechend den 2.1 bis 4.1 für ein weiteres
Ausführungsbeispiel
des Verfahrens.
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Die 2.3 bis 4.3 zeigen Querschnitte entsprechend den 2.1 bis 4.1 für ein weiteres
Ausführungsbeispiel
des Verfahrens.
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Ein bevorzugtes Ausführungsbeispiel
des Verfahrens beginnt gemäß dem in
der 1.1 dargestellten Querschnitt
ausgehend von einem Halbleiterkörper
oder einer auf einem Substrat aufgebrachten Halbleiterschicht, auf
dem bzw. auf der zunächst
in an sich bekannter Weise ein Pad-Oxid/Nitrid aufgebracht wird.
Der Halbleiterkörper 1 besitzt
vorzugsweise eine Grunddotierung, die schwach p-leitend ist. An
der mit dem Pad-Oxid versehenen Oberseite ist eine n+-dotierte
Wanne durch Einbringen von Dotierstoff ausgebildet. Die Pad- Oxidschicht dient
später
als Ätzstoppschicht 2.
Es wird hier ein Oxid bevorzugt, obwohl als Ätzstoppschicht 2 im
Prinzip jedes Material geeignet ist, bezüglich dessen das Material der
aufzubringenden Bitleitungsschichten selektiv ätzbar ist.
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An dieser Stelle des Verfahrens werden
vorzugsweise alle STI-Isolationen
(Shallow Trench Isolation) hergestellt. Diese STI-Isolationen können das gesamte
Speicherzellenfeld oder einzelne Blöcke des Speicherzellenfeldes
umgeben. Es können
zusätzlich
solche Isolationsgräben
zwischen den einzelnen Speicherzellen vorgesehen sein, die bezüglich des
in der 1.1 dargestellten Querschnitts
in regelmäßigen Abständen vor
und hinter der Zeichenebene und parallel zu der Zeichenebene verlaufen. Wannenimplantate
zur Ausbildung von CMOS-Transistoren
der Ansteuerperipherie können
in diesem Stadium des Verfahrens ebenfalls eingebracht werden. Diese
Verfahrensschritte werden in einer an sich bekannten Weise wie bei
der Herstellung üblicher Speicherzellenfelder
ausgeführt.
Es wird dann eine Lackmaske 21 aufgebracht, die Öffnungen
in den Bereichen der herzustellenden Bitleitungen aufweist. Unter
Verwendung dieser Lackmaske 21 wird die Ätzstoppschicht 2,
hier das Pad-Oxid, bereichsweise entfernt.
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Es wird dann gemäß 2.1 mindestens eine
elektrisch leitfähige
Bitleitungsschicht auf die Oberseite aufgebracht. Vorzugsweise wird
hier ein Schichtstapel aufgebracht, der zunächst eine erste Bitleitungsschicht 3 aus
Polysilizium, eine zweite Bitleitungsschicht 4 aus einem
Metall oder Metallsilizid und eine Hartmaskenschicht 5 umfasst.
Zur Erleichterung der nachfolgenden Lithographieschritte wird vorzugsweise
in an sich bekannter Weise auf die Oberseite noch eine dünne Antireflexschicht
aufgebracht, die in der Figur nicht eingezeichnet ist. Dann wird
mittels einer Fotolithographie zunächst die Hartmaskenschicht 5 strukturiert,
so dass anschließend die
zweite Bitleitungsschicht 4 und die erste Bitleitungsschicht 3 unter
Verwendung der so hergestellten Hartmaske rückgeätzt werden können.
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Da in den Bereichen zwischen den
herzustellenden Bitleitungsstegen noch die restlichen Anteile der Ätzstoppschicht 2 vorhanden
sind, ergibt sich beim Erreichen dieser Ätzstoppschicht 2 ein
deutliches Signal, dass der Endpunkt der Ätzung erreicht ist. Nach Bedarf
kann das Ätzen
der ersten Bitleitungsschicht 3, die hier vorzugsweise
Polysilizium ist, noch etwas weiter fortgesetzt werden, um sicherzustellen,
dass alle restlichen Anteile des Polysiliziums entfernt worden sind.
Auf diese Weise erhält
man die in der 2.1 dargestellte Struktur,
in der auch das erste n+-Implantat zur Ausbildung
der n+-Wanne 19 in dem p-leitenden
Halbleiterkörper 1,
durch die gestrichelte Linie kenntlich gemacht, eingezeichnet ist.
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Bei dem hier beschriebenen Ausführungsbeispiel
ist es zweckmäßig, als
nächstes
die Bitleitungsstege seitlich mit einer dünnen Oxidschicht 6 zu bedecken.
Das ist im Querschnitt in der 3.1 dargestellt,
bei der davon ausgegangen ist, dass die erste Bitleitungsschicht 3 Polysilizium
und die zweite Bitleitungsschicht 4 eine metallische Schicht,
insbesondere ein Metallsilizid, ist. Diese Schichten werden daher
oberflächlich
oxidiert, so dass die dünne
Oxidschicht 6 das Halbleitermaterial und die Flanken der Bitleitungsstege
bedeckt. Die Hartmaskenschicht 5, die z. B. ein Nitrid
ist, wird dabei nicht oder nur geringfügig oxidiert.
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Entsprechend dem Querschnitt der 4.1 werden dann an den Flanken der Bitleitungsstege Spacer 7 hergestellt,
vorzugsweise, indem zunächst ganzflächig eine
Nitridschicht in gleichmäßiger Dicke abgeschieden
wird und diese Schicht anschließend in
einem anisotropen Ätzschritt
so weit rückgeätzt wird,
dass die in der 4.1 eingezeichneten
Spacer 7 übrig
bleiben. Die dünne
Oxidschicht 6 dient hierbei wieder als Ätzstoppschicht, so dass die
Oberseite des Halbleiterkörpers 1 nicht
angegriffen wird. Zwischen den hergestellten Spacern 7 werden
dann jeweils die Gräben,
die für
die Speichertransistoren vorgesehen sind, ausgeätzt. Das geschieht mittels ei nes
so genannten Break-Through-Step, in dem wie sonst üblich in
mehreren aufeinanderfolgenden Ätzschritten
zunächst
die dünne
Oxidschicht 6 entfernt und sodann das Halbleitermaterial
in Grabenform ausgeätzt
wird.
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Es wird so der in der 4.1 eingezeichnete Graben 8 ausgebildet.
Wegen der zuvor vorhandenen Ätzstoppschicht 2 bzw.
der Oxidschicht 6 befand sich vor der Grabenätzung die
Oberseite des Halbleiterkörpers 1 in
einem genau definierten Abstand zu der unteren Grenzfläche der
Source-/Drain-Bereiche, wie in der 4.1 gestrichelt
eingezeichnet ist. Dort, wo diese Grenzfläche an die Grabenwände anstößt, befinden
sich die so genannten Junctions, die den Anfang und das Ende des
dazwischen angeordneten Kanalbereichs festlegen. Der Kanalbereich
befindet sich an der Oberseite des Halbleitermaterials zwischen
den Junctions im Bereich des Grabenbodens. Nach dem Ätzen des
Grabens 8 können
die Wände und
der Boden des Grabens durch Aufbringen einer Opferschicht aus einem
dünnen
Oxid, das anschließend
entfernt wird, verbessert werden. Auf die so verbesserte Oberfläche des
Halbleitermaterials kann dann anschließend die vorgesehene Speicherschicht aufgebracht
werden.
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In der 5.1 ist
im Querschnitt dargestellt, dass die Speicherschicht 9 ganzflächig auf
die in der 4.1 dargestellte Struktur
aufgebracht wird. Die Speicherschicht 9 ist vorzugsweise
eine Oxid-Nitrid-Oxid-Schichtfolge, in der die Nitridschicht als Speichermedium
und die beiden Oxidschichten als Begrenzungsschichten zum Einfangen
von Ladungsträgern
(trapping) vorgesehen sind. Im Bereich der Ansteuerperipherie kann
die Speicherschicht 9 fotolithographisch entfernt werden
und durch geeignete Dielektrikumschichten als Gate-Oxid der Ansteuertransistoren
ersetzt werden.
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Zur Herstellung der Gate-Elektroden
der Speichertransistoren wird dann vorzugsweise eine erste Wortleitungsschicht 10 aus
dotiertem Polysilizium aufgebracht. Derjenige Anteil dieser ersten
Wortleitungsschicht 10, der den jeweiligen Graben füllt, bildet
eine betreffende Gate-Elektrode 18. Wie bereits oben erwähnt, können parallel
zu den Wortleitungen STI-Isolationsgräben in das
Halbleitermaterial eingebracht worden sein. Die Gräben sind
daher in Längsrichtung
jeweils durch das isolierende Material, insbesondere Siliziumdioxid,
unterbrochen, so dass in diesem zuletzt angegebenen Verfahrensschritt
das Material der ersten Wortleitungsschicht 10 nur zwischen
den STI-Isolationsgräben
in die Gräben 8 der Speichertransistoren
eingebracht wird. Die so hergestellten Gate-Elektroden 18 sind von den
Source-/Drain-Bereichen 15 durch die Speicherschicht 9 getrennt.
Zwischen den Junctions 16 befindet sich unmittelbar unter
der Speicherschicht 9 im Halbleitermaterial der Kanalbereich 17.
Eine zweite Wortleitungsschicht 11, die auf die Oberseite
der ersten Wortleitungsschicht 10 aufgebracht wird, ist
vorzugsweise ein Metallsilizid, insbesondere Wolframsilizid (WSi).
Eine darauf aufgebrachte weitere Hartmaskenschicht 12 dient
zur Strukturierung der Wortleitungen als Streifen, die in der 5.1 innerhalb der Zeichenebene von links
nach rechts verlaufen. Zur Fertigstellung der Speicherzellenanordnung
noch erforderliche weitere Verfahrensschritte erfolgen in der vom
Stand der Technik her an sich bekannten Weise.
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Bei einem alternativen Ausführungsbeispiel des
Verfahrens wird keine Ätzstoppschicht
verwendet bzw. das zunächst
aufgebrachte Pad-Oxid vollständig
entfernt, bevor die Bitleitungsschichten aufgebracht werden. Ein
dem Verfahrensschritt der 2.1 entsprechender
Querschnitt ist in der 2.2 dargestellt.
Es ist hier die n+-Wanne 19 zur Ausbildung
der Source-/Drain-Bereiche in dem Halbleiterkörper 1 dargestellt.
Wie erkennbar ist, wird bei der Strukturierung der Bitleitungsstreifen,
die hier ebenfalls eine erste Bitleitungsschicht 3 (vorzugsweise
leitfähig
dotiertes Polysilizium), eine zweite Bitleitungssicht 4 (vorzugsweise
Wolframsilizid) und eine Hartmaskenschicht 5 umfassen,
bis in das Halbleitermaterial hinein geätzt. Zwischen den Bitleitungsstreifen
ist daher die Oberseite des Halbleiterkörpers 1 entsprechend
abgesenkt, so dass hier der Abstand zwischen der unteren Grenzfläche der
n+-Wanne und der Oberseite des Halbleiterkörpers 1 verringert
ist. Um die Bitleitungsstreifen sicher voneinander zu trennen, wird
hier der Ätzprozess
so weit fortgesetzt, bis alles Material der ersten Bitleitungsschicht 3 entfernt
wurde.
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Um auch in diesem Ausführungsbeispiel
zu einem genau festgelegten Abstand der Junctions von der Oberseite
des Halbleitermaterials zu gelangen, so dass bei der Grabenätzung die
Kanallänge
exakt eingestellt werden kann, wird hier die n+-Wanne 19 zunächst nur
mit geringer Tiefe ausgebildet, was aber ausreicht, um einen guten
elektrischen Übergang
zwischen den Bitleitungsstreifen und dem darunter befindlichen Halbleitermaterial
zu erreichen. Erst nach dem Ätzen
der Bitleitungsstege erfolgt die eigentliche n+-Dotierung,
mit der die Bereiche von Source und Drain hergestellt und die Positionen
der Junctions festgelegt werden.
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Die weitere Source-/Drain-Implantierung
ist im Querschnitt in der 3.2 mit
dem dotierten n+-Bereich 20 dargestellt.
Das unter den Bitleitungsstegen etwas flachere Profil der Dotierstoffkonzentration
ist mit der gekrümmten
unteren gestrichelten Linie angedeutet. Es ist daran erkennbar,
dass das weitere Wannenimplantat 20 erst nach der Herstellung
der Bitleitungsstege eingebracht wurde. Die Implantationsdosis wird
hier so eingestellt, dass die untere Grenzfläche des weiteren Wannenimplantates 20 einen
vorgesehenen Abstand zu der Oberseite des Halbleitermaterials zwischen
den Bitleitungsstegen aufweist. Es schließt sich dann in der zuvor beschriebenen
Weise die Herstellung einer dünnen Oxidschicht 6 an,
die die Flanken der Bitleitungsstege bedeckt.
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Der in der 4.2 dargestellte
Querschnitt entspricht dem Querschnitt der 4.1 nach
der Herstellung der Spacer 7 und dem Ätzen des Grabens B. Die Position
der Junctions, die durch die Position der unteren Grenzfläche des
weiteren Wannenimplantates an den Wänden des Grabens 8 festgelegt
wird, befindet sich in dem vorgesehenen Abstand von der Oberseite
des Halbleiterkörpers
im Bereich zwischen den Bitleitungsstegen, so dass beim Ätzen des
Grabens 8 auch hier die Ätztiefe so genau eingestellt
werden kann, dass die vorgesehene Kanallänge hergestellt wird.
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Ein weiteres Ausführungsbeispiel des Verfahrens
geht von einer ganzflächigen Ätzstoppschicht 2 aus.
Die Bitleitungsschichten werden auf der Ätzstoppschicht 2,
z. B. der Pad-Oxidschicht,
aufgebracht. Der Querschnitt, der in der 2.3 dargestellt
ist, zeigt die Anordnung nach dem Ätzen der Bitleitungsstege.
Es ist hier dargestellt, dass auch bei Verwendung einer Ätzstoppschicht 2 die
Implantierung des Dotierstoffes, der für die Bereiche von Source und
Drain vorgesehen ist, in zwei Schritten vor dem Aufbringen der Bitleitungsschichten
und nach dem Aufbringen der Bitleitungsschichten erfolgen kann.
Es sind daher auch hier eine n+-Wanne 19 und ein
weiteres Wannenimplantat 20 eingezeichnet. Da die Ätzstoppschicht 2 ganzflächig vorhanden
ist, ist zunächst
nur ein unzureichender elektrischer Kontakt zwischen der n+-Wanne 19 und der ersten Bitleitungsschicht 3 (vorzugsweise
leitfähig
dotiertes Polysilizium) vorhanden. Die Ätzstoppschicht 2 wird
daher entfernt, so dass nur ein geringer Anteil der Ätzstoppschicht 2 unterhalb
der Bitleitungsstege verbleibt.
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In der 3.3 sind
die restlichen Anteile der Ätzstoppschicht 2 unter
den Bitleitungsstegen im Querschnitt eingezeichnet. Es wird ganzflächig eine Kontaktschicht 13 aufgebracht,
die vorzugsweise eine dünne
elektrisch leitende Polysiliziumschicht ist. Mit dieser Kontaktschicht 13 werden
die beidseitigen Zwischenräume
zwischen dem Bitleitungsstreifen und dem Halbleiterkörper 1 aufgefüllt. Auf
diese Weise ergibt sich ein guter elektrischer Übergang zwischen den Bitleitungsstegen
und dem Halbleitermaterial der n+-Wanne 19.
Die übrigen
Anteile der Kontaktschicht 13 auf und zwischen den Bitleitungsstegen
werden entfernt.
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In der 4.3 ist
die mit diesem Ausführungsbeispiel
des Verfahrens erreichte Struktur entsprechend dem Verfahrensschritt
der 4.1 im Querschnitt dargestellt.
Unterhalb der Bitleitungsstege befinden sich hier ein restlicher
Anteil der Ätzstoppschicht 2 sowie
die verbleibenden Anteile 14 der Kontaktschicht 13.
Die dargestellte Struktur entspricht im Übrigen der Struktur gemäß der 4.1, wobei gleiche Bezugszeichen gleiche
Teile bezeichnen.
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Mit den verschiedenen Ausführungsbeispielen
des Verfahrens ist es möglich,
- a) Oxidisolationen zwischen benachbarten Kanälen in Form von STI-Isolationen
vorzusehen,
- b) eine Kanallänge
von etwa 200 nm auf einen vorgegebenen Wert sehr exakt einzustellen,
- c) eine Virtual-Ground-NOR-Speicherarchitektur mit metallisierten
Bitleitungen zur Verminderung des Bitleitungswiderstandes auszubilden
und
- d) Fabrikationsstreuungen äußerst gering
zu halten.
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Mit diesem Verfahren ist es daher
möglich, den
Flächenbedarf
eines NROM-Speichers weiter zu verringern.
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- 1
- Halbleiterkörper
- 2
- Ätzstoppschicht
- 3
- erste
Bitleitungsschicht
- 4
- zweite
Bitleitungsschicht
- 5
- Hartmaskenschicht
- 6
- Oxidschicht
- 7
- Spacer
- 8
- Graben
- 9
- Speicherschicht
- 10
- erste
Wortleitungsschicht
- 11
- zweite
Wortleitungsschicht
- 12
- weitere
Hartmaskenschicht
- 13
- Kontaktschicht
- 14
- verbleibender
Anteil der Kontaktschicht
- 15
- Source-/Drain-Bereich
- 16
- Junction
- 17
- Kanalbereich
- 18
- Gate-Elektrode
- 19
- n+-Wanne
- 20
- weiteres
Wannenimplantat
- 21
- Lackmaske