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Die Erfindung betrifft einen Feldeffekttransistor,
der in einer Halbleiterschicht einen dotierten Kanalbereich, zwei
Anschlussbereiche, die auch als Drain bzw. Source bezeichnet werden,
einen Steuerbereich, der auch als Gate bezeichnet wird, und einen
elektrischen Isolierbereich zwischen dem Steuerbereich und dem Kanalbereich
enthält.
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Die Halbleiterschicht besteht aus
einem Material, das einen spezifischen elektrischen Widerstand zwischen
10–4 Ω/cm bis
108 Ω/cm
(Ohm pro Zentimeter) hat, beispielsweise Silizium oder Galliumarsenid.
Die Halbleiterschicht ist beispielsweise ein Halbleitersubstrat
mit einer n-Dotierung oder p-Dotierung.
Jedoch gibt es auch Technologien, bei denen die Halbleiterschicht
auf einem isolierenden Substrat aufgebracht worden ist, z.B. gemäß der SOI-Technik
(Silicon on Insulator).
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Die Feldeffekttransistoren werden
abhängig von
der Art des sich im Kanalbereich ausbildenden Kanals in n-Kanaltransistoren
und p-Kanaltransistoren unterschieden.
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Eine Vielzahl von Feldeffekttransistoren
wird in einer integrierten Schaltungsanordnung angeordnet, so dass
bereits kleine Verbesserungen oder Veränderungen am Aufbau eines Feldeffekttransistors zu
erheblichen Verbesserungen und Ausbeutesteigerungen führen können.
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Es ist Aufgabe der Erfindung, einen
einfach aufgebauten Feldeffekttransistor anzugeben, der sich insbesondere
auf einfache Art herstellen lässt und
der insbesondere mit einem kleinen Flächenbedarf bezogen auf die
Oberfläche
der zu prozessierenden Halbleiterscheibe hergestellt werden kann.
Außerdem sollen
eine zugehörige
Verwendung und ein zugehöriges
Herstellungsverfahren angegeben werden.
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Die auf den Feldeffekttransistor
bezogene Aufgabe wird durch einen Feldeffekttransistor mit den im
Patentanspruch 1 angegebenen Merkmalen gelöst. Weiterbildungen sind in
den Unteransprüchen angegeben.
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Der erfindungsgemäße Feldeffekttransistor enthält in der
Halbleiterschicht eine Vertiefung, in der der Steuerbereich und
der elektrische Isolierbereich angeordnet sind. Der Kanalbereich
verläuft
in der Halbleiterschicht entlang der Vertiefung. Die Vertiefung
hat in einer zu prozessierenden Oberfläche der Halbleiterschicht eine Öffnung,
in deren Nähe
der eine Anschlussbereich liegt. Der andere Anschlussbereich ist
weiter von der Öffnung
entfernt als der öffnungsnahe
Anschlussbereich und wird deshalb als öffnungsferner Anschlussbereich
bezeichnet. Der öffnungsferne
Anschlussbereich liegt beispielsweise am Ende der Vertiefung. Bei
dem erfindungsgemäßen Feldeffekttransistor
führt der öffnungsferne
Anschlussbereich aus dem Inneren der Halbleiterschicht bis zu einer
die Öffnung
enthaltenden Oberfläche
der Halbleiterschicht oder ist mit einer elektrisch leitenden Verbindung
elektrisch leitend verbunden, die zu der Oberfläche führt.
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Der erfindungsgemäße Feldeffekttransistor ist
somit ein Feldeffekttransistor, dessen Kanalbereich sich in vertikaler
Richtung zu der Oberfläche
der Halbleiterschicht oder zumindest quer zu dieser Oberfläche erstreckt.
Dadurch wird die für
den Feldeffekttransistor benötigte
Fläche
von der benötigten Kanallänge unabhängig oder
bei Schräglage
des Kanalbereiches nur über
einen Faktor kleiner als Eins abhängig. Im Vergleich zu einem
Planaren Feldeffekttransistor ist die Integration des Transistors
in eine integrierte elektrische Schaltung aber nicht aufwendiger,
weil der im Inneren der Halbleiterschicht liegende öffnungsferne
Anschlussbereich zu der zu prozessierenden Oberfläche führt oder
mit dieser Ober fläche über eine
elektrisch leitende Verbindung elektrisch leitend verbunden ist.
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Bei einer Weiterbildung des erfindungsgemäßen Feldeffekttransistors
haben die beiden Anschlussgebiete die gleiche Dotierstoffkonzentration und
Dotierstoffe des gleichen Leitungstyps, d.h. entweder n-leitend
oder p-leitend. Der Kanalbereich hat bei einer Ausgestaltung eine
Dotierung des entgegengesetzten Leitungstyps wie die Anschlussgebiete und
grenzt an beide Anschlussgebiete. Zusätzliche Dotierbereiche zwischen
den Anschlussgebieten sind bei dieser Ausgestaltung nicht vorhanden.
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Bei einer nächsten Ausgestaltung hat der Kanalbereich
eine Länge,
die mindestens zwei Dritteln der Tiefe der Vertiefung entspricht.
Die Vertiefung wird bei dieser Weiterbildung nur so tief eingebracht,
wie es zum Erzielen der erforderlichen Kanallänge erforderlich ist.
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Bei einer anderen Weiterbildung ist
die Vertiefung ein Graben. Die Länge
des Grabens bestimmt die Transistorweite, d.h. einen maßgeblichen
Parameter des Feldeffekttransistors. Bei einer alternativen Weiterbildung
ist die Vertiefung ein Loch, das eine Tiefe hat, die den Durchmesser
bzw. die Breite des Loches beispielsweise um mindestens das Zweifache übersteigt.
Der Durchmesser des Loches bestimmt die Transistorweite. Die Tiefe
bestimmt die Gatelänge.
Insbesondere bei zylinderförmigen
Löchern
lassen sich Schichten an der Lochwand sehr gleichmäßig abscheiden.
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Bei einer nächsten Weiterbildung des erfindungsgemäßen Feldeffekttransistors
liegt der Kanalbereich auf beiden Seiten des Grabens oder entlang des
gesamten Umfangs des Loches. Durch diese Maßnahmen lassen sich auch Transistoren
mit einer vergleichsweise großen
Transistorweite auf einfache Art herstellen.
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Bei einer alternativen Weiterbildung
liegt dagegen der Kanalbereich nur auf einer Seite des Grabens oder
nur entlang eines Teils des Umfangs des Loches. Transistoren, die
nur eine vergleichsweise kleine Weite benötigen, lassen sich so auf einfache Art
herstellen. Die nicht vom Kanalbereich belegten Bereiche am Graben
oder am Umfang des Loches werden zum Anordnen anderer Bauelemente
oder als Teil von Isolierbereichen genutzt.
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Bei einer nächsten Weiterbildung des erfindungsgemäßen Verfahrens
erstreckt sich der öffnungsferne
Anschlussbereich im Bereich von mehreren Vertiefungen, in denen
Steuerbereiche angeordnet sind. Beispielsweise enthält der Feldeffekttransistor
zwei, drei oder mehr Vertiefungen, die nach Art einer Kaskade aufgereiht
sind. Das Kaskadieren führt zu
einer weiteren Verringerung des Flächenbedarfs. Außerdem muss
der öffnungsferne
Anschlussbereich je Feldeffekttransistor unabhängig von der Anzahl der Kaskadierungen
nur einmal an die Oberfläche
geführt
werden.
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Bei einer nächsten Weiterbildung hat die
Vertiefung für
den Steuerbereich und eine mit einem elektrischen Isoliermaterial
gefüllte
Vertiefung zwischen dem Feldeffekttransistor und einem benachbarten
elektronischen Bauelement die gleiche Tiefe. Beide Vertiefungen
lassen sich so auf einfache Art in einem gemeinsamen Lithografieprozess
herstellen.
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Bei einer alternativen Weiterbildung
hat dagegen die Vertiefung für
den Steuerbereich eine kleinere Tiefe als eine vollständig mit
einem elektrischen Isoliermaterial gefüllte Vertiefung zwischen dem Feldeffekttransistor
und einem benachbarten elektronischen Bauelement. Diese Maßnahme gestattet
es, die Vertiefung für
das Isoliermaterial schmaler auszuführen, ohne dass die Isolierfähigkeit
im Vergleich zu einer breiteren Isolierung, die jedoch nicht so
tief ist, zu beeinträchtigen.
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Bei einer nächsten Weiterbildung haben
die einzelnen Elemente des Feldeffekttransistors Abmessungen und/oder
eine Struktur, die das Schalten von Spannungen größer 9 Volt,
größer 15 Volt,
jedoch kleiner als 30 Volt zulassen:
- – der Isolierbereich
hat beispielsweise eine Isolierstärke von mindestens 15 nm (Nanometer) oder
von mindestens 20 nm,
- – der
Abstand zwischen den Anschlussbereichen entlang der Vertiefung beträgt mindestens
0,4 μm (Mikrometer),
- – die
Anschlussbereiche haben einen flachen Dotierprofilgradienten von
etwa 200 nm/Dekade im Vergleich zu den Dotierprofilen planarer Feldeffekttransistoren.
Insbesondere lässt
sich der flache Dotierprofilgradient aufgrund unterschiedlicher
Eindringtiefen der Dotierstoffe auf einfache Art erzeugen.
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Durch die genannten Maßnahmen
lassen sich Feldeffekttransistoren erzeugen, die im Vergleich zu
planaren Feldeffekttransistoren mit den gleichen elektrischen Eigenschaften,
nur weniger als die Hälfte
des Flächenbedarfs
benötigen.
Die Einsparung von Fläche
ist in dem genannten Bereich der Schaltspannungen besonders groß und überwiegt den
herstellungstechnischen Aufwand zum Herstellen der Vertiefung deutlich.
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Die Erfindung betrifft außerdem eine
Verwendung des Feldeffekttransistors, insbesondere des Feldeffekttransistors
für die
genannten Schaltspannungen, als Ansteuerungstransistor an einer Wortleitung
oder einer Bitleitung eines Speicherzellenfeldes. Die genannten
Schaltspannungen sind insbesondere zum Löschen aber auch zum Programmieren
von nicht-flüchtigen
Speicherzellen erforderlich, wie z.B. von sogenannten Flash-Speichern, bei denen
sich nur mehrere Zellen gleichzeitig löschen lassen, oder von EEPROMs
(Electrical Erasable Programmable Read Only Memory).
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Insbesondere werden die erfindungsgemäßen Feldeffekttransistoren
bei einem Integrationsgrad des Speicherzellenfeldes eingesetzt,
bei dem das Speicherzellenfeld weniger als 30 Prozent der Chipfläche einer
Speichereinheit bei Verwendung von Planaren Feldeffekttransistoren
für die
Ansteuerung einnehmen würde.
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Die Erfindung betrifft außerdem ein
besonders einfaches Herstellungsverfahren zum Herstellen des erfindungsgemäßen Feldeffekttransistors,
bei dem:
- – eine
Halbleiterschicht mit einer zu prozessierenden Oberfläche bereitgestellt
wird,
- – ein
oberflächennaher
Anschlussbereich und ein oberflächenferner
Anschlussbereich in die Halbleiterschicht eindotiert werden,
- – mindestens
eine Vertiefung für
einen Steuerbereich vom oberflächennahen
Anschlussbereich bis zum oberflächenfernen
Anschlussbereich geätzt
wird,
- – eine
elektrische Isolierschicht in der Vertiefung abgeschieden wird,
und
- – in
die Vertiefung ein elektrisch leitfähiger Steuerbereich eingebracht
wird.
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Bei einer Weiterbildung des erfindungsgemäßen Verfahrens
wird das Dotieren der Anschlussbereiche vor dem Ätzen und dem Füllen der
Vertiefungen ausgeführt,
so dass sich eine einfache Prozessierung ergibt.
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Bei einer nächsten Weiterbildung wird ein Verbindungsbereich
dotiert, der von dem oberflächenfernen
Anschlussbereich zur Oberfläche
führt. Durch
das Dotieren wird auf einfache Art eine elektrisch leitende Verbindung
in der Halbleiterschicht hergestellt.
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Bei einer anderen Weiterbildung werden gleichzeitig
mit der Vertiefung für
den Steuerbereich Isoliervertiefungen geätzt, sogenannte Isoliergräben. Die
Isoliervertiefungen haben bei einer Ausgestaltung die gleiche Tiefe
wie die Vertiefung für
den Steuerbereich. Bei einer Alternative sind die Isoliervertiefungen
tiefer als die Vertiefung für
den Steuerbereich.
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Zur Herstellung der Isoliervertiefung
wird bei einer Weiterbildung ein zusätzliches Lithografieverfahren
zu den Lithografieverfahren zur Herstellung der Vertiefung für den Steuerbereich
ausgeführt.
Bei dem zusätzlichen
Lithografieverfahren werden die Isoliervertiefungen entweder in
ihrer gesamten Tiefe oder in der Tiefe geätzt, in der sie die Tiefe der
Vertiefung für
den Steuerbereich überschreiten.
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Bei einer anderen Weiterbildung mit
unterschiedlich tiefen Vertiefungen werden die Vertiefungen jedoch
mit einem gemeinsamen Ätzprozess
geätzt,
bei dem breitere Vertiefungen erheblich tiefer geätzt werden
als schmalere Vertiefungen.
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Andere Weiterbildungen sind der folgenden Beschreibung
von Ausführungsbeispielen
zu entnehmen. Im Folgenden werden Ausführungsbeispiele der Erfindung
an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
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1A bis 1J Zwischenstufen beim Herstellen
eines vertikalen Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel,
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2A und 2B Zwischenstufen beim Herstellen
eines vertikalen Feldeffekttransistors gemäß einem zweiten Ausführungsbeispiel,
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3 den
Einsatz von vertikalen Feldeffekttransistoren zur Ansteuerung eines
Speicherzellenfeldes in einem EEPROM,
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4 eine
Draufsicht auf einen vertikalen Feldeffekttransistor,
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5 einen
Schnitt durch einen vertikalen Feldeffekttransistor mit zweifach
kaskadierten Gate-Bereichen,
und
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6 eine
Draufsicht auf parallel geschaltete vertikale Feldeffekttransistoren
mit zylinderförmigen
Gate-Bereichen.
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Im Folgenden wird eine Prozessfolge
erläutert,
mit der vertikale Transistoren für
Schaltspannungen zwischen 9 Volt und 20 Volt mit einer beliebigen Kaskadierung
von Gatebereichen hergestellt werden können. Viele Prozessschritte
der Prozessfolge können
mit Prozessschritten zur Herstellung anderer Bauelemente der gleichen
integrierten Schaltungsanordnung kombiniert und gemeinsam durchgeführt werden,
z.B. mit Prozessschritten zur Herstellung von flachen Grabenisolationen
(STI – Shallow
Trench Isolation) oder von Gate-Stapeln planarer Feldeffekttransistoren.
Es werden zwei Prozessvarianten erläutert, von denen die erste
Prozessvariante vertikale Feldeffekttransistoren mit Gräben gleicher
Tiefe betrifft und an Hand der 1A bis 1J erläutert wird:
1A zeigt ein p-dotiertes
Halbleitersubstrat 10. In einem ersten Verfahrensschritt
wird eine Oxidschicht 12 aus Siliziumdioxid erzeugt, die
beispielsweise eine Dicke von 5 nm hat und bei 800°C durch eine trockene
Oxidation während
einer Oxidationsdauer von etwa zehn Minuten erzeugt worden ist.
Anschließend
wird eine Nitridschicht 14 abgeschieden, beispielsweise
aus Siliziumnitrid. Die Nitridschicht 14 hat beispielsweise
eine Dicke von 100 nm und wurde beispielsweise mit Hilfe eines LPCVD-Verfahrens (Low
Pressure Chemical Vapor Deposition) erzeugt. Anschließend werden
optional flache Isolationsgräben
in anderen Bereichen des Siliziumsubstrats 10 erzeugt.
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Im Rahmen eines Lithografieverfahrens
für einen
Drain-Bereich 16 wird anschließend eine Fotolackschicht auf
der Nitridschicht 14 aufgebracht, belichtet und entwickelt,
wobei eine Aussparung über dem
späteren
Drain-Bereich 16 entsteht. Anschließend wird eine Ionenimplantation
durchgeführt,
bei der der Drain-Bereich 16 stark n-dotiert wird, d.h. eine
n+-Dotierung erhält. Die
Reste der Fotolackschicht werden dann entfernt.
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Anschließend wird ein nächstes Lithografieverfahren
zur Erzeugung eines Source-Bereiches 18 durchgeführt. Dazu
wird eine Fotolackschicht 20 auf die Nitridschicht 14 aufgebracht.
Die Fotolackschicht 20 wird belichtet und entwickelt, wobei
eine Aussparung 22 entsteht, durch die bei einer folgenden
Ionenimplantation, siehe Pfeile 24, Ionen bis in den zu
dotierenden Source-Bereich 18 dringen.
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Der Drain-Bereich 16 und
der Source-Bereich 18 lassen sich auch mit der gleichen
Fotomaske herstellen, wenn sie gleiche laterale Ausdehnungen haben
sollen.
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Der Abstand von der Oberfläche des
Halbleitersubstrates 10 und damit von der Oberseite des Drain-Bereiches 16 und
der Mitte des Source-Bereiches 18 beträgt im Ausführungsbeispiel 1 μm. Als Dotierstoffkonzentration
im Drain-Bereich 16 und im Source-Bereich 18 wird
beispielsweise eine Konzentration von etwa 1020 cm–
3 (Dotieratome pro Kubikzentimer) gewählt.
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Wie in 1B dargestellt,
wird nach dem Entfernen der Reste der Fotolackschicht 20 eine
Fotolackschicht 50 auf die Nitridschicht 14 aufgebracht. Die
Fotolackschicht 50 wird belichtet und entwickelt, so dass
eine Aussparung 52 oberhalb der Randbereiche des Drain-Bereiches 16 bzw.
des Source-Bereiches 18 entsteht.
Durch die Aussparung 52 hindurch dringen in mehreren aufeinanderfolgenden
Implantationsschritten mit kleiner werdenden Implantationstiefen
Ionen, die einen vertikalen Verbindungsbereich 54 n+-dotieren.
Der Verbindungsbereich 54 verbindet im Ausführungsbeispiel
zunächst
den Drain-Bereich 16 und den Source-Bereich 18.
Nach der durch die Pfeile 56 dargestellten Ionenimplantation
werden die Reste der Fotolackschicht 50 entfernt.
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Die Implantationsschritte lassen
sich auch zu späteren
Zeitpunkten ausführen,
wenn dies im Rahmen der Gesamtprozessführung zweckmäßiger ist, z.B.
nach der Ätzung
von Gräben
zur Herstellung des Feldeffekttransistors.
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Wie in 1C gezeigt,
wird anschließend eine
Hartmaskenschicht 60 auf der Nitridschicht 14 aufgebracht.
Die Hartmaskenschicht 60 besteht beispielsweise aus TEOS
(Tetra-Ethyl-Ortho-Silicate).
In einem Lithografieverfahren wird auf der Hartmaskenschicht 60 eine
Fotolackschicht abgeschieden, belichtet und strukturiert. Danach
wird die Hartmaske 60 in Bereichen 62, 64, 66 und 68 oberhalb
von zu erzeugenden Gräben
in einem Ätzprozess
geöffnet.
In einem folgenden RIE-Ätzschritt
wird dann die Hartmaske 60 zum Erzeugen von Gräben 70, 72, 74 und 76 genutzt,
die in dieser Reihenfolge entlang des Drain-Bereiches 16 bzw.
entlang des Source-Bereiches 18 aufgereiht sind. Die Gräben 70, 72 und 74 haben
eine Breite B1 von beispielsweise 150 nm und eine Tiefe von beispielsweise
1 μm. Der
Graben 76 hat eine Breite B2, die im Ausführungsbeispiel
etwa doppelt so groß wie
die Breite B1 ist. Auch der Graben 76 ist im Ausführungsbeispiel
etwa 1 μm
tief. Alle Gräben 70 bis 76 reichen
bis zum Source-Bereich 18 und enden etwa in der Mitte des
Source-Bereiches 18. Der Graben 74 trennt den
Drain-Bereich 16 vom Verbindungsbereich 54. Bei
einem anderen Ausführungsbeispiel
sind die Gräben 70 bis 76 an
ihrem Boden stärker
abgerundet als in den 1C dargestellt.
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Anschließend werden die Reste der Hartmaske 60 entfernt.
Optional lassen sich anschließend
die Reste der Nidridschicht 14 entfernen. Im Ausführungsbeispiel
werden die Reste der Nitridschicht 14 jedoch nicht entfernt.
Wie in 1D dargestellt,
wird danach eine Oxidation zur Erzeugung einer dünnen Opferoxidschicht 100 durchgeführt, die beispielsweise
10 nm dick ist. Die Oxidation wird beispielsweise bei einer Temperatur
von 800°C
durchgeführt.
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Auf die Opferoxidschicht 100 wird
danach eine Opfernitridschicht 102 aufgebracht, die beispielsweise
6 nm dick ist und mit Hilfe eines LPCVD-Verfahrens (Low Pressure
Chemical Vapor Deposition) erzeugt wird.
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Wie in 1E gezeigt,
wird optional in die Gräben 70 bis 76 jeweils
ein Bodenoxid 120, 122, 124 bzw. 126 eingebracht,
z.B. in einem HDP-Verfahren (High Density Plasma). Das mit Hilfe
des HDP-Verfahrens abgeschiedene Oxid wird mit Hilfe eines Rückätzprozesses
zurückgeätzt, bis
nur noch das Bodenoxid 120, 122, 124 bzw. 126 am
Boden der Gräben 70 bis 76 verbleibt.
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Die Gräben 70 bis 76 werden
danach mit einem undotierten Opferpolysilizium 130 aufgefüllt. Das
Opferpolysilizium 130 wird danach in einem Planarisierungsschritt
bis an die Oberkante der Gräben 70 bis 76 abgetragen,
z.B. mit Hilfe eines chemisch-mechanischen Polierverfahrens.
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Wie in 1F gezeigt,
wird in einem folgenden Verfahrensschritt eine Fotolackschicht 140 auf die
planarisierte Fläche
aufgebracht, belichtet und entwickelt, wobei Aussparungen 142, 144 und 146 oberhalb
des Grabens 70, 74 bzw. 76 entstehen. Oberhalb
des Grabens 72 ist die Fotolackschicht 140 dagegen
geschlossen. Das in den Gräben 70, 74 und 76 angeordnete
Opferpolysilizium 130 wird danach nass-chemisch selektiv
zu der Opfernitridschicht 102 geätzt. In den Gräben 70, 74 und 76 verbleibt
das Bodenoxid 120, 124 bzw. 126. Reste
der Fotolackschicht 140 werden danach entfernt.
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Optional lässt sich in einem folgenden Ätzschritt
die Opfernitridschicht 102 an den Wänden der Gräben 70, 74 und 76 entfernen.
Dies ist jedoch nicht zwingend erforderlich, weil die Opfernitridschicht 102 auch
in den Gräben 70, 74 bzw. 76 verbleiben
kann.
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Wie in 1G dargestellt,
wird anschließend in
den Gräben 70, 74 und 76 Isolationsmaterial 150 abgelagert,
z.B. TEOS. Das Isolationsmaterial 150 erstreckt sich auch über den
Rand der Gräben 70, 74 und 76,
so dass es die Gräben 70, 74 und 76 füllt und zugleich
in anderen Teilen des Transistors als Isolationsschicht wirkt.
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Wie in 1H gezeigt,
wird anschließend eine
Fotolackschicht 160 aufgebracht, belichtet und entwickelt,
so dass eine Aussparung 162 oberhalb des Grabens 72 entsteht,
in dem ein Gate-Bereich ausgebildet werden soll. Danach wird die
Isolationsschicht 150 im Bereich der Aussparung 162 entfernt. In
einem folgenden Prozessschritt wird das Opferpolysilizium 130 aus
dem Graben 72 entfernt, z.B. mit Hilfe eines nasschemischen Ätzprozesses
selektiv zu der Opfernitridschicht 102 innerhalb des Grabens 72.
Es verbleibt das Bodenoxid 122 im Graben 72. Die
Reste der Fotolackschicht 160 werden anschließend entfernt.
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Wie in 1I gezeigt,
werden dann die Opfernitridschicht 102 und die Opferoxidschicht 100 innerhalb
des Grabens 72 mit Hilfe zweier Ätzprozesse entfernt. Damit
ist der Graben 72 frei für die Abscheidung eines Gateoxids
in einem nachfolgenden Verfahrensschritt. Am Boden- des Grabens 72 verbleibt weiterhin
das Bodenoxid 122, das die saubere Abscheidung des Gateoxids
im Bereich der Ecken des Grabens 72 und im Bereich der
unteren Kanten des Grabens 72 begünstigt.
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Wie in 1J gezeigt,
wird eine Gateoxidschicht 170 an den Seitenwänden des
Grabens 72 mit Hilfe einer thermischen Oxidation abgeschieden. Die
Gateoxidschicht 170 besteht bei spielsweise aus Siliziumdioxid
und hat beispielsweise eine Dicke von 20 nm. Die Oxidation zum Erzeugen
der Gateoxidschicht 170 wird beispielsweise in einem Temperaturbereich
von 800°C
bis 1000°C
durchgeführt.
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In einem folgenden Verfahrensschritt
wird im Graben 72 amorphes Silizium 172 abgeschieden, das
beispielsweise n-dotiert und damit elektrisch leitfähig ist.
Der Graben 72 wird beispielsweise mit Hilfe eines LPCVD-Verfahrens
konform gefüllt,
so dass keine Löcher
bzw. Voids innerhalb des Grabens 72 entstehen. Danach wird
ein chemisch-mechanisches Polierverfahren durchgeführt, das
auf dem Isoliermaterial 150 stoppt.
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Optional wird anschließend eine
Oxidkappe oberhalb des Grabens 72 bei beispielsweise einer Temperatur
von 900°C
und einer Oxidationsdauer von beispielsweise zehn Minuten in einem
Nassoxidationsprozess erzeugt.
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In nachfolgenden Verfahrensschritten
werden Kontaktlöcher
geätzt,
die zum Drain-Bereich 16, zum Verbindungsbereich 54 bzw.
zu dem durch das amorphe Silizium 172 gebildeten Gate-Bereich führen. Danach
werden die bekannten Verfahrensschritte zum Herstellen von Transistoren
ausgeführt.
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Der entstandene MOS Transistor (Metal
Oxide Semiconductor) mit vertikalem Kanal kann wie folgt beschrieben
werden:
- – Sourcegebiet 16,
- – Draingebiet 18 mit
elektrischem Anschluss 54 des Draingebiets,
- – Kanalgebiet
(active area) 180 und 182.
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Die Gatelänge ist gleich der Entfernung
von dem Sourcegebiet 16 zum Draingebiet 18, also
etwa gleich der Tiefe des Grabens. Die Gateweite ist gleich der
in den Querschnittsbildern nicht gezeigten Länge des Grabens 72.
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Die Herstellung eines p-Kanal-Feldeffekttransistors
erfolgt grundsätzlich
auf die gleiche Art und Weise, wie an Hand der 1A bis 1J erläutert. Dabei
wird jedoch von einem n-dotierten
Siliziumsubstrat 10 oder einer entsprechend dotierten Wanne ausgegangen.
Die an Hand der 1A bis 1J erzeugten Dotierungen
werden mit Dotiermaterial des entgegengesetzten Leitungstyps ausgeführt.
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Die an Hand der 1A bis 1J erläuterte Prozessfolge
mit gleich tiefen Gräben 70 bis 76 führt bereits
zu einem verringerten Platzbedarf von vertikalen Transistoren großer Gatelänge im Vergleich
zu üblichen
planaren Transistoren gleicher Gatelänge. Bei unterschiedlich tiefen
Gräben
für den
vertikalen Transistor und die Isolation lässt sich dieser Platzbedarf
bei einer zweiten Verfahrensvariante weiter verringern. Auch bei
der zweiten Verfahrensvariante werden im Wesentlichen die an Hand
der 1A bis 1J erläuterten Prozessschritte ausgeführt. Unterschiede
werden an Hand der 2A und 2B erläutert.
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Bei der zweiten Verfahrensvariante
werden zunächst
alle Verfahrensschritte ausgeführt,
die oben an Hand der 1A bis 1C erläutert worden sind. Jedoch wird
ein dem Graben 76 entsprechender Graben 76a mit
der Grabenbreite B1 hergestellt, d.h. vier Gräben 70a bis 76a haben
die gleiche Breite B1 und die gleiche Tiefe. In 2A sind gleiche Elemente wie in den 1A bis 1B mit gleichen Bezugszeichen, jedoch
mit einem nachgestellten Kleinbuchstaben a bezeichnet. So verlaufen
die Gräben 70a bis 76a durch
ausgesparte Bereiche 62a bis 68a einer Hartmaskenschicht 60a.
Die Hartmaskenschicht 60a wurde auf einer Nitridschicht 14a aufgebracht,
die ihrerseits auf einer dünnen
Oxidschicht 12a liegt. Alle Gräben 70a bis 76a liegen
in einem Siliziumsubstrat 10a. Unmittelbar unterhalb der
Oxidschicht 12a liegt ein Drain-Bereich 16a, der dem Drain-Bereich 16 entspricht.
Die Gräben 62a bis 68a erstrecken
sich bis in einen "vergrabenen" Source-Bereich 18a.
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Die Gräben 70a bis 76a werden
anschließend
mit einem Füllmaterial 200 gefüllt, das
leicht selektiv gegen Silizium entfernt werden kann, z.B. ein Fotolack,
polykristallines Germanium oder polykristallines Siliziumgermanium.
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Wie in 2B dargestellt,
wird das Füllmaterial 200 anschließend nach
der Durchführung
eines Lithografieverfahrens wieder aus den Gräben 70a und 76a mit
Hilfe eines Ätzschrittes
entfernt. Danach wird eine zusätzliche Ätzung ausgeführt, bei
der die Gräben 70a und 76a vertieft
werden, so dass ihr Boden 202 bzw. 204 deutlich
unterhalb des Source-Bereiches 18a liegt.
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Im Anschluss an die an Hand der 2B erläuterten Prozessschritte werden
die oben an Hand der 1D bis 1J erzeugten Prozessschritte
ausgeführt.
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Auf gleiche Weise wie an Hand der 2A und 2B erläutert, lassen sich auch p-Feldeffekttransistoren
herstellen.
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Bei der zuletzt erläuterten
Prozessvariante wird die Länge
des Gate-Bereiches ebenfalls im Wesentlichen durch die Tiefe des
Grabens 72a bestimmt. Die Isolation zum benachbarten Bauelement hat
jedoch nur noch eine Breite B1 des tiefen Grabens 76a,
beispielsweise nur rund 100 bis 200 nm.
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3 zeigt
den Einsatz von vertikalen Feldeffekttransistoren 220 bis 226 eines
Speicherzellenfeldes 230. Die vertikalen Feldeffekttransistoren 220 bis 226 sind
Bestandteil einer Ansteuereinheit 232, die von dem Speicherzellenfeld 230 in 3 durch eine gestrichelte
Linie 234 getrennt ist.
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Die Ansteuereinheit 232 steuert
das Speicherzellenfeld 230 beispielsweise nach dem sogenannten
NOR-Verfahren oder nach dem NAND-Verfahren an.
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Die vertikalen Transistoren 220 bis 226 wurden
mit einem Verfahren hergestellt, wie es oben an Hand der 1A bis 1J bzw. 2A und 2B erläutert worden ist. Anschlüsse 240, 242, 244 und 246 der Transistoren 220, 222, 224 bzw. 226 liegen
in dieser Reihenfolge auf Potentialen von 10 Volt, 16 Volt, –10 Volt
bzw. +10 Volt. Gate-Anschlüsse 250 bis 256 der Transistoren 220 bis 226 werden
durch eine nicht dargestellte Steuereinheit angesteuert, um Speicherzellen
des Speicherzellenfeldes 230 gemäß einem Programmierverfahren
bzw. Löschverfahren
anzusteuern. Die Ansteuerverfahren sind jedoch nicht Gegenstand
der vorliegenden Anmeldung sind und werden deshalb nicht näher erläutert.
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In 3 ist
eine Prinzipschaltung für
eine Speicherzelle 260 des Speicherzellenfeldes 230 angegeben.
Weitere Speicherzellen einer Speichermatrix sind durch Pfeile 262 angedeutet.
Die anderen Speicherzellen des Speicherzellenfeldes 230 sind wie
die Speicherzelle 260 aufgebaut.
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Die Speicherzelle 260 enthält einen
Speichertransistor 264 und einen Ansteuertransistor 266. Der
Speichertransistor 264 ist ein Feldeffekttransistor mit
einer ladungsspeichernden Zwischenschicht 268 zwischen
einem Gate-Anschluss 270 und einem Kanalbereich. Der Gate-Anschluss 270 ist
mit einer Wortleitung 272 verbunden, die zu einem Anschluss 274 des
Transistors 224 und zu einem Anschluss 276 des
Transistors 226 führt.
Ein Anschluss 278 des Transistors 264 führt zu einer
Hilfsleitung 280, deren Potential für das Programmieren und Löschen der Speicherzelle 260 keinen
Einfluss hat. Ein Anschluss 282 des Transistors 264 ist
mit einem Anschluss 284 des Transistors 266 verbunden.
Ein Gate-Anschluss 286 des Transistors 266 führt zu einer
weiteren Wortleitung 288, die mit einem Anschluss 290 des
Transistors 220 und mit einem Anschluss 292 des
Transistors 222 verbunden ist.
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Ein Anschluss 294 des Transistors 266 ist
mit einer Bitleitung 296 verbunden, an die durch die Ansteuereinheit 232 beim Programmieren
eine Spannung von 6 Volt und beim Löschen der Speicherzelle 260 eine
Spannung von 0 Volt angelegt wird.
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Die an Hand der 3 erläuterten
Speicherzellen sind Speicherzellen eines EEPROM. Bei sogenannten
Flash-Speicherbausteinen
gibt es in einer Speicherzelle 260 nur einen Speichertransistor.
Ein Ansteuertransistor 266 ist nicht erforderlich. Bei
einem anderen Ausführungsbeispiel
sind der Speichertransistor 264 und der Ansteuertransistor 266 in
einem Transistor realisiert, d.h. in einem sogenannten Split-Gate-Transistor.
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Allen genannten Zellstrukturen ist
jedoch gemeinsam, dass betragsmäßig vergleichsweise
hohe Löschspannungen
und Programmierspannungen erforderlich sind, die mit Hilfe der vertikalen
Feldeffekttransistoren 250 bis 256 erzeugt werden.
Durch die Verwendung der vertikalen Transistoren 250 bis 256 lässt sich
die Ansteuereinheit 262 mit zunehmendem Integrationsgrad
auf gleiche Weise verkleinern, wie das Speicherzellenfeld 230.
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4 zeigt
eine Draufsicht auf den vertikalen Feldeffekttransistor 222,
der gemäß der ersten Prozessvariante
hergestellt worden ist. Ein Rechteck 300 umschreibt die
für den
Transistor 222 benötigte Chipfläche einschließlich eines
Isolationsabstandes zu benachbarten Bauelementen. Ein Isolationsabstand
A1 in Längsrichtung
des Rechtecks 300 hat die Breite B1 des Grabens 76.
Ein Isolationsabstand A2 in Querrichtung des Rechtecks 300 hat
ebenfalls die Breite B1. In 4 ist
außerdem
eine Grabenlänge L1
eingezeichnet. Da die Wände
auf beiden Seiten des Grabens 72 zur Transistorweite beitragen,
ist die elektrisch wirksame Weite W doppelt so groß wie die Grabenlänge L1.
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In 4 sind
außerdem
Source-Kontakte 310 bis 314 dargestellt, die über den
Verbindungsbereich 54 zu dem vergrabenen Source-Bereich 18 führen. Links
des Grabens 72 für
den Steu erbereich liegen zwei Drain-Kontakte 320 und 322,
die zu dem Drain-Bereich 16 zwischen den Gräben 70 und 72 führen. Zwei
rechts des Grabens 72 liegende Drain-Kontakte 324 und 326 führen zum
Drain-Bereich zwischen dem Graben 72 und dem Graben 74.
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Um Aufladungen des Siliziumsubstrats 10 im Bereich
des Feldeffekttransistors 222 zu verhindern, gibt es zwischen
den Drain-Kontakten 320 und 322 einen Substrat-Kontakt 340 sowie
zwischen den Drain-Kontakten 324 und 326 einen
Substrat-Kontakt 342.
Die Substrat-Kontakte 340 und 342 sind gegen den
Drain-Bereich 16 isoliert. Durch die Verwendung der Substrat-Kontakte 340 und 342 können separate n-,
p- und sogenannte Tripel-Wannen, wie sie heute üblich sind, entfallen.
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Bei anderen Ausführungsbeispielen liegt der Drain-Bereich
am Ende der Gräben 70 bis 76 und
der Source-Bereich in der Nähe
der Substratoberfläche.
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5 zeigt
einen Querschnitt durch einen vertikalen Feldeffekttransistor 350 mit
zweifach kaskadierten Gate-Bereichen.
Bei der Herstellung des Feldeffekttransistors 350 werden
vier Gräben 70b, 72b, 74b und 76b erzeugt,
die den Gräben 70 bis 76 bzw.
den Gräben 70a bis 76a entsprechen.
Zwischen dem Graben 72b und dem Graben 74b wurde
jedoch noch ein zusätzlicher
Graben 352 erzeugt, der die gleichen Abmessungen und die
gleichen Füllungen wie
der Graben 72b hat. Außerdem
ist der Abstand zwischen den Gräben 72b und 74b beim
Transistor 350 etwa doppelt so groß wie der Abstand zwischen den
Gräben 72 und 74 bzw.
zwischen den Gräben 72a und 74a,
um Raum für
den Graben 352 zu schaffen.
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Wie in 5 gut
zu erkennen, bildet sich der Kanal entlang von vertikalen Seitenwänden 360 bis 366 des
Grabens 72b bzw. des Grabens 352 aus. Pfeile 370 bis 376 deuten
den vierfachen Stromfluss von Drain-Bereichen 16c zu einem
Source-Bereich 18c an. Die Steuerbereiche in den Gräben 72b und 352 sind elektrisch
parallel geschaltet, siehe Verbindungen 380. Auch die Drain-Bereich 16c sind
elektrisch parallel geschaltet, siehe Verbindungen 382. Die
Kanallänge
l eines Kanals wird durch einen Pfeil in 5 dargestellt.
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Bei anderen Ausführungsbeispielen werden mehr
als zwei Steuerbereiche bzw. mehr als vier Kanalbereiche in einem
Transistor kaskadiert.
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In den Ansteuereinheiten zum Ansteuern
eines Speicherzellenfeldes werden zu einem großen Teil auch Transistoren
mit einer minimalen Weite W verwendet. Typische Werte für ein Minimalmaß eines auf
5 Volt ausgelegten Transistors sind: W = 0,35 μm, L = 0,7 μm und A = 0,9 μm. Wenn so
schmale Transistoren benötigt
werden, kann sich das hochdotierte Anschlussgebiet 54, 54a bzw. 54b direkt
an den Graben 72b für
den Steuerbereich anschließen.
Der Kanal bildet sich in diesem Fall nur an einer Grabenwand aus,
z.B. an der Wand 360 des Grabens 72b.
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6 zeigt
eine Draufsicht auf drei parallel geschaltete vertikale Feldeffekttransistoren 400, 402 und 404,
die an Stelle der Gräben
zylinderförmige Vertiefungen
für die
Steuerbereiche haben. Selbstverständlich kann beispielsweise
auch nur ein Feldeffekttransistor 400 allein als Einzeltransistor
hergestellt werden. Der Einsatz von zylinderförmigen Vertiefungen bietet
sich insbesondere für
sehr weite Transistoren an, weil mit zylinderförmigen Vertiefungen die Reduzierung
der Layout-Weite besonders hoch ist. Es gilt U = 2 Pi r, wobei U
der Umfang bzw. die Weite, Pi die gleichnamige Zahl und r der Radius der
zylinderförmigen
Vertiefung sind.
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Bei den oben an Hand der 1A bis 1J, und der 2A und 2B erläuterten
Feldeffekttransistoren ist das Kanalgebiet vollständig vom
Substrat isoliert, nämlich
lateral durch die Gräben
und in die Tiefe durch den vergrabenen Source- bzw. Drain-Bereich. Aufgrund dieser
Anordnung ähnelt
ein solcher Transistor in gewisser Weise einem SOI-Transistor (Silicon
On Insulator). Die sogenannte Punch-Festigkeit von SOI-Transistoren
ist deutlich besser als die von Bulk-Transistoren. Dieser Vorteil überträgt sich auch
auf die vertikalen Feldeffekttransistoren. Dadurch lässt sich
die Tiefe der vertikalen Transistoren verringern.
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Außerdem wird durch die Übernahme
von Eigenschaften eines SOI-Transistors die sogenannte Treiberfähigkeit
des vertikalen Feldeffekttransistors erhöht. Die Transistorweite kann
dadurch bei sonst gleichbleibenden elektrischen Eigenschaften verringert
werden.
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- 10,
10b
- Siliziumsubstrat
- 12,
12a
- Oxidschicht
- 14,
14a
- Nitridschicht
- 16,
16a, 16c
- Drain-Bereich
- 18,
18a, 18c
- Source-Bereich
- 20
- Fotolackschicht
- 22
- Aussparung
- 24
- Pfeil
- 50
- Fotolackschicht
- 52
- Aussparung
- 54,
54a, 54b
- Verbindungsleitung
- 56
- Pfeil
- 60,
60a
- Hartmaske
- 62
bis 68
- Bereich
- 62a
bis 68b
- Bereich
- 70
bis 76
- Graben
- 70a
bis 76a
- Graben
- 70b
bis 76b
- Graben
- B1,
B2
- Breite
- 100
- Opferoxidschicht
- 102
- Opfernitridschicht
- 120
bis 126
- Bodenoxid
- 130
- Opferpolysilizium
- 140
- Fotolackschicht
- 142
bis 146
- Aussparung
- 150
- Isoliermaterial
- 160
- Fotolackschicht
- 162
- Aussparung
- 170
- Gateoxid
- 172
- amorphes
Silizium
- 180,
182
- Kanalbereich
- 200
- Füllmaterial
- 202,
204
- Boden
- 220
bis 226
- vertikaler
Transistor
- 230
- Speicherzellenfeld
- 232
- Ansteuereinheit
- 234
- gestrichelte
Linie
- 240
bis 246
- Anschluss
- 250
bis 256
- Gate-Anschluss
- 260
- Speicherzelle
- 262
- Pfeil
- 264
- Speichertransistor
- 266
- Ansteuertransistor
- 268
- Zwischenschicht
- 270
- Gate-Anschluss
- 272
- Wortleitung
- 274,
276
- Anschluss
- 278
- Anschluss
- 280
- Hilfsleitung
- 282,
284
- Anschluss
- 286
- Gate-Anschluss
- 288
- Wortleitung
- 290,
292
- Anschluss
- 294
- Anschluss
- 296
- Bitleitung
- 300
- Rechteck
- A1,
A2
- Isolierbreite
- L1
- Grabenlänge
- 310
bis 314
- Source-Kontakt
- 320
bis 326
- Drain-Kontakt
- 340,
342
- Substrat-Kontakt
- 350
- vertikaler
Feldeffekttransistor
- 352
- Graben
- 360
bis 366
- Seitenwand
- 370
bis 376
- Pfeil
- 380,
382
- Verbindung
- l
- Kanallänge
- 400
bis 404
- vertikaler
Transistor