JP4926401B2 - 電界効果トランジスタ、その使用、およびその製造方法 - Google Patents

電界効果トランジスタ、その使用、およびその製造方法 Download PDF

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Description

本発明は、半導体層内に、ドープチャネル領域、ドレインあるいはソースと呼ばれる２つの接続領域、ゲートと呼ばれる制御領域、および制御領域とチャネル領域との間の電気的絶縁領域を含む、電界効果トランジスタに関する。
半導体層は、１０−４Ω／ｃｍから１０８Ω／ｃｍ（センチメートル毎オーム）の間の特定の電気抵抗を有する材料、例えばシリコンあるいはガリウム砒素からなる。半導体層は、例えば、ｎドーピングあるいはｐドーピングを有する半導体基板である。しかしながら、半導体層が、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術によって、絶縁基板上に提供される技術が存在する。
電界効果トランジスタは、チャネル領域に形成されるチャネルの種類によって、ｎチャネルトランジスタおよびｐチャネルトランジスタに区別される。
多数の電界効果トランジスタが集積回路内に配置されるため、すでに電界効果トランジスタ構造に関する小規模な改善あるいは変更が、かなりの改善と歩留まり向上を導き得る。
特に簡易な方法によって製造可能であるとともに、特に、処理される半導体ウェーハの表面において、狭い面積要求によって製造可能な、容易に構成された電界効果トランジスタを提供することにある。さらに、該電界効果トランジスタの使用およびその製造方法を提供することにある。
電界効果トランジスタに関する課題は、請求項１に提示された特徴によって解決される。さらなる形態は、従属請求項に提示される。
本発明による電界効果トランジスタは、半導体層内に窪みに含み、その窪み内に制御領域および電気的絶縁領域が配置される。チャネル領域が、半導体層内において窪みに沿って配置される。窪みは、半導体の処理される表面内に開口部を有し、開口部に近傍に１つの接続領域が位置する。他の接続領域が、開口部近傍の接続領域より、開口部からより離れた位置に位置する。そのため、この他の接続領域は、開口部遠方の接続領域と記される。開口部遠方の接続領域は、例えば、窪みの末端に位置する。本発明による電界効果トランジスタにおいては、開口部遠方の接続領域は、半導体層内部から開口部を有する半導体層の表面まで達するか、あるいは表面まで達する導電性接続と結合される。
本発明による電界効果トランジスタは、そのチャネル領域が半導体層の表面に対して垂直に伸びる、あるいは少なくともその表面を横切るように伸びる、電界効果トランジスタである。それにより、電界効果トランジスタに要求される表面積が、要求されるチャネル長に依存せず、あるいは傾斜したチャネル領域の場合、単に１より小さい係数に依存する。しかしながら、半導体層内に位置する開口部遠方の接続領域が処理される表面まで達するか、あるいは表面と導電性接続を介して電気的に結合されるため、プレーナ電界効果トランジスタと比較して、集積回路内での本発明のトランジスタの集積は、労力をより必要とされない。
本発明の電界効果トランジスタのさらなる形態において、２つの接続領域は、同一のドーパント濃度および同一の導電型、すなわちｎ型あるいはｐ型のドーパントを含む。チャネル領域は、一形態において、接続領域とは逆の導電型のドーピングを有し、２つのドープ接続領域と境界をなす。この形態において、接続領域間の追加のドーピング領域は、存在しない。
次の形態において、チャネル領域は、窪みの深さの少なくとも３分の２の長さを有する。このさらなる形態において、窪みは、要求されるチャネル長を得るために必要な深さであるように提供される。
他のさらなる形態において、窪みはトレンチである。トレンチの長さは、トランジスタの幅、すなわち電界効果トランジスタの重要なパラメータを決定する。さらなる形態の変形において、窪みは穴であり、この穴は、その直径あるいは幅に対して、例えば少なくとも２倍以上の深さを有する。この穴の直径はトランジスタの幅を決定する。深さはゲート長を決定する。特に円筒型の穴の場合には、穴壁の層は均一に堆積され得る。
本発明の電界効果トランジスタの次のさらなる形態において、チャネル領域は、トレンチの両側部上に、あるいは穴の全周囲に沿って位置する。この処置により、比較的大きなトランジスタ幅が簡易な方法によって製造され得る。
これに対して、さらなる形態の変形例においては、チャネル領域は、単にトレンチの１つの側部上に、あるいは単に穴の周囲に一部に沿って位置する。比較的小さい幅を必要とするトランジスタが、簡易な方法によって製造され得る。チャネル領域によって覆われないトレンチあるいは穴の領域は、他の部品の配置あるいは絶縁部分として利用される。
本発明の電界効果トランジスタの次のさらなる形態において、開口部遠方のドープ接続領域は、内部に制御領域が配置された複数の窪みの領域に広がる。例えば、電界効果トランジスタは、カスケード接続された２箇所、３箇所あるいはそれ以上の窪みを含む。カスケード接続は、さらなる表面積要求を低減させる。さらに、開口部遠方のドープ接続領域は、各電界効果トランジスタにおいて、カスケード接続の数によらず、単に一度だけ表面に達する必要がある。
次のさらなる形態においては、制御領域のための窪みの深さと、電界効果トランジスタとそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪みの深さとは、同一である。該２つの窪みは、一般のリソグラフィープロセスによって容易に製造されえる。
これに対して、さらなる形態の変形例においては、制御領域のための窪みの深さは、電界効果トランジスタとそれに隣接する電気部品との間の、電気的絶縁材料によって充填された窪みの深さより小さい。この処置は、それほど深くない広い絶縁と比較して、絶縁特性を損なうことなく、絶縁材料のために窪みをより狭く実施することを可能にする。
次のさらなる形態においては、電界効果トランジスタの各素子は、９ボルトよりも大きく、あるいは１５ボルトよりも大きく、しかしながら３０ボルトよりも小さい電圧のスイッチを許容する寸法、および／または構造を有する：
−絶縁領域は、例えば少なくとも１５ｎｍ（ナノメートル）あるいは少なくとも２０ｎｍの絶縁厚さを有し、
−窪みに沿った接続領域の間隔は、少なくとも０、４μｍ（マイクロメートル）であり
−接続領域は、プレーナ電界効果トランジスタのドーピング特性と比較して、ほぼ２００ｎｍ／ｄｅｃａｄｅの平坦ドーピング特性勾配を有し、特に、平坦ドーピング特性勾配によって、ドーパントの様々な挿入深さを容易に得られる。
上記処置によって、プレーナ電界効果トランジスタと比較して、同一の電気特性を有し、半分より少ない表面積しか要求しない電界効果トランジスタが、製造され得る。表面積の節約は、スイッチング電圧の上記領域において特に大きく、窪みの製造に対する製造技術コストにおいて明確に有利である。
本発明は、さらに、電界効果トランジスタの使用、特に、メモリセルアレイのワード線あるいはビット線の制御トランジスタとして、上記スイッチング電圧用の電界効果トランジスタの使用に関する。上記スイッチング電圧は、特に、例えば複数のセルが同時に消去されるフラッシュメモリ、あるいはＥＥＰＲＯＭ（電気的消去およびプログラミング可能な読み出し専用メモリ）のような不揮発性メモリセルの消去およびプログラミングのために要求される。
特に本発明の電界効果トランジスタは、制御のためにプレーナ電界効果トランジスタが使用される場合において、メモリセルアレイが、メモリユニットのチップ面積の３０％より少なく占める、メモリセルアレイの集積度において、導入される。
本発明は、さらに、本発明による電界効果トランジスタの特に容易な製造方法に関する。本発明の製造方法において：
−処理される表面を有する半導体基板が準備され、
−表面近傍の接続領域と表面遠方の接続領域とが半導体基板内にドーピング形成され、
−表面近傍の接続領域から表面遠方の接続領域まで達する、少なくとも１つの制御領域のための窪みがエッチングされ、
−電気的絶縁層が窪み内に堆積され、
−窪み内に導電性の制御領域が導入される。
本発明による方法のさらなる形態においては、接続領域のドーピングが、窪みのエッチングおよび充填の前に実施され、そのため、容易な処理が生じる。
次のさらなる形態においては、表面遠方の接続領域から半導体層の表面までの結合領域がドーピングされる。このドーピングによって、容易な方法において、半導体層内に導電性結合が製造される。
他のさらなる形態においては、制御領域のための窪みと同時に、絶縁窪み、いわゆる絶縁トレンチがエッチングされる。絶縁トレンチは、一実施形態においては、制御領域のための窪みの深さと同一の深さを有する。変形例においては、絶縁トレンチは、一実施形態においては、制御領域のための窪みより深い。
絶縁トレンチを製造するために、さらなる形態においては、制御領域のための窪みを製造するためのリソグラフィー工程に加えて追加リソグラフィー工程が実施される。追加リソグラフィー工程において、リソグラフィー窪みは、その全深さまでエッチングされるか、あるいは、制御領域のための窪みの深さを超える深さまでエッチングされる。
様々な深さの窪みを伴う他のさらなる形態においては、各窪みは共通のエッチングプロセスにおいて形成され、その際、より広い窪みは、より狭い窪みに比べて十分深くエッチングされる。
他のさらなる形態は、以下の実施例から抽出される。
次に、本発明の実施例が図面を参照して説明される。
以下において、任意にカスケードされたゲート領域を有し、９ボルトから２０ボルトのスイッチング電圧用の縦型電界効果トランジスタが製造され得るための、プロセス手順が説明される。プロセス手順の多くは、同一の集積回路構造の他の部品の製造プロセス工程と、例えば、平坦トレンチ分離（ＳＴＩ−シャロートレンチ分離）の製造プロセス工程、あるいはゲートスタックプレーナ型電界効果トランジスタの製造プロセス工程と、組み合わせて、および共通に実施され得る。２つのプロセス例が説明され、そのうち第１のプロセス例は。同一の深さを有するトレンチを有する縦型電界効果トランジスタに関係し、図１Ａ〜図１Ｊを参照して説明される。
図１Ａは、ｐドープ半導体基板１０を示す。第１の方法工程においては、酸化シリコンからなる酸化物層１２が生成される。酸化物層１２は、例えば５ｎｍの厚さを有し、ほぼ１０分間の酸化時間において８００°Ｃのドライ酸化によって生成される。続いて、例えば窒化シリコンからなる窒化物層１４が、堆積される。窒化物層１４は、例えば１００ｎｍの厚さを有し、例えばＬＰＣＶＤ（低圧化学気相成長）法を用いて生成される。続いて、シリコン基板１０の他の領域内に、選択的に平坦な分離トレンチが生成される。
ドレイン領域１６のためにリソグラフィー法の範囲において、続いてフォトレジスト層が窒化物層１４の上に提供され、露光され、現像される。その際、後のドレイン領域１６上に空隙が生成される。続いて、イオン注入が実施され、その際、ドレイン領域１６が強くｎドープされる、すなわちｎ＋ドーピングが得られる。続いて、残留するフォトレジスト層が除去される。
続いて、ソース領域１８を形成するために、次のリソグラフィー法が実施される。そのために、フォトレジスト層２０が窒化物層１４の上に提供される。フォトレジスト層２０は露光され、現像される。その際、空所２２が出現し、次のイオン注入（矢印２４参照）において、空所２２を介してイオンがドーピングされるソース領域１８まで侵入する。
ドレイン領域１６およびソース領域１８は、同一の横方向の広がりを有する場合、同一のフォトマスクを使用して製造され得る。
半導体基板１０の表面と、およびそれによるドレイン領域１６と、ソース領域１８の中間との距離は、本実施例では、１μｍである。ドレイン領域１６およびソース領域１８のドーピング密度は、例えばほぼ１０２０ｃｍ−３（立方センチメートル毎のドーピング原子）の密度に選ばれる。
図１Ｂに示されるように、残留するフォトレジスト層２０の除去後においてフォトレジスト層５０が窒化物層１４の上に提供される。フォトレジスト層５０は露光され、現像され、その結果、空所５２がドレイン領域１６、あるいはソース領域１８の縁部の上方に生成される。小さくされたイオン注入深度を伴う連続する注入工程において、イオンは、空所５２を介して、内部に侵入し、垂直の結合領域５４をｎ＋にドーピングする。結合領域５４は、実施例においては、まずドレイン領域１６とソース領域１８とを結合する。矢印５６で示されるイオン注入の後に、残留するフォトレジスト層５０が除去される。
注入工程は、後の時点において、全プロセスの範囲において適正な場合、例えば電界効果トランジスタのためにトレンチのエッチングの後において、実施され得る。
図１Ｃに示されるように、続いて、ハードマスク６０が窒化物層１４の上に提供される。ハードマスク６０は、例えばＴＥＯＳ（テトラエチルオルトシリケート）からなる。リソグラフィー法において、ハードマスク６０の上にフォトレジスト層が堆積され、露光され、パターニングされる。その後、生成されるトレンチの上方の領域（６２、６４、６６、および６８）内のハードマスク６０は、エッチングプロセスにおいて開口される。続くＲＩＥエッチング工程において、この順序においてドレイン領域１６、あるいはソース領域１８に沿って並ぶトレンチ（７０、７２、７４および７６）の生成のために、ハードマスク６０はエッチングされる。トレンチ（７０、７２および７４）は、例えば１５０ｎｍの幅Ｂ１、および例えば１μｍの深さを有する。トレンチ７６は、本実施例においては、幅Ｂ１の２倍の大きさを有する幅Ｂ２を有する。本実施例においては、トレンチ７６もほぼ１μｍの深さを有する。全てのトレンチ（７０〜７６）は、ソース領域１８に達し、ソース領域１８のほぼ中間において終わる。トレンチ７４は、ドレイン領域１６を結合領域５４から分離する。他の実施例においては、トレンチ（７０〜７６）は、その底部において、図１Ｃに示されるより丸く形成される。
続いて、残留するハードマスク６０が除去される。続いて、任意に、残留する窒化物層１４が除去される。しかしながら、本実施例においては、残留する窒化物層１４は除去されない。図１Ｄに示されるように、続いて、例えば１０ｎｍの厚さである薄い犠牲酸化物層１００の生成のために酸化が実施される。酸化は、例えば８００°Ｃの温度で実施される。
続いて、犠牲酸化物層１００の上に、犠牲窒化物層１０２が提供される。犠牲窒化物層１０２は例えば６ｎｍの厚さを有し、ＬＰＣＶＤ（低圧化学気相成長）法を用いて生成される。
図１Ｅに示されるように、任意に、トレンチ（７０〜７６）内に、例えばＨＤＰ（高密度プラズマ）法において底部酸化物（１２０、１２２、１２４、あるいは１２６）がそれぞれ提供される。ＨＤＰ法を用いて堆積された酸化物は、エッチバック法を用いて、底部酸化物（１２０、１２２、１２４、あるいは１２６）がトレンチ（７０〜７６）の底部のみに残るまで、エッチバックされる。
続いて、トレンチ（７０〜７６）は、ノンドープの犠牲シリコン層１３０によって埋め込まれる。続いて、犠牲シリコン層１３０は、平坦化工程によって、トレンチ（７０〜７６）の上端まで、例えば化学機械的研磨によって除去される。
図１Ｆに示されるように、次の方法工程において、フォトレジスト層１４０が平坦化された表面に提供され、露光され、現像される。その際、トレンチ（７０、７４あるいは７６）の上方に空所（１４２、１４４および１４６）が生成される。それに対して、トレンチ７２の上方は、フォトレジスト層１４０によって閉ざされている。その後、トレンチ（７０、７４および７６）内の犠牲シリコン層１３０は、選択的に犠牲窒化物層１０２まで、ウェット化学的にエッチングされる。トレンチ（７０、７４および７６）内には、底部酸化物（１２０、１２４、あるいは１２６）が残る。その後、残留するフォトレジスト層１４０が除去される。
任意に、続くエッチング工程において、トレンチ（７０、７４および７６）壁の犠牲窒化物層１０２は、除去され得る。しかしながら、これは、犠牲窒化物層１０２がトレンチ（７０、７４あるいは７６）内に存在可能であるため、強要されない。
図１Ｇに示されるように、続いて、トレンチ（７０、７４および７６）内に、絶縁層１５０、例えばＴＥＯＳが堆積される。絶縁層１５０は、トレンチ（７０、７４および７６）の端部の上方にも広がる。その結果、それは、トレンチ（７０、７４および７６）を充填し、同時にトランジスタの他の部分における絶縁層として働く。
図１Ｈに示されるように、続いて、フォトレジスト層１６０が提供され、露光され、現像される。その結果、トレンチ７２の上方に、ゲート領域が形成される空所１６２が生成される。その後、空所１６２内の絶縁層１５０が除去される。続くプロセス工程において、犠牲シリコン層１３０が、例えばトレンチ７２内の犠牲窒化物層１０２に対して選択的なウェット化学的エッチングを用いて、トレンチ７２から除去される。底部酸化物１２２は、トレンチ７２内に残る。続いて、残留するフォトレジスト層１６０が除去される。
図１Ｉに示されるように、続いて、トレンチ７２内の犠牲窒化物層１０２および犠牲酸化物層１００が、２つのエッチングプロセスによって除去される。その結果、トレンチ７２は、次の方法工程におけるゲート酸化物の堆積のために開放される。トレンチ７２の底部に底部酸化物１２２がさらに残り、これは、トレンチ７２の隅の領域内およびトレンチ７２の底縁部の領域内におけるゲート酸化物の適正な堆積のために有利に働く。
図１Ｊに示されるように、ゲート酸化物層１７０は、熱酸化を用いてトレンチ７２の側壁に堆積される。ゲート酸化物層１７０は、例えば酸化シリコンからなり、例えば２０ｎｍの厚さを有する。ゲート酸化物層１７０を形成するための酸化は、例えば８００°Ｃ〜１０００°Ｃの温度範囲において実施される。
続く方法工程において、トレンチ７２内にアモルファスシリコン１７２が堆積され、これは、例えば、ｎ型にドーピングされ、その結果、導電性である。トレンチ７２は、例えばＬＰＣＶＤ法によって均一に充填され、その結果、トレンチ７２内に例えばボイドのような穴は生成されない。その後、化学機械的研磨が実施され、これは絶縁層１５０上において、停止する。
任意に、続いて、トレンチ７２の上方の酸化物キャップが、例えば９００°Ｃの温度における、例えば１０分間の酸化時間の、ウェット酸化プロセスにおいて、生成される。
続く方法工程において、ドレイン領域１６に通じる、結合領域５４に通じる、あるいはアモルファスシリコン１７２によって形成されたゲート領域に通じる接続孔がエッチングされる。その後、トランジスタを製造するための既知の方法工程が実施される。
生成された縦型チャネルを有するＭＯＳ（金属−酸化物−半導体）トランジスタは、以下のように記載され得る：
−ソース領域１６、
−ドレイン領域の電気的接続５４を有するドレイン領域１８、
−チャネル領域（アクティブ領域）１８０および１８２。
ゲート長は、ソース領域１６からドレイン領域１８までの距離に等しく、そのため、ほぼトレンチの深さに等しい。ゲート幅は、断面図には示されないトレンチ７２の長さに等しい。
ｐチャネル電界効果トランジスタの製造は、基本的には、図１Ａ〜図１Ｊに基づいて示されたことと同様な方法に基づいて、行われる。しかしながら、その際、ｎドープされたシリコン基板１０あるいは対応してドープされたウェルから出発する。図１Ａ〜図１Ｊに基づいて生成されたドーピングは、反対の導電性型のドーピング材料を用いて実施される。
同一深さのトレンチ（７０〜７６）を伴う、図１Ａ〜図１Ｊに基づいて説明されたプロセス手順は、従来の同一ゲート長のプレーナ電界効果トランジスと比較して、大きなゲート長の縦型電界効果トランジスタの減少された場所要求を可能にする。縦型電界効果トランジスタおよび絶縁のための様々な深さのトレンチの場合、この場所要求は、第２の方法例によってさらに減少され得る。第２の方法においても、本質的に、図１Ａ〜図１Ｊに基づいて説明されたプロセス工程が実施される。相違点は、図２Ａおよび図２Ｂに基づいて説明される。
第２の方法例においては、まず、上記図１Ａ〜図１Ｃに基づいて説明された全ての方法工程が実施される。しかしながら、トレンチ７６に対応するトレンチ７６ａは、トレンチ幅Ｂ１を有して製造される、すなわち４つのトレンチ（７０ａ〜７６ａ）は、同一の幅Ｂ１および同一の深さを有する。図２Ａにおいて、図１Ａおよび図１Ｂと同一の要素には同一の参照符号が記され、しかしながら、小文字の「ａ」が添えられる。そのようにして、トレンチ（７０ａ〜７６ａ）は、ハードマスク６０ａの空白領域（６２ａ〜６８ａ）を介して並ぶ。ハードマスク６０ａは窒化物層１４ａの上に提供され、窒化物層１４ａの内部側は、薄い酸化物層１２ａの上に位置する。全てのトレンチ（７０ａ〜７６ａ）は、シリコン基板１０ａ内に位置する。酸化物層１２ａの直下にドレイン領域１６に対応するドレイン領域１６ａが位置する。トレンチ（７０ａ〜７６ａ）は、「埋め込まれた」ソース領域１８ａまで達する。
続いて、トレンチ（７０ａ〜７６ａ）は、充填材料２００によって充填される。充填材料２００は、シリコンに対して、容易に選択的に除去され得、例えばフォトレジスト、多結晶ゲルマニウム、あるいは多結晶シリコンゲルマニウムである。
図２Ｂに示されるように、続いて、充填材料２００は、リソグラフィー法の実施の後に、エッチング工程によって、トレンチ（７０ａおよび７６ａ）から再び除去される。その後、追加のエッチングが実施され、その際、トレンチ（７０ａおよび７６ａ）が深くされ、その結果、その底（２０２あるいは２０４）は、明らかにソース領域１８ａの下方に位置する。
続いて、図２Ｂに基づいて説明されたプロセス工程に、上記図１Ｄから図１Ｊに基づいて生じたプロセス工程が実施される。
図２Ａおよび図２Ｂに基づいて説明されたのと同様な方法によって、ｐ型のチャネル電界効果トランジスタも製造され得る。
最後に説明されたプロセス例においても同様に、ゲート領域の長さは、本質的に、トレンチ７２ａの深さによって決定される。しかしながら、なお、隣接する部品に対する分離は、深いトレンチ７６ａの幅Ｂ１、例えば、ほぼ１００ｎｍ〜２００ｎｍを有する。
図３は、メモリセルアレイ２３０の縦型電界効果トランジスタ（２２０〜２２６）の導入を示す。縦型電界効果トランジスタ（２２０〜２２６）は制御ユニット２３２の構成要素であり、制御ユニット２３２は、図３において、一点鎖線２３４によってメモリセルアレイ２３０から分離されている。制御ユニット２３２は、例えば、いわゆるＮＯＲ法あるいはＮＡＮＤ法によってメモリセルアレイ２３０を制御する。
縦型トランジスタ（２２０〜２２６）は、図１Ａ〜図１Ｊあるいは図２Ａおよび図２Ｂに基づいて上記に説明されたような方法を用いて製造される。トランジスタ（２２０、２２２、２２４あるいは２２６）の接続（２４０、２４２、２４４および２４６）は、この順序において、１０ボルト、１６ボルト、−１０ボルト、あるいは＋１０ボルトにある。トランジスタ（２２０〜２２６）のゲート接続（２５０〜２５６）は、プログラミング方法あるいは消去方法に従ってメモリセルアレイ２３０のメモリセルを制御するために、図示されない制御ユニットによって制御される。しかしながら、制御方法は本願の対象ではないので、詳述されない。
図３において、メモリセルアレイ２３０のメモリセル２６０の原理的な回路が示される。メモリマトリクスのさらなるメモリセルは、矢印２６２によって示唆される。メモリセルアレイ２３０の他のメモリセルはメモリセル２６０のように提供される。
メモリセル２６０は、メモリトランジスタ２６４および制御トランジスタ２６６を含む。メモリトランジスタ２６４は、ゲート接続２７０とチャネル領域との間の電荷格納中間層２６８と有する電界効果トランジスタである。ゲート接続２７０はワード線２７２に接続され、ワード線２７２は、トランジスタ２２４の接続２７４およびトランジスタ２２６の接続２７６に通じる。トランジスタ２６４の接続２７８は補助線２８０に通じ、補助線２８０の電位は、メモリセル２６０のプログラミングおよび消去に対していかなる影響も与えない。トランジスタ２６４の接続２８２は、トランジスタ２６６の接続２８４と結合される。トランジスタ２６６のゲート接続２８６は、さらなるワード線２８８に通じる。ワード線２８８は、トランジスタ２２０の接続２９０およびトランジスタ２２２の接続２９２と結合される。
トランジスタ２６６の接続２９４は、ビット線２９６に結合され、ビット線２９６には、制御ユニット２３２を介して、プログラミングに際しては６ボルトの電圧、およびメモリセル２６０の消去に際しては、０ボルトの電圧を供給される。
図３に基づいて説明されたメモリセルは、ＥＥＰＲＯＭのメモリセルである。いわゆるフラッシュメモリセル構成においては、メモリセル２６０には、メモリトランジスタのみが存在する。制御トランジスタ２６６は、必要ではない。他の実施例においては、メモリトランジスタ２６４および制御トランジスタ２６６は１つにトランジスタ、いわゆるスプリットゲートトランジスタによって実現される。
しかしながら、全ての上記セル構造は共通であり、動作的に、比較的高い、消去電圧およびプログラミング電圧が必要とされ、それら電圧は、縦型電界効果トランジスタ（２２０〜２２６）を用いて生成される。縦型電界効果トランジスタ（２２０〜２２６）の使用によって、増加する集積度を有する制御ユニット２３２は、メモリセルアレイ２３０と同様の方法によって小型化され得る。
図４は、第１のプロセス例によって製造された縦型電界効果トランジスタ２２２の平面図を示す。長方形３００は、隣接する構成要素への分離距離を含めて、トランジスタ２２２に必要なチップ面積を規定する。長方形３００の長手方向の分離距離Ａ１は、トレンチ７６の幅Ｂ１を有する。図４内に、さらにトレンチ長Ｌ１が示される。トレンチ７２の両側の壁がトランジスタ幅に寄与するため、電気的に有効な幅Ｗは、トレンチ長Ｌ１の２倍の大きさである。
図４において、さらに、結合領域５４を介してソース領域１８に達するソースコンタクト（３１０〜３１４）が示される。制御領域のためのトレンチ７２の左側に、トレンチ（７０および７２）間において、ドレイン領域１６に達する２つのドレインコンタクト（３２０および３２２）が位置する。トレンチ７２の右側に位置する２つのドレインコンタクト（３２４および３２６）は、トレンチ７２とトレンチ７４との間において、ドレイン領域に達する。
電界効果トランジスタ２２２の領域内において、シリコン基板１０の充電を防止するために、ドレインコンタクト（３２０および３２２）間に基板コンタクト３４０が存在し、またドレインコンタクト（３２４および３２６）間に基板コンタクト３４２が存在する。基板コンタクト（３４０および３４２）の使用によって、今日、通常的である、分離ｎ−、ｐ−、およびいわゆる３重ウェル（Ｔｒｉｐｅｌ−Ｗａｎｎｅｎ）を省くことができ得る。
他の実施例においては、ドレイン領域はトレンチ（７０〜７６）の末端部に位置し、ソース領域は基板表面の近くに位置する。
図５は、２重カスケードされたゲート領域を有する縦型電界効果トランジスタの断面図を示す。電界効果トランジスタ３５０の製造の際に、トレンチ（７０〜７６）あるいはトレンチ（７０ａ〜７６ａ）に対応する、トレンチ（７０ｂ、７２ｂ、７４ｂおよび７６）が生成される。しかしながら、トレンチ７２ｂとトレンチ７４ｂとの間に、トレンチ７２ｂと同一の寸法および同一の充填物を有する追加のトレンチ３５２が生成される。さらに、トランジスタ３５０の場合、トレンチ（７２ｂおよび７４ｂ）間の距離は、トレンチ３５２の空間を作成するために、トレンチ（７２および７４）間の距離、あるいはトレンチ（７２ａおよび７４ａ）間の距離と比べて、ほぼ２倍である。
図５において明らかに認識されるように、チャネルは、トレンチ７２ｂの垂直な側壁３６０からトレンチ７２ｂあるいはトレンチ３５２の垂直な側壁３６６までに沿って、形成される。矢印（３７０〜３７６）は、ドレイン領域１６ｃからソース領域１８ｃへの４倍の電流を意味する。トレンチ（７６ｂおよび３５２）内の制御領域は、電気的に並列に接続される（結合３８０を参照）。また、ドレイン領域１６ｃも、電気的に並列に接続される（結合３８２を参照）。１つのチャネルのチャネル長ｌは、図５において矢印によって示される。
他の実施例においては、２つより多くの、あるいは４つより多くの制御領域が１つのトランジスタ内にカスケードされる。
メモリセルアレイの制御のための制御ユニット内において、大きな部分において、最小幅Ｗを有するトランジスタが使用される。５ボルトが供給されるトランジスタの最小幅の典型的な値は： Ｗ＝０．３５μｍ、Ｌ＝０．７μｍ、およびＡ＝０．９μｍである。そのように小型のトランジスタが要求される場合、高ドープされた接続領域（５４、５４ａ、あるいは５４ｂ）は、直接、制御領域のためのトレンチ７２ｂに接続され得る。チャネルは、この場合、単にトレンチ壁に、例えばトレンチ７２ｂの壁３６０に形成される。
図６は、並列接続された３つの縦型電界効果トランジスタ（４００、４０２、および４０４）の平面図を示し、各トランジスタは、トレンチの場所に、制御領域のための円筒状の窪みを有する。勿論、例えば、電界効果トランジスタ４００のみが単体のトランジスタとして製造され得る。円筒状の窪みの導入は、円筒状の窪みによるレイアウト幅の減少は特に大きいため、かなり幅広のトランジスタに、特に、適正である。Ｕ＝２Ｐｉｒの関係が存在し、ここでＵは周囲あるいは幅であり、Ｐｉ（π）は同一名称の数であり、ｒは円筒状の窪みの半径である。
上記図１Ａ〜図１Ｊならびに図２Ａおよび図２Ｂに基づいて説明された電界効果トランジスタにおいて、チャネル領域は、基板から十分に分離されている。すなわち、横方向はトレンチによって、また深さにおいては、埋め込まれたソース領域あるいはドレイン領域によって分離されている。この配置によって、そのようなトランジスタは、ある意味において、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）トランジスタと類似する。ＳＯＩトランジスタの、いわゆる、パンチ強度（ｐｕｎｃｈ−ｓｔｒｅｎｇｔｈ）は、明らかにバルクトランジスタのそれより良い。この利点は、縦型電界効果トランジスタにも転用される。そのため、縦型トランジスタの深さが低減され得る。
さらに、ＳＯＩトランジスタの特徴の引き継ぎによって、いわゆる縦型電界効果トランジスタの駆動能力が向上される。それによって、トランジスタ幅は、不変の電気特性のもとに、低減され得る。
第１の実施例による縦型電界効果トランジスタの製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 同じく、第１の実施例による製造の中間段階を示す。 第２の実施例による縦型電界効果トランジスタの製造の中間段階を示す。 同じく第２の実施例による製造の中間段階を示す。 ＥＥＰＲＯＭ内のメモリセルアレイの制御のための縦型電界効果トランジスタの導入を示す。 縦型電界効果トランジスタの平面図。 ２重カスケードされたゲート領域を有する縦型電界効果トランジスタの断面図。 円筒状のゲート領域を有する並列制御された縦型電界効果トランジスの平面図。

Claims (18)

  1. 電界効果トランジスタ（２２２）であって、
    該電界効果トランジスタ（２２２）は、
    窪み（７２）に沿って配置されたドープチャネル領域を有し、
    該窪み（７２）の開口部の近傍のドープ端子領域（１６）を有し、
    該窪み（７２）の内部に配置された制御領域（１７２）を有し、
    該制御領域（１７２）と該チャネル領域との間の電気的絶縁領域（１７０）を有し、
    該電界効果トランジスタ（２２２）は、駆動トランジスタであり、該駆動トランジスタは、メモリセルアレイ（２３０）のワード線（２７２、２８８）であって、該駆動トランジスタ（２２２）のソース／ドレイン端子が該ワード線（２７２、２８８）に接続されている、ワード線（２７２、２８８）、または該メモリセルアレイ（２３０）のビット線にあり、
    該電界効果トランジスタ（２２２）は、制御領域（１７２）が内部に配置された唯一の窪み（７２）を含み、
    該開口部の遠方のドープ端子領域（１８）を特徴とし、
    該開口部の遠方の端子領域（１８、５４）が、該開口部を含む表面まで達するか、または、該表面まで達する導電性接続と導電的に接続され、
    該ドープチャネル領域が、該制御領域（１７２）の相対する側に複数のアクティブ領域（１８０、１８２）を有し、該複数のアクティブ領域（１８０、１８２）の各々が、該電界効果トランジスタ（２２２）の電流経路（３７０、３７２）を提供し、
    該絶縁領域（１７０）は、少なくとも１５ｎｍの絶縁厚さを有し、該窪み（７２）に沿った該端子領域（１６、１８）の間隔（ｌ）は、少なくとも０．４μｍであり、少なくとも１つの端子領域（１６、１８）は、約２００ｎｍ／ｄｅｃａｄｅの平坦ドーピングプロファイル勾配を有する、電界効果トランジスタ（２２２）。
  2. 前記端子領域（１６、１８）は、同一のドーパント濃度および同一の導電型のドーパントを含む、請求項１に記載の電界効果トランジスタ（２２２）。
  3. 前記チャネル領域は、前記窪み（７２）の深さの少なくとも３分の２に対応する長さ（１）を有する、請求項１または２に記載の電界効果トランジスタ（２２２）。
  4. 前記窪みは、トレンチ（７２）または穴である、請求項１〜３のいずれか一項に記載の電界効果トランジスタ（２２２）。
  5. 前記チャネル領域は、前記トレンチ（７２）の両側部上に位置するか、または、前記穴の全周囲に沿って位置する、請求項１〜４のいずれか一項に記載の電界効果トランジスタ（２２２）。
  6. 前記制御領域のための前記窪み（７２）と、電気的絶縁材料によって充填された窪み（７０、７６ａ）であって、前記電界効果トランジスタ（２２２）と、隣接する電気部品との間の窪み（７０、７６ａ）とは、同一の深さを有する、請求項１〜５のいずれか一項に記載の電界効果トランジスタ（２２２）。
  7. 前記制御領域のための前記窪み（７２）は、電気的絶縁材料によって充填された窪み（７０ａ、７６ａ）であって、前記電界効果トランジスタ（２２２）と、隣接する電気部品との間の窪み（７０ａ、７６ａ）よりも小さい深さを有する、請求項１〜５のいずれか一項に記載の電界効果トランジスタ（２２２）。
  8. 前記絶縁領域（１７０）は、２０ｎｍの絶縁厚さを有する、請求項１〜７のいずれか一項に記載の電界効果トランジスタ（２２２）。
  9. 少なくとも１つの端子領域（１６、１８）は、９ボルトよりも大きいが３０ボルトよりも小さい大きさを有するスイッチ電圧を許容する平坦ドーピングプロファイル勾配を有する、請求項１〜８のいずれか一項に記載の電界効果トランジスタ（２２２）。
  10. 電界効果トランジスタ（２２２）の使用であって、
    該電界効果トランジスタ（２２２）は、
    窪み（７２）に沿って配置されたドープチャネル領域を有し、
    該窪み（７２）の開口部の近傍のドープ端子領域（１６）を有し、
    該窪み（７２）の内部に配置された制御領域（１７２）を有し、
    該制御領域（１７２）と該チャネル領域との間の電気的絶縁領域（１７０）を有し、
    該電界効果トランジスタ（２２２）は、駆動トランジスタであり、該駆動トランジスタは、メモリセルアレイ（２３０）のワード線（２７２、２８８）であって、該駆動トランジスタ（２２２）のソース／ドレイン端子が該ワード線（２７２、２８８）に接続されている、ワード線（２７２、２８８）、または該メモリセルアレイ（２３０）のビット線にあり、
    該電界効果トランジスタ（２２２）は、制御領域（１７２）が内部に配置された唯一の窪み（７２）を含み、
    該開口部の遠方のドープ端子領域（１８）を特徴とし、
    該開口部の遠方の端子領域（１８、５４）が、該開口部を含む表面まで達するか、または、該表面まで達する導電性接続と導電的に接続され、
    該ドープチャネル領域が、該制御領域（１７２）の相対する側に複数のアクティブ領域（１８０、１８２）を有し、該複数のアクティブ領域（１８０、１８２）の各々が、該電界効果トランジスタ（２２２）の電流経路（３７０、３７２）を提供し、
    該絶縁領域（１７０）は、少なくとも１５ｎｍの絶縁厚さを有し、該窪み（７２）に沿った該端子領域（１６、１８）の間隔（ｌ）は、少なくとも０．４μｍであり、少なくとも１つの端子領域（１６、１８）は、約２００ｎｍ／ｄｅｃａｄｅの平坦ドーピングプロファイル勾配を有し、
    ＥＥＰＲＯＭメモリモジュールのフラッシュメモリのワード線（２７２、２８８）またはビット線（２９６）の駆動トランジスタとしての使用。
  11. 請求項１０に記載の電界効果トランジスタ（２２２）の使用であって、９ボルトよりも大きいが３０ボルトよりも小さい大きさを有する電圧のスイッチングのための使用。
  12. 電界効果トランジスタ（２２２）の使用であって、
    該電界効果トランジスタ（２２２）は、
    窪み（７２）に沿って配置されたドープチャネル領域を有し、
    該窪み（７２）の開口部の近傍のドープ端子領域（１６）を有し、
    該窪み（７２）の内部に配置された制御領域（１７２）を有し、
    該制御領域（１７２）と該チャネル領域との間の電気的絶縁領域（１７０）を有し、
    該電界効果トランジスタ（２２２）は、駆動トランジスタであり、該駆動トランジスタは、メモリセルアレイ（２３０）のワード線（２７２、２８８）であって、該駆動トランジスタ（２２２）のソース／ドレイン端子が該ワード線（２７２、２８８）に接続されている、ワード線（２７２、２８８）、または該メモリセルアレイ（２３０）のビット線にあり、
    該電界効果トランジスタ（２２２）は、制御領域（１７２）が内部に配置された唯一の窪み（７２）を含み、
    該開口部の遠方のドープ端子領域（１８）を特徴とし、
    該開口部の遠方の端子領域（１８、５４）が、該開口部を含む表面まで達するか、または、該表面まで達する導電性接続と導電的に接続され、
    該ドープチャネル領域が、該制御領域（１７２）の相対する側に複数のアクティブ領域（１８０、１８２）を有し、該複数のアクティブ領域（１８０、１８２）の各々が、該電界効果トランジスタ（２２２）の電流経路（３７０、３７２）を提供し、
    該絶縁領域（１７０）は、少なくとも１５ｎｍの絶縁厚さを有し、該窪み（７２）に沿った該端子領域（１６、１８）の間隔（ｌ）は、少なくとも０．４μｍであり、少なくとも１つの端子領域（１６、１８）は、約２００ｎｍ／ｄｅｃａｄｅの平坦ドーピングプロファイル勾配を有し、
    ９ボルトよりも大きいが３０ボルトよりも小さい大きさを有する電圧のスイッチングのための使用。
  13. 電界効果トランジスタ（２２２）を製造する方法であって、該方法は、提示された順序に制限されることなく実行されるステップを有し、
    該提示された順序に制限されることなく実行されるステップは、
    処理される表面を有するキャリア材料（１０）を準備するステップ、
    制御領域の相対する側に複数のアクティブ領域（１８０、１８２）を有するチャネル領域を形成するステップであって、該複数のアクティブ領域（１８０、１８２）の各々は、電流経路（３７０、３７２）を提供する、ステップ、
    該表面の近傍の端子領域（１６）と該表面の遠方の端子領域（１８）とを形成するステップ、
    少なくとも１つの窪み（７２）を形成するステップであって、該少なくとも１つの窪み（７２）は、該表面の近傍の端子領域（１６）から該表面の遠方の端子領域（１８）まで達するか、または、該表面の近傍の端子領域のための領域から該表面の遠方の端子領域のための領域まで達する、ステップ、
    該窪み（７２）内に電気的絶縁層（１７０）を生成するステップ、
    該窪み（７２）内に導電性の制御領域（１７２）を導入するステップ、
    該表面の遠方の端子領域（１８）から半導体層（１０）の表面までの接続領域（５４）を形成するステップ、および、
    メモリセルアレイ（２３０）のワード線（２７２、２８８）であって、該電界効果トランジスタ（２２２）のソース／ドレイン端子が該ワード線（２７２、２８８）に接続されている、ワード線（２７２、２８８）または該メモリセルアレイ（２３０）のビット線（２９６）において該電界効果トランジスタ（２２２）を使用するステップであって、該電界効果トランジスタ（２２２）は、制御領域（１７２）が内部に配置された唯一の窪み（７２）を含む、ステップ
    であり、
    該絶縁層（１７０）は、少なくとも１５ｎｍの絶縁厚さを有し、該窪み（７２）に沿った該端子領域（１６、１８）の間隔（ｌ）は、少なくとも０．４μｍであり、少なくとも１つの端子領域（１６、１８）は、約２００ｎｍ／ｄｅｃａｄｅの平坦ドーピングプロファイル勾配を有する、方法。
  14. 前記端子領域を形成することは、前記窪みを形成する前、および／または該窪み（７２）を充填する前に、実行される、請求項１３に記載の方法。
  15. 前記制御領域のための前記窪み（７２）と同時に、少なくとも１つの絶縁窪み（７０、７４、７６）が形成される、請求項１３または１４に記載の方法。
  16. 前記絶縁窪み（７０、７４、７６）は、前記制御領域のための前記窪み（７２）の深さと同一の深さに形成される、請求項１５に記載の方法。
  17. 前記絶縁窪み（７０ａ、７６ａ）は、前記制御領域のための前記窪み（７２ａ）の深さより深く形成される、請求項１５に記載の方法。
  18. 前記絶縁窪みは、少なくとも上部において、前記制御領域のための前記窪み（７２）より広く、２つの窪みは、共通のエッチングプロセスにおいて形成され、該共通のエッチングプロセスにおいて、より広い窪みは、より狭い窪みに比べてより深くエッチングされる、請求項１７に記載の方法。
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