JP5602414B2 - 半導体装置の製造方法および半導体装置 - Google Patents
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Description
このような縦型MOSトランジスタは、所定のマスクを用いて半導体基板をピラー形状(柱状)にパターニングすることによりチャネル領域(ボディ領域)を形成し、次いでそのチャネル領域の側面にゲート電極を配置することにより形成される。
このとき、縦型MOSトランジスタのピラーをメモリセルアレイ等のように高密度に配置した場合の層間絶縁膜の形成方法としては、シリコン酸化膜(SiO2)等を通常のCVD法により堆積させる方法が知られている。しかし、この方法ではピラー間の埋め込みが不十分となり、空洞(ボイド)の発生を引き起こしてしまう。
このようにしてライナー膜を形成することにより、下地への酸化の影響を防止するとともに、SOD膜を酸化性雰囲気中で熱処理することが可能となる。そのため、SOD膜を緻密化することができるとともに、メモリセル部の動作寿命を延長させることができる(特許文献3)。
次いで、ハードマスクを残存させたまま、ピラーの側面部分にゲート電極を形成する。その後、ライナー膜とSOD膜を順次積層することにより層間絶縁膜を形成する。このとき、ライナー膜は、耐酸化性を備えた絶縁膜の必要があるため、従来から使用されているシリコン窒化膜(Si3N4)を材料として用いた。
このとき、ハードマスクの除去はピラーにダメージを与えずに行う必要があるため、ここでは湿式エッチングを用いて選択的に除去する。なお、この湿式エッチングではSOD膜は除去されない。
その後、ピラー上面に接続するように電極を形成すると、その際にピラー側面とSOD膜との間の隙間に電極材料が入り込んでしまう。そのため、その電極材料を介してゲート電極とピラー上面に接続する電極やコンタクトプラグとの短絡が生じてしまう。
本実施形態の半導体装置50は、半導体基板1に立設された第一半導体ピラー10と、第一半導体ピラー10下層に形成された第一不純物拡散層7と、第一半導体ピラー10上層に形成された第二不純物拡散層17と、第一半導体ピラー10側面に配置された第一のゲート電極6と、第一のライナー膜8と、第一層間膜9(SOD膜)と、第二不純物拡散層17上を覆う第一コンタクトプラグ11と、から概略構成されている。以下、それぞれの構成について詳細に説明する。
図11(A)に示すように、半導体基板1はP型の導電型のシリコン(Si)からなり、柱状の第一半導体ピラー10が複数立設されている。この第一半導体ピラー10はたとえば200nm程度の高さで、第一の方向(X方向)、第二の方向(Y方向)共に100nm程度の幅の平面視形状矩形で、かつ、第一の方向(X方向)に沿って約100nmの等間隔で並ぶ構成となっている。また、第一溝4が第一半導体ピラー10の周囲を囲む構成で形成されている。
第一不純物拡散層7は、第一半導体ピラー10下層部の第一のゲート絶縁膜5下に形成されており、たとえばN型の不純物として砒素が導入された構成となっている。この第一不純物拡散層7は、縦型MOSトランジスタのソース・ドレイン電極の一方として機能する。
第二不純物拡散層17は、第一半導体ピラー10上層部に形成されており、たとえばN型の不純物として砒素が導入された構成となっている。この第二不純物拡散層17は、縦型MOSトランジスタのソース・ドレイン電極の他方として機能する。
第一のゲート電極6はたとえば厚さ30nmのリンドープトシリコン膜からなり、第一のゲート絶縁膜5を介して第一半導体ピラー10側壁の外周を完全に囲むサラウンドゲート構造となっている。これにより第一のゲート電極6は第一のゲート絶縁膜5を介してピラー部20dと対向する構成となっている。
第一のゲート電極6の材料はリンドープトシリコン膜に限定されず、砒素などの不純物を導入したポリシリコン膜や、チタン膜(Ti)、窒化チタン膜(TiN)、タンタル膜(Ta)、窒化タンタル膜(TaN)、タングステン膜(W)などの高融点金属膜を用いても良い。また、ポリシリコン膜と高融点金属膜の積層体を用いても良い。
第一のライナー膜8はたとえば厚さ10nmのシリコン酸窒化膜(SiON)からなり、第一溝4内壁(第一のゲート電極6の側面および上面と、第一半導体ピラー10の側面上部)を覆うように形成されている。
具体的な例としてはたとえば、後述する第三層間膜29(SOD膜)がポリシラザンからなる場合には、第二のライナー膜18(シリコン酸窒化膜)中における窒素原子の含有量は11atm%以上で、かつ、酸素原子数は窒素原子数の2倍以上含まれていることが好ましい。また、第二のライナー膜18(シリコン酸窒化膜)中における窒素原子の含有量が13〜18atm%の範囲で、かつ、酸素原子数が窒素原子数の3倍〜5倍の範囲で含有されていればさらに好ましい。
ここでは、第一のライナー膜上部8aは第一半導体ピラー10上面からたとえばh5(10nm)程度リセスされた構成となっており、また、第一のゲート電極6上面からたとえば40nm程度の高さで形成されている。
第一層間膜9はたとえばポリシラザンからなり、第一のライナー膜8上を覆い、かつ第一溝4内を充填するように形成されている。また、その上部は第一半導体ピラー10上面から突出する構成となっている。
第一層間膜9(SOD膜)の材料はポリシラザンに限定されない。すなわち、少なくともシリコン原子と窒素原子を含有した塗布絶縁膜で、高温の水蒸気(スチーム)にさらされることにより、塗布膜中のSi−N結合がSi−O結合に転化する作用を有する膜であれば、他のものを用いてもよい。また、高温の酸素(O2)雰囲気中で熱処理することにより緻密化する材料を用いてもよい。
第一コンタクトプラグ11はたとえばリンドープトシリコン膜からなり、第二不純物拡散層17上を覆い、かつ、第一層間膜9間を充填するように形成されている。第一コンタクトプラグ11の材料は、リンドープトシリコン膜に限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層体から構成されていてもよい。
シリコン酸化膜等からなる第二層間膜19は、第一層間膜9上および第一コンタクトプラグ11上を覆うように形成されており、内部には第二コンタクトプラグ21が形成されている。第二コンタクトプラグ21は、第一コンタクトプラグ11上面と接続し、かつ、第二層間膜19を貫通する構成となっている。また、第一のゲート電極6、第一不純物拡散層7に接続する図示しないコンタクトプラグも形成されている。
本実施形態の半導体装置50の製造方法は、第一のマスク窒化膜2(ハードマスク)形成工程と、第一半導体ピラー10形成工程(第一工程)と、第一のゲート電極膜6a形成工程と、第一のゲート電極6形成工程(第二工程)と、第一不純物拡散層7形成工程と、第一のライナー膜8形成工程と、第一層間膜9形成工程(第三工程)と、第一層間膜9(SOD膜)熱処理工程と、第一のマスク窒化膜2除去工程(第四工程)と、第二不純物拡散層17形成工程と、第一コンタクトプラグ11形成工程と、第二コンタクトプラグ21形成工程と、から概略構成されている。以下、それぞれについて詳細を説明する。
また、各図の(C)は平面図であり、(A)は(C)を第一の方向(X−X’線)に沿って垂直に切った断面図である。
(第一のマスク窒化膜2形成工程)
まず、図1(A)に示すように第一のマスク窒化膜2(ハードマスク)を形成する。はじめに、P型の導電型のシリコン(Si)からなる半導体基板1を準備する。次いで、LP−CVD(Low Pressure CVD)法により、シリコン窒化膜(Si3N4)からなる、たとえば厚さ50nmの第一のマスク窒化膜2を、半導体基板1を覆うように形成する。このときのLP−CVD法の条件は、ジクロロシラン(SiH2Cl2)、とアンモニア(NH3)を原料ガスとして用い、600℃程度の高温・減圧下で反応させることが望ましい。
次いで、図2(A)および図2(C)に示すように第一半導体ピラー10を形成する。
まず、第一のマスク窒化膜2上に、第一フォトレジストマスク3を形成する。この第一フォトレジストマスク3は、図2(C)に示すようにたとえば、X方向、Y方向共に100nm程度の幅の平面視形状矩形で、かつ、第一の方向Xに沿って約100nmの等間隔で並ぶパターンで形成する。第一フォトレジストマスク3をこの程度の間隔で形成することにより、縦型MOSトランジスタを高密度に形成することが可能となる。また、後述する工程において、第一フォトレジストマスク3のパターンに対応するそれぞれの領域に縦型MOSトランジスタを形成することができる。
(第一のゲート電極膜6a形成工程)
次いで、図3(A)に示すように第一のゲート電極膜6aを形成する。
まず、第一半導体ピラー10上の第一フォトレジストマスク3を除去する。次いで、第一溝4の内壁側面および底面を覆うように、たとえば熱酸化法により、たとえば厚さ5nmのシリコン酸化膜(SiO2)からなる第一のゲート絶縁膜5を形成する。この第一のゲート絶縁膜5の材料、形成方法はこれに限定されず、シリコン酸窒化膜(SiON)や、高誘電率の金属酸化膜(High−K膜)や、それらの積層体などを用いることもできる。また、CVD法を用いて高誘電率の金属酸化膜(High−K膜)を形成してもよい。
次いで、図4(A)、(C)に示すように第一のゲート電極6を形成する。
まず、異方性ドライエッチングを行い、第一溝4底部と第一のマスク窒化膜2上の第一のゲート電極膜6aをエッチバックする。これにより、第一溝4底部と第一のマスク窒化膜2上の第一のゲート電極膜6aが除去され、第一のゲート絶縁膜5を介して第一半導体ピラー10と対向するとともに、第一半導体ピラー10側壁を覆う構成の第一のゲート電極6が形成される。本実施形態では、これら第一のゲート電極6は、個々の縦型MOSトランジスタのチャネル領域(第一半導体ピラー10)の外周を完全に囲むサラウンドゲート構造となる。
このとき、第一のゲート電極6の高さh2はたとえば150nm程度、また、第一半導体ピラー10上部側面の、第一のゲート絶縁膜5が露出する部分の高さh3は50nm程度とする。
(第一不純物拡散層7形成工程)
次いで、図5(A)に示すように、第一溝4底部の下に位置する半導体基板1に、第一のゲート絶縁膜5を介して不純物導入を行う。これにより、第一半導体ピラー10下層部の第一のゲート絶縁膜5下に第一不純物拡散層7が形成される。このときの不純物導入としては、イオン注入法を用い、砒素をたとえばエネルギー20KeV、ドーズ1×1015atoms/cm2で注入する。この第一不純物拡散層7は、縦型MOSトランジスタのソース・ドレイン電極の一方として機能する。
次いで、図6(A)に示すように、第一溝4内壁と第一のマスク窒化膜2上を覆うように、シリコン酸窒化膜(SiON)からなる第一のライナー膜8をたとえば厚さ10nmで形成する。このときの第一のライナー膜8形成はLP−CVD法を用い、たとえば600℃程度の高温・減圧下で、原料ガスとしてジクロロシラン(SiH2Cl2)と亜酸化窒素(N2O)およびアンモニア(NH3)を反応させることにより形成する。
このとき、原料ガスのそれぞれの流量比率を変更することにより、第一のライナー膜8中の酸素原子(O)と窒素原子(N)の組成比を調節することができる。それにより、第一のライナー膜8の耐酸化性と、後述する工程における湿式エッチングへの耐性を変化させることが可能となる。
第一のライナー膜8を形成しないと、それらの工程において、酸素が半導体基板1や第一のゲート電極6に侵入し、第一のゲート電極6と半導体基板1を酸化してしまう。そのため、第一のゲート電極6や後述する第一不純物拡散層7の抵抗が高くなる。また、第一のライナー膜8がないと第一のゲート電極6または半導体基板1の堆積が膨張することにより半導体基板1の結晶に欠陥が生じるため、第一のゲート絶縁膜5耐圧が低下する等の問題が生じる。このため、耐酸化性を備えるとともに酸素の透過を抑制することができる膜として、シリコン酸窒化膜からなる第一のライナー膜8を形成する必要がある。
次いで、図7(A)に示すように第一層間膜9を形成する。まず、第一のライナー膜8上を覆い、かつ第一溝4内を充填するように、ポリシラザンからなる第一層間膜9(SOD膜)を塗布形成する。
第一層間膜9(SOD膜)として、このようなポリシラザンを用いることにより、第一溝4のように高アスペクト比の空間であっても、空洞(ボイド)を生じさせることなく充填することが可能となる。
(第一層間膜9(SOD膜)熱処理工程)
次いで、たとえば水蒸気(H2O)を含む700℃の高温の酸化性雰囲気中で60分間のアニール処理を行い、第一層間膜9(SOD膜)を緻密化させる。ポリシラザン等の窒素を含有した塗布膜は、高温の水蒸気雰囲気中(スチーム雰囲気中)で加熱処理することにより、塗布膜中の窒素が水蒸気中の水素と反応してアンモニアガス(NH3)となり離脱する。これにより、塗布膜中のSi−N結合がSi−O結合に置換されて、酸化シリコン(SiO2)を主成分とする緻密な膜に改質される。
このとき、第一層間膜9(SOD膜)が、高温の酸素(O2)雰囲気中で熱処理することにより緻密化するような材料からなる場合は、高温の酸素(O2)雰囲気中で熱処理を行う。
第一のゲート電極6の材料としてタングステン等の高融点金属材料を使用する場合、ポリシリコンよりも第一のゲート電極6の抵抗値は低くなるが、ポリシリコンよりも酸化の影響を受けやすい。しかし、本実施形態のように、シリコン酸窒化膜を第一のライナー膜8として形成することにより、高融点金属材料を第一のゲート電極6に用いた場合でも、その酸化を防止することができる。
次いで、図8(A)に示すように、熱リン酸液(H3PO4)を用いた湿式エッチングにより第一のマスク窒化膜2を選択的に除去する。ここで、第一半導体ピラー10は第一のマスク窒化膜2のパターンによりパターニングされているものであるため、第一のマスク窒化膜2を除去することにより第一半導体ピラー10上面全体が露出する。また、第一半導体ピラー10上面が露出することにより、自己整合的に第一半導体ピラー開口部10aが形成される。
これにより、後述する工程において第一半導体ピラー開口部10aに第二不純物拡散層17を均一に形成することができる。そのため、第一半導体ピラー10上部をソース・ドレイン電極として用いることが可能となる。
次いで、図9(A)に示すように、イオン注入により、たとえば砒素をエネルギー10KeV、ドーズ1×1015atoms/cm2の条件で第一半導体ピラー10上面に導入する。これにより、第一半導体ピラー10上層部に第二不純物拡散層17が形成される。この第二不純物拡散層17は、縦型MOSトランジスタのソース・ドレイン電極の他方として機能する。
次いで、図10(A)に示すように第一コンタクトプラグ11を形成する。まず、第一半導体ピラー10上を覆い、かつ、第一半導体ピラー開口部10aを充填するようにリンドープトシリコン膜(第一コンタクトプラグ11)を成膜する。このときの第一コンタクトプラグ11の材料としては、リンドープトシリコン膜に限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層体などを用いることができる。
次いで、図11(A)に示すように第二コンタクトプラグ21を形成する。まず、第一層間膜9上および第一コンタクトプラグ11上を覆うように、シリコン酸化膜等からなる第二層間膜19を形成する。
次いで、ランプ加熱によるアニールを行い、第一不純物拡散層7および第二不純物拡散層17を活性化させる。このときのアニールの条件はたとえば、窒素(N2)雰囲気中、900℃30秒とする。これにより、第一不純物拡散層7は第一のゲート電極6下の半導体基板1部分まで拡散され、また、第二不純物拡散層17は第一のゲート電極6横の位置まで拡散する。これにより、第一半導体ピラー10の上層部には第二不純物拡散層17が、下層部には第一不純物拡散層7が、それぞれ包含された構成となる。
この後、必要に応じてさらに上層の図示しない配線層や、表面の保護膜等を形成することにより、縦型MOSトランジスタを備えた半導体装置50が完成する。
また、第一のゲート電極6の上面から、第一のライナー膜8上面までの距離を、従来の方法と比べて十分に残存することができるため、第一のゲート電極6に対する絶縁性を十分確保することができる。
なお、以下の説明において参照する図面は、本実施形態の半導体装置50の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置50の寸法関係とは異なっている。
図22(A1)〜図22(C)に示すように、半導体基板1はP型の導電型のシリコン(Si)からなり、平坦面からなる基体部20bと、この基体部20b上に設けられた基台部20cと、この基台部20c上に複数立設された柱状のピラー部20dと、から構成されている。このうち、基台部20cおよびピラー部20dにより第二半導体ピラー20が構成されている。
また、ピラー部20dは柱状で、縦横50nmの平面視形状矩形の構成となっており、基台部20c上に等間隔で立設した構成となっている。これにより、ピラー部20dは第一の方向(X1)および第二の方向(Y)に沿ってマトリックス状に配置された構成となっている。
図22(A1)〜図22(C)に示すように、たとえば厚さ5nmのシリコン酸化膜(SiO2)からなる第二のゲート絶縁膜15は、基台部20c上面およびピラー部20d側面を覆うように形成されている。ここで、第二のゲート絶縁膜15の材料はシリコン酸化膜に限定されず、シリコン酸窒化膜(SiON)や、高誘電率の金属酸化膜(High−K膜)や、それらの積層体や、高誘電率の金属酸化膜(High−K膜)などから構成されていてもよい。
図22(B)に示すように、第二溝14は基台部20c同士の間に形成され、基体部20b上で第一の方向(X2)に沿って延在する構成となっている。また、その内側を覆うように、第二溝14の側面に形成された第一絶縁膜25aおよび第二溝14の底面に形成された第一絶縁膜25bからなる第一絶縁膜25が形成されている。このうち、第一絶縁膜25aの一面側の下層部(底部の近傍)には、たとえば第二溝14底部から約70nmの高さの部分には、第二の方向(Y方向)に沿って延在するように開口部分(開口部分をビット線コンタクト32と記載)が形成されている。
図22(B)に示すように、導電体からなるビット線33は第二溝14内の下層部を埋め込むような構成で形成されている。ここで、ビット線33は少なくとも開口部分(ビット線コンタクト32)の一部を覆う高さにまで埋め込まれている。これにより、ビット線33は、ビット線コンタクト32を介して第二半導体ピラー20と接続する構成となる。また、ビット線33上を覆い、かつ、第二溝14内を充填するようにシリコン酸化膜からなる埋め込み絶縁膜28が形成されている。
図22(B)に示すように、第三不純物拡散層27は第二半導体ピラー20の一面側の下層部(基台部20c)に包含された構成となっている。これは、ビット線33に含まれる砒素が第一絶縁膜25aの開口部分(ビット線コンタクト32)から拡散されることにより、第三不純物拡散層27を形成しているためである。ここで、第三不純物拡散層27の形成にはN型不純物としてリンを用いても良い。また、第三不純物拡散層27はメモリセルを構成する縦型MOSトランジスタのソース・ドレイン電極の一方として機能する。
図22(A1)〜図22(C)に示すように、たとえば厚さ30nmのリンドープトシリコン膜からなる第二のゲート電極16は、第二のゲート絶縁膜15を介して第二半導体ピラー20(ピラー部20d)の側壁および埋め込み絶縁膜28の側壁を覆い、第二の方向(Y方向)に沿って延在する構成となっている。これにより第二のゲート電極16は第二のゲート絶縁膜15を介してピラー部20dと対向する構成となっている。
また、第二のゲート電極16の材料はドープトシリコン膜に限定されず、高融点金属膜や、ドープトシリコン膜と高融点金属膜の積層膜などから構成されていてもよい。第二のゲート電極16はメモリセルのワード線として用いられるため、抵抗の低い材料を用いることが好ましいためである。
図22(A1)〜図22(C)に示すように、たとえば厚さ8nmのシリコン酸窒化膜(SiON膜)からなる第二のライナー膜18が、第三溝24内壁面(第二のゲート電極16の側面および上面と、ピラー部20dの側面上部)を覆うように形成されている。
ここでは、第二のライナー膜上部18aは第二半導体ピラー20上面(ピラー部20d上面)からたとえば10nm程度リセスされており、また、第二のゲート電極16の上面からたとえば40nm程度の高さで形成されている。
図22(A1)〜図22(C)に示すように、たとえばポリシラザンからなる第三層間膜29(SOD膜)が、第二のライナー膜18上を覆い、かつ第三溝24内を充填するように形成されている。これにより、第三層間膜29は第二の方向(Y方向)に沿って延在する構成となる。
図22(A1)〜図22(C)に示すように、第二半導体ピラー20上部(ピラー部20d上部)に第四不純物拡散層37が形成されている。第四不純物拡散層37には、不純物としてたとえば砒素が導入されている。また、この第四不純物拡散層37は、メモリセルを構成する縦型MOSトランジスタのソース・ドレイン電極の他方として機能する。
図22(A1)〜図22(C)に示すように、たとえばリンドープトシリコン膜からなる第三コンタクトプラグ31が、第四不純物拡散層37上を覆うように形成されている。この第三コンタクトプラグ31の材料としては、リンドープトシリコン膜に限定されず、砒素ドープトシリコン膜や、チタン膜、窒化チタン膜、タングステン膜の積層体から構成されていてもよい。
図23(A1)、(B)に示すように、キャパシタ素子44は、第一キャパシタ電極40(下部電極)と、容量絶縁膜41と、第二キャパシタ電極42(上部電極)と、から構成されている。
第一キャパシタ電極40(下部電極)は第三コンタクトプラグ31上に形成されており、底部を有し、上部が開口した中空筒状の構成となっている。容量絶縁膜41はたとえば酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O3)等の高誘電率膜、またはそれらの積層膜からなり、第一キャパシタ電極40の外内壁および底面を覆うように形成されている。また、たとえば窒化チタン等の金属膜からなる第二キャパシタ電極42が、第一キャパシタ電極40および容量絶縁膜41を覆うように形成されている。
また、キャパシタ素子44の代わりに、電気信号の入力により抵抗値を可変可能な記憶素子および縦型MOSトランジスタから構成されるメモリセルを用いてもよい。このようなメモリセルとしては、具体的には、相変化メモリ素子(PRAM)や、抵抗変化メモリ素子(ReRAM)を挙げることができる。
本実施形態の半導体装置50の製造方法は、凸部20a形成工程と、ビット線33および第三不純物拡散層27形成工程と、埋め込み絶縁膜28形成工程と、第三フォトレジストマスク23形成工程と、第二半導体ピラー20形成工程(第一工程)と、第二のゲート電極16形成工程(第二工程)と、第二のライナー膜18形成工程と、第三層間膜29形成工程(第三工程)と、第二のマスク窒化膜12除去工程(第四工程)と、第四不純物拡散層37形成工程と、第三コンタクトプラグ31形成工程と、キャパシタ素子44形成工程と、から概略構成されている。以下、それぞれについて詳細を説明するが、第一の実施形態と同様の部分はその説明を省略する。
(凸部20a形成工程)
まず、図12(B)、(C)に示すようにフィン状の凸部20aを形成する。はじめに、P型の導電型のシリコン(Si)からなる半導体基板1を準備する。次いで、半導体基板1を覆うように、シリコン窒化膜(Si3N4)からなる第二のマスク窒化膜12をたとえば厚さ50nmで形成する。
次いで、第二フォトレジストマスク13をマスクにして、第二のマスク窒化膜12と半導体基板1を順次エッチングする。このとき、第二のマスク窒化膜12は凸部20aの上面を保護するとともに、凸部20aのパターニングの際にハードマスクとしても機能する。また、ここでは、半導体基板1をたとえば200nm程度の深さまでエッチングする。これにより、X方向に延在する複数の凸部20aと、250nm程度の深さの第二溝14が形成される。
次いで、図13(B)に示すように、ビット線33および第三不純物拡散層27を形成する。
まず、凸部20a上の第二フォトレジストマスク13を除去する。次いで、第二溝14内壁面および底面を覆うように第一絶縁膜25を形成する。このうち、第二溝14の側面に形成された部分を第一絶縁膜25a、第二溝14の底面に形成された部分を第一絶縁膜25bとする。
次いで、第一絶縁膜25aのうち、一面側の下層部(底部の近傍)、たとえば第二溝14底部から約70nmの高さの部分をY方向に延在するように除去し、第二半導体ピラー20を一部露出させる。これにより、これにより、第一絶縁膜25の一面側の下層部(底部の近傍)に開口部分(開口部分をビット線コンタクト32と記載)が形成される。
次いで、図14(B)に示すように、埋め込み絶縁膜28を形成する。まず、第二のマスク窒化膜12上を覆い、かつ、第二溝14内を埋め込むようにシリコン酸化膜からなる埋め込み絶縁膜28を形成する。
このとき、埋め込み絶縁膜28の材料はシリコン酸化膜等に限られず、SOD膜を用いてもよい。その場合は、まず第二溝14内壁部を覆うように、シリコン酸窒化膜からなる図示しないライナー膜を形成する。次いで、ライナー膜を覆い、かつ第二溝14内を充填するようにSOD膜を塗布する。その後、高温の水蒸気雰囲気中で熱処理することによりSOD膜は緻密化し、ライナー膜およびSOD膜からなる埋め込み絶縁膜28が形成される。
この後、シリコン酸化膜(埋め込み絶縁膜28)の上面を、第二のマスク窒化膜12の上面が露出するまでCMP法を用いて研磨除去する。これにより埋め込み絶縁膜28が形成される。
次いで、図15(A1)、(C)に示すように、第三フォトレジストマスク23を形成する。第三フォトレジストマスク23は、図15(C)に示すように、たとえばY方向に沿って延在し、概略でX方向に幅50nm、間隔50nmの帯状の繰り返しパターンとする。
次いで、図16(A1)に示すように第二半導体ピラー20を形成する。
まず、第三フォトレジストマスク23をマスクにして、第二のマスク窒化膜12と半導体基板1(基台部20c)、および、埋め込み絶縁膜28をエッチングする。ここでは、図16(A2)に示すように、ビット線33上面は露出しないように、半導体基板1および埋め込み絶縁膜28をたとえば150nm程度の深さまでエッチングする。また、このとき、第二のマスク窒化膜12はピラー部20dの上面を保護するとともに、ピラー部20dのパターニングの際にハードマスクとしても機能する。これにより、ビット線33上には埋め込み絶縁膜28がたとえば厚さ30nmで残る構成となる。
(第二のゲート電極16形成工程)
次いで、図17(A1)、(A2)、(C)に示すように第二のゲート電極16を形成する。
まず、第三溝24の内壁側面および底面を覆うように、第二のゲート絶縁膜15を形成する。次いで、第三溝24の内壁側面と底面および第二のマスク窒化膜12上を覆うように、たとえばドープトシリコン膜からなる図示しない第二のゲート電極16材料を、第三溝24内を充填しない膜厚で成膜する。
このとき、第二のゲート電極16材料はリンドープトシリコン膜に限定されず、高融点金属膜や、ドープトシリコン膜と高融点金属膜の積層膜などを用いてもよい。第二のゲート電極16はメモリセルのワード線として用いられるため、抵抗の低い材料を用いることが好ましいためである。
このとき、図17(A1)に示すように、第二のゲート電極16の上部は、第二半導体ピラー20の上部よりも低い高さとなるように形成し、第二のゲート絶縁膜15の一部を露出させる構成とする。ここでは、たとえば第三溝24底部から約110nmの高さで第二のゲート電極16を形成する。
(第二のライナー膜18形成工程)
次いで、図18(A1)、(A2)に示すように、第二のライナー膜18を形成する。
まず、第三溝24内壁面と第二のマスク窒化膜12上を覆うように、シリコン酸窒化膜(SiON)からなる第二のライナー膜18をたとえば厚さ8nmで形成する。以下の工程は、第一の実施形態の第一のライナー膜8形成工程と同様であるため、その説明を省略する。これにより、第二のゲート電極16および第二のマスク窒化膜12は第二のライナー膜18により覆われた構成となる。
次いで、図19(A1)、(A2)に示すように第三層間膜29を形成する。
まず、第二のライナー膜18上を覆い、かつ第三溝24内を充填するように、ポリシラザンからなる第三層間膜29(SOD膜)を塗布形成する。この後、第三層間膜29に熱処理を行い、第三層間膜29を緻密化させる。この工程は、第一の実施形態の第一層間膜9形成工程と同様であるため、その説明を省略する。
(第二のマスク窒化膜12除去工程)
次いで、図20(A1)、(A2)に示すように、熱リン酸液(H3PO4)を用いた湿式エッチングにより第二のマスク窒化膜12を選択的に除去する。これにより、図20(A1)に示すように、第二のマスク窒化膜12が除去された部分に第二半導体ピラー開口部20eが形成される。
この湿式エッチングの際、図20(A2)に示すように、第二のゲート絶縁膜15と第三層間膜29の間の第二のライナー膜上部18a、および、埋め込み絶縁膜28と第三層間膜29の間の第二のライナー膜上部18aもエッチングされる。しかし、そのリセス量は第一の実施形態の第一のマスク窒化膜2除去工程と同様に、窒化膜を100nm除去できるだけのエッチングを行っても、約10nm程度に抑えることができる。
次いで、図21(A1)に示すように第四不純物拡散層37を形成する。この工程は、第一の実施形態の第二不純物拡散層17形成工程と同様の方法を用いるため、その説明は省略する。この第四不純物拡散層37は、縦型MOSトランジスタのソース・ドレイン電極の他方として機能する。
次いで、図22(A1)、(A2)、(B)、(C)に示すように第三コンタクトプラグ31を形成する。この工程は、第一の実施形態の第一コンタクトプラグ11形成工程と同様の方法を用いるため、その説明は省略する。
次いで、図23(A1)、(B)に示すようにキャパシタ素子44を形成する。
まず、たとえば窒化チタン等の金属膜からなり、上部が開口した中空筒状の構成の第一キャパシタ電極40(下部電極)を第三コンタクトプラグ31上に接続するように形成する。次いで、第一キャパシタ電極40の外内壁および底面を覆うように容量絶縁膜41を形成する。このとき、容量絶縁膜41の材料としては、たとえば、酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O3)等の高誘電率膜、またはそれらの積層膜を用いることができる。
また、キャパシタ素子44の代わりに、電気信号の入力により抵抗値を可変可能な記憶素子および縦型MOSトランジスタから構成されるメモリセルを用いる場合にも、本発明を適用することができる。このようなメモリセルとしては、具体的には、相変化メモリ素子(PRAM)や、抵抗変化メモリ素子(ReRAM)を挙げることができる。
また、メモリセルを形成する場合に限られず、半導体装置50に縦型MOSトランジスタを高密度に形成する場合にも本発明は適用可能である。
また、第二のゲート電極16の上面から、第二のライナー膜18上面までの距離を、従来の方法と比べて十分に残存することができるため、第二のゲート電極16に対する絶縁性を十分確保することができる。
(実施例1)
まず、P型の導電型のシリコン(Si)からなる半導体基板1を準備し、LP−CVD法によりその上を覆うようにシリコン窒化膜(Si3N4)からなる厚さ50nmの第一のマスク窒化膜2を形成した。このとき原料ガスとしてはジクロロシラン(SiH2Cl2)、とアンモニア(NH3)を用い、600℃程度の高温・減圧下で反応させた。この状態を図1(A)に示す。
次いで、図2(A)に示すように、第一フォトレジストマスク3をマスクにして、第一のマスク窒化膜2と半導体基板1を順次エッチングした。ここではh1=200nmの深さまで半導体基板1をエッチングした。これにより、X方向、Y方向共に100nmの幅の平面視形状矩形で、かつ、第一の方向Xに沿って約100nmの等間隔で並ぶ柱状の第一半導体ピラー10がと、第一半導体ピラー10の周囲を囲む構成の第一溝4が形成された。
次いで、第一溝4内壁面および第一のマスク窒化膜2上を覆うように、不純物としてリンを含有したポリシリコン膜(リンドープトシリコン膜)からなる第一のゲート電極膜6aを厚さ30nmで形成した。これにより、図3(A)に示すように第一のゲート電極膜6aが形成された。
このとき、第一のゲート電極6の高さh2は150nmと、第一半導体ピラー10よりも低く形成された。また、第一半導体ピラー10上部側面の、第一のゲート絶縁膜5が露出する部分の高さh3は50nmで形成された。この状態を図4(A)、(C)に示す。
次いで、水蒸気(H2O)を含む700℃の高温の酸化性雰囲気中で60分間のアニール処理を行い、第一層間膜9(SOD膜)を緻密化させた。その後、CMP法を用いて第一層間膜9(SOD膜)の表面と、第一のマスク窒化膜2上の第一のライナー膜8を研磨除去し、第一のマスク窒化膜2の上面を露出させた。
この湿式エッチングのとき、熱リン酸液(H3PO4)のエッチング速度は、シリコン窒化膜に対して約5nm/分であった。ここでのエッチング時間は約20分間行い、窒化膜を100nm除去できるだけのエッチングを行った。すなわち、50nmの厚さを持つ第一のマスク窒化膜2が除去された後、さらに50nmの窒化膜をエッチングする分だけのオーバーエッチングを加えた。
また、湿式エッチングを行った後の第一のライナー膜8(SiON膜)の形状は、第一半導体ピラー10側の第一のライナー膜上部8aが、第一層間膜9側の第一のライナー膜上部8aよりも大きくリセスした形状となった。
次いで、リンドープトシリコン膜(第一コンタクトプラグ11)上面をCMP法により研磨除去し、第一層間膜9上面を露出させた。これにより、図10(A)に示すように第一コンタクトプラグ11が形成された。
次いで、第二コンタクトプラグ21上に金属配線22を形成した。その後、さらに上層の図示しない配線層や、表面の保護膜等を形成し、図11(A)に示すような縦型MOSトランジスタを備えた半導体装置50が完成した。
(実施例2)
まず、P型の導電型のシリコン(Si)からなる半導体基板1上を覆うように、シリコン窒化膜(Si3N4)からなる第二のマスク窒化膜12を厚さ50nmで形成した。
次いで、第二のマスク窒化膜12上に、図12(C)に示すように、第一の方向(X方向)に沿って延在するとともに、第二の方向(Y方向)に幅50nm、間隔50nmの帯状の繰り返しパターンとなるように第二フォトレジストマスク13を形成した。
次いで、第一絶縁膜25aのうち、第二溝14内壁の一面側のうち、第二溝14底部から約70nmの高さの部分をY方向に延在するように除去し、第二半導体ピラー20を一部露出させた。これにより、第一絶縁膜25の一面側の下層部に開口部分(開口部分をビット線コンタクト32と記載)が形成された。
この後、シリコン酸化膜(埋め込み絶縁膜28)の上面を、第二のマスク窒化膜12の上面が露出するまでCMP法を用いて研磨除去した。これにより図14(B)に示すように、埋め込み絶縁膜28が形成された。
次いで、第三フォトレジストマスク23をマスクにして、第二のマスク窒化膜12と半導体基板1(基台部20c)、および、埋め込み絶縁膜28を150nm程度の深さまでエッチングエッチングした。これにより、ビット線33上には埋め込み絶縁膜28が厚さ30nmで残留した。
次いでエッチバックを行い、第三溝24底部と第二のマスク窒化膜12上の第二のゲート電極16材料を除去した。これにより、第二のゲート絶縁膜15を介してピラー部20dと対向するとともに第二の方向(Y方向)に沿って延在する構成の第二のゲート電極16が形成された。
これにより第二のゲート電極16は、第二半導体ピラー20および埋め込み絶縁膜28の側壁(第三溝24内壁側面)を覆い、第二の方向(Y方向)に延在する構成となった。この状態を図17(A1)、(A2)、(C)に示す
また、この湿式エッチングにより、第二のゲート絶縁膜15と第三層間膜29の間の第二のライナー膜上部18a、および、埋め込み絶縁膜28と第三層間膜29の間の第二のライナー膜上部18aは約10nm程度リセスされた。
次いで、第一キャパシタ電極40(下部電極)、容量絶縁膜41、第二キャパシタ電極42(上部電極)を順次形成した。これにより、図23(A1)、(B)に示すように、容量絶縁膜41を介して第一キャパシタ電極40と第二キャパシタ電極42とが対向する構成のキャパシタ素子44が形成された。
次いで、第四層間膜39、図示しないにコンタクトプラグ、金属配線22、保護膜43を順次形成し、DRAM素子のメモリセルを形成した。
Claims (17)
- 半導体基板上に縦型MOSトランジスタを形成する工程において、
前記半導体基板上にシリコン窒化膜(SiN膜)からなるマスク窒化膜のパターンを形成したのちに、前記マスク窒化膜をマスクに前記半導体基板をエッチングして、溝および半導体ピラーを前記半導体基板に形成する第一工程と、
前記マスク窒化膜を残存させたまま、前記溝を覆うゲート絶縁膜を形成したのちに前記ゲート絶縁膜側面に、前記ゲート絶縁膜を介して前記半導体ピラーと対向し、かつ、前記半導体ピラーよりも低い高さのゲート電極を形成する第二工程と、
前記溝を覆うように、シリコン酸窒化膜(SiON膜)からなるライナー膜を形成したのちに、前記ライナー膜上を覆い、かつ、前記溝内を充填するように層間膜(SOD膜)を形成する第三工程と、
前記層間膜(SOD膜)を酸化性雰囲気中で熱処理することにより緻密化したのちに、前記マスク窒化膜をエッチングにより選択的に除去する第四工程と、
前記第二工程と前記第三工程の間に、前記溝の底部の下に位置する前記半導体基板に第一不純物拡散層を形成する工程と、
前記第四工程の後に、前記半導体ピラー上部に第二不純物拡散層を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。 - 前記第一工程において、所定の間隔で並ぶ第一半導体ピラーおよび前記第一半導体ピラーの周囲を囲む第一溝を形成する工程と、
前記第二工程において、前記第一半導体ピラーの外周を囲むサラウンドゲート構造の第一のゲート電極を形成する工程と、を具備してなることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第一工程において、第一の方向に延在する第二溝および凸部を設けた後、前記第二溝内にビット線を形成して、前記ビット線と前記半導体基板とを直接に接触させる工程と、
前記ビット線に含まれる不純物を前記半導体基板に拡散させて第三不純物拡散層を形成する工程と、
前記第一の方向に交差する第二の方向に沿って延在し、前記第三不純物拡散層よりもよりも高い位置を底面とする第三溝を前記半導体基板に設けることにより、前記凸部を複数に分割し、前記半導体基板において基体部上に設けられるとともに、側面に前記第三不純物拡散層が形成されてなる基台部および前記基台部上に立設するピラー部からなる第二半導体ピラーを形成する工程と、
前記第二工程において、前記ピラー部の側壁に前記ゲート絶縁膜を介して前記ピラー部と対向するとともに、前記第二の方向に沿って延在する構成の第二のゲート電極を形成する工程と、
前記第三工程において、前記第三溝を覆うように前記ライナー膜を形成したのちに、前記第三溝を充填するように前記層間膜(SOD膜)を形成する工程と、を具備してなることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ビット線を形成する工程において、前記第二溝内に第一絶縁膜を形成し、その一面側の下層部に第二の方向に沿って延在する開口部分を形成して、前記凸部の一面側の下層部を露出させる工程と、
少なくとも前記開口部分の一部を覆う高さにまで、前記ビット線を埋め込む工程と、を具備してなることを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記第四工程において、前記マスク窒化膜を熱リン酸を用いた湿式エッチングによって除去することを特徴とする請求項1〜請求項4のいずれか1項に記載の半導体装置の製造方法。
- 前記層間膜(SOD膜)として、ポリシラザンを用いることを特徴とする請求項1〜請求項5のいずれか1項に記載の半導体装置の製造方法。
- 前記第四工程において、前記ゲート電極の上面に前記ライナー膜を残留させることを特徴とする請求項1〜請求項6のいずれか1項に記載の半導体装置の製造方法。
- 前記ライナー膜中において、窒素原子の含有量が11atm%以上、酸素原子数が窒素原子数の2倍以上含まれていることを特徴とする請求項1〜請求項7のいずれか1項に記載の半導体装置の製造方法。
- 前記ライナー膜中において、窒素原子の含有量が13〜18atm%の範囲、酸素原子数が窒素原子数の3倍〜5倍の範囲で含まれていることを特徴とする請求項8に記載の半導体装置の製造方法。
- 半導体基板に立設され、その上層部および下層部にそれぞれ不純物拡散層を包含する半導体ピラーと、
前記半導体ピラーの周囲を囲む溝と、
前記半導体ピラー側面にゲート絶縁膜を介して前記半導体ピラーよりも低い高さで形成され、かつ、前記半導体ピラーと対向する構成のゲート電極と、
前記ゲート電極の側面と上面を覆うように形成されたシリコン酸窒化膜(SiON膜)からなるライナー膜と、
隣接する前記ライナー膜同士の間を充填するとともに、半導体ピラーから突出する構成の層間膜(SOD膜)と、
前記半導体ピラーの上面を覆うとともに前記層間膜の半導体ピラーから突出している部分のすき間を充填する構成のコンタクトプラグと、
前記溝の底部の下の前記半導体基板に形成された第一不純物拡散層と、
前記半導体ピラー上部に形成された第二不純物拡散層と、
を具備してなることを特徴とする半導体装置。 - 前記ライナー膜上部が前記層間膜と前記ゲート絶縁膜の間を充填するように構成され、かつ、その前記ゲート絶縁膜側が、前記層間膜側よりも大きくリセスした形状であることを特徴とする請求項10に記載の半導体装置。
- 前記半導体基板に立設され、所定の間隔で並ぶ第一半導体ピラーと、
前記第一半導体ピラーの外周を囲むサラウンドゲート構造の第一のゲート電極と、を具備してなることを特徴とする請求項10または請求項11に記載の半導体装置。 - 前記半導体基板に立設され第一の方向に延在する基台部、および、前記基台部上に立設され、第一の方向および第一の方向と交差する第二の方向にマトリクス上に配列するピラー部からなる第二半導体ピラーと、
前記基台部同士の間に形成された第二溝と、
前記第二溝内に形成されたビット線、および、前記基台部の前記ビット線に接する位置に形成された第三不純物拡散層と、
前記ピラー部の側壁にゲート絶縁膜を介して前記ピラー部と対向する構成で、前記第二の方向に沿って延在する第二のゲート電極と、
前記第二半導体ピラー上部に形成された第四不純物拡散層と、を具備してなることを特徴とする請求項10に記載の半導体装置。 - 前記ビット線と前記基台部とを分離する第一絶縁膜が、前記第二溝内を覆うように形成されるとともに、その一面側の下層部に第二の方向に沿って延在する開口部分が設けられ、前記開口部分を介して前記ビット線と前記基台部の前記第三不純物拡散層とが接していることを特徴とする請求項13に記載の半導体装置。
- 前記層間膜がポリシラザンからなることを特徴とする請求項10〜請求項14のいずれか1項に記載の半導体装置。
- 前記ライナー膜中の窒素原子の含有量が11atm%以上で、かつ、窒素原子数の2倍以上の数の酸素原子が含まれていることを特徴とする請求項10〜請求項15のいずれか1項に記載の半導体装置。
- 前記ライナー膜中の窒素原子の含有量が13〜18atm%の範囲で、かつ、窒素原子数の3倍〜5倍の範囲の数で酸素原子が含まれていることを特徴とする請求項16に記載の半導体装置。
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