JP2009164589A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009164589A
JP2009164589A JP2008312186A JP2008312186A JP2009164589A JP 2009164589 A JP2009164589 A JP 2009164589A JP 2008312186 A JP2008312186 A JP 2008312186A JP 2008312186 A JP2008312186 A JP 2008312186A JP 2009164589 A JP2009164589 A JP 2009164589A
Authority
JP
Japan
Prior art keywords
region
forming
semiconductor substrate
semiconductor
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008312186A
Other languages
English (en)
Inventor
Hiroyuki Fujimoto
紘行 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008312186A priority Critical patent/JP2009164589A/ja
Publication of JP2009164589A publication Critical patent/JP2009164589A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】半導体素子とコンタクトプラグとが高精度で位置合わせされた半導体装置の製造方法を提供する。
【解決手段】半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、第１構造体が露出するまで開口２を設ける。
【選択図】図１４

Description

本発明は、半導体装置及びその製造方法に関する。
従来、一つの半導体装置に一つの半導体層を搭載したものが主流であったが、近年、一つの半導体装置に複数の半導体層を搭載した多層構造を有する半導体装置が提案されるようになってきている。具体的には、一つの半導体装置の内部に複数の半導体層を多層として搭載することにより半導体装置全体を小型軽量化しつつ、半導体装置の処理速度等の能力を高めることができる。
この多層構造の半導体装置を製造する場合、半導体装置内部で半導体層同士を積層して電気的に接続する必要がある。そこで、この複数の半導体層同士を、コンタクトプラグを介して電気的に接続している。
図１５〜１７に一般的な多層構造の形成方法を示す。図１５（ａ）に示すように、まず、半導体基板１の一方の面側に半導体素子２を形成する。なお、図１５では、半導体素子２としてプレナー型のＭＯＳＦＥＴを形成した例を示した。次に、図１５（ｂ）に示すように、半導体基板１の半導体素子２を設けた側に第１の層間絶縁膜３を形成する。
この後、図１６（ａ）に示すように、第１の層間絶縁膜３上の、プレナー型のＭＯＳＦＥＴのソース／ドレイン領域に対応する位置に開口を有するマスクパターン４を設ける。次に、このマスクパターン４をマスクに用いて、第１の層間絶縁膜３内をソース／ドレイン領域まで貫通するようにコンタクトホール５を形成する。次に、図１６（ｂ）に示すように、マスクパターン４を除去した後、コンタクトホール内に導電材料を埋め込むことによってコンタクトプラグ６を形成する。
この後、更に、図１７（ａ）に示すように、第１の層間絶縁膜３上に第２の層間絶縁膜７を形成した後、第２の層間絶縁膜７上の、プレナー型のＭＯＳＦＥＴのソース／ドレイン領域の何れか一方に対応する位置に開口を有するマスクパターン８を設ける。次に、第２の層間絶縁膜７内を貫通するようにコンタクトホール９を形成する。次に、図１７（ｂ）に示すように、コンタクトホール９内に導電材料を埋め込むことによってコンタクトプラグ１０を形成する。
近年、上記のような多層構造において微細化が進んでおり、コンタクトプラグを形成する際において、所望の領域に位置合わせしてコンタクトをとることが困難となっている。そこで、従来から、高精度でコンタクトプラグの位置合わせが可能な方法の検討が行われている。
特許文献１（特開平５−１１４６５８号公報）に記載の方法では、複数の導電層間を電気的に接続するコンタクトホールを形成した後、シリコンを主成分とする膜で穴埋めしている。この後、コンタクトホール開孔部を覆うように、シリコンを主成分とする膜を残し、次に、第２導電層形成のための金属膜を形成している。そして、この金属膜を形成することにより、配線を形成するためのフォトリソグラフィー工程において、シリコンを主成分とする膜の段差を位置合わせの指標として用いることができ、第２導電層の配線の位置合わせ精度を高めることができるとしている。
特許文献２（特開平１０−２７８４５号公報）に記載の方法では、下層配線層を有する半導体基板上にシリコン酸化膜、シリコン窒化膜を形成した後、配線層形成予定領域のシリコン窒化膜を選択的にエッチング除去して溝を形成する。この後、この溝にフォトレジストＡを形成し、更にコンタクトホール形成予定領域に穴を有するフォトレジストＢを形成した後、この位置のフォトレジストＡを除去してシリコン酸化膜を露出させる。そして、このフォトレジストＢ、シリコン窒化膜をマスクに用いて、コンタクトホール形成予定領域のシリコン酸化膜を選択的に除去し下層配線層を露出させてコンタクトホールを形成している。特許文献２の方法では、このように段階的にフォトレジストＢ、シリコン窒化膜からなるマスクを形成することによって、高精度で位置合わせが可能としている。
特開平５−１１４６５８号公報 特開平１０−２７８４５号公報
近年、装置の微細化、高集積化、及び装置設計の多様化が進むに従って、半導体基板の裏面側からコンタクトホールの位置合わせの工程が必要となる場合があった。しかしながら、従来のコンタクトプラグの形成方法では、フォトリソグラフィーによりマスクパターンを設ける際に位置合わせ上の誤差等によって、コンタクトホールの位置合わせ精度に限界があった。特に、近年、半導体装置の微細化が進展しており、半導体素子に対するコンタクトプラグの位置合わせも高い精度が要求されるようになっていた。このような位置合わせが高精度で行われていないと、コンタクトプラグと、半導体基板及びゲート電極との短絡等が発生する場合があった。また、特許文献１及び２の方法では、位置合わせ精度に限界があった。
本発明は、１以上の上記課題を解決するか、又は上記課題を少なくとも部分的に改良する。
本発明の一実施形態は、所定方向に伸長し、一方の端部側に前記所定方向と垂直な断面の断面積が不連続に変化する段差を有する第１コンタクトプラグと、
前記第１コンタクトプラグに電気的に接続された突起状領域と、
前記突起状領域に電気的に接続された第１構造体と、
前記突起状領域及び前記段差よりも第１構造体側の前記第１コンタクトプラグの側壁上に設けられた絶縁層２と、
を有する半導体装置に関する。
本発明の他の一実施形態は、所定方向に伸長し、一方の端部側に前記所定方向と垂直な断面の断面積が不連続に変化する段差を有する第１コンタクトプラグと、
前記第１コンタクトプラグに電気的に接続された第１構造体と、
前記段差よりも第１構造体側の前記第１コンタクトプラグの側壁上に設けられた絶縁層２と、
を有する半導体装置に関する。
本発明の他の一実施形態は、（１）半導体基板に突起状領域を形成する工程と、
（２）前記突起状領域の側壁上に絶縁層２を形成する工程と、
（３）前記突起状領域の上面上に第１構造体を形成する工程と、
（４）前記半導体基板の前記第１構造体を設けた側と反対側である裏面側から前記半導体基板内の突起状領域に対応する位置の異方性エッチングを行い少なくとも前記突起状領域に達するまで開口２を設ける工程であって、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う工程と、
（５）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
本発明の他の一実施形態は、（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）前記絶縁層１上にマスクパターン１を形成する工程と、
（３）前記マスクパターン１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）前記半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）前記マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜を形成する工程と、
（７）層間絶縁膜内の前記突起状領域に対応する位置に開口１を設けると共に前記突起状領域上の絶縁層１を除去し、更に前記突起状領域上に第１構造体を形成する工程と、
（８）前記第１構造体上に保護基板を設ける工程と、
（９）前記半導体基板を、前記第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように、前記裏面側から、前記半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、少なくとも前記突起状領域に達するまで開口２を設ける工程と、
（１１）前記開口２の内壁上に絶縁層３を形成する工程と、
（１２）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
本発明の他の一実施形態は、（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）前記絶縁層１上にマスクパターン１を形成する工程と、
（３）前記マスクパターン１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）前記半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）前記マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜を形成する工程と、
（７）層間絶縁膜内の前記突起状領域に対応する位置に開口１を設けると共に前記突起状領域上の絶縁層１を除去し、更に前記突起状領域上に第１構造体を形成する工程と、
（８）前記半導体基板の、前記第１構造体を設けた側と反対側である裏面側から、前記半導体基板内の第１構造体に対応する部分が残留するように異方性エッチングを行う工程であって、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う工程と、
（９）前記半導体基板内の第１構造体に対応する部分に不純物を注入することによって第１コンタクトプラグとする工程と、
を有する半導体装置の製造方法に関する。
本発明の他の一実施形態は、（１）半導体基板上の全面に絶縁層２を形成する工程と、
（２）前記半導体基板内に第１不純物拡散領域を形成する工程と、
（３）前記半導体基板の、前記絶縁層２を設けた側と反対側である裏面側の、前記第１不純物拡散領域に対応する位置の異方性エッチングを行う工程であって、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行うことによって、少なくとも前記第１不純物拡散領域に達するまで開口２を設ける工程と、
（４）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
本発明の他の一実施形態は、（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）前記絶縁層１上にマスクパターン１を形成する工程と、
（３）前記マスクパターン１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）前記半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）前記マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜を形成する工程と、
（７）層間絶縁膜内の前記突起状領域に対応する位置に開口１を設けると共に前記突起状領域上の絶縁層１を除去し、更に前記突起状領域上に第１構造体を形成する工程と、
（８）前記半導体基板の、前記第１構造体を設けた側と反対側である裏面側から異方性エッチングを行う工程であって、前記半導体基板内の突起状領域に対応する位置を、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行うことによって、少なくとも前記突起状領域に達するまで開口２を設ける工程と、
（９）前記開口２の内壁上に絶縁層３を形成する工程と、
（１０）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
本発明の他の一実施形態は、（１）シリコン半導体基板上の全面に絶縁層１を形成する工程と、
（２）前記絶縁層１上にマスクパターン１を形成する工程と、
（３）前記マスクパターン１をマスクに用いて前記絶縁層１及びシリコン半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記シリコン半導体基板の所定平面から突出したシリコン半導体領域を形成する工程と、
（４）前記シリコン半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）前記シリコン半導体領域を有する第１構造体を形成する工程と、
（６）前記シリコン半導体基板を、前記第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（７）前記シリコン半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように、前記裏面側から、前記シリコン半導体基板内のシリコン半導体領域に対応する位置の異方性エッチングを行い、少なくとも前記シリコン半導体領域に達するまで開口２を設ける工程と、
（８）前記開口２の内壁上に絶縁層３を形成する工程と、
（９）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。
「段差」とは、第１コンタクトプラグの伸長方向と垂直な、第１コンタクトプラグの断面の断面積を、不連続に変化させる面のことを表す。すなわち、第１コンタクトプラグの該伸長方向に垂直な断面の断面積は、この段差を境にして不連続に変化する。この段差は例えば、図１４、図２０、図２４、図２８及び図４８の番号４１で表される。
半導体装置を構成する構造体とコンタクトプラグとが高精度で位置合わせされた半導体装置を製造することができる。
（半導体装置の製造方法）
半導体装置の製造方法は、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜を形成する工程と、
（７）層間絶縁膜内の突起状領域に対応する位置に開口１を設けると共に突起状領域上の絶縁層１を除去し、更に突起状領域上に第１構造体を形成する工程と、
（８）第１構造体上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、少なくとも突起状領域に達するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内に、少なくとも第１コンタクトプラグを形成する工程。
半導体装置の製造方法では、工程（７）において、突起状領域上の絶縁層１のみを除去し、突起状領域の一部上に存在する絶縁層２を残留させる。また、工程（１０）において、半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、半導体基板の裏面側から突起状領域に対応する位置に異方性エッチングを行う。そして、少なくとも突起状領域に達するまで開口２を設ける。
この工程（１０）では、例えば、半導体基板の裏面側の、突起状領域に対応する位置に開口を有するマスクパターンを設け、このマスクパターンをマスクに用いて半導体基板の異方性エッチングを行うことにより、開口２を設ける。この際、例えば、突起状領域に対応する位置にマスクパターンの開口が正確に位置合わせされていない場合であっても、半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行うため、絶縁層２は残留し、半導体基板のみがエッチングされる。このため、突起状領域（突起状領域を除去する場合は第１構造体）にセルフアラインで正確に位置合わせした状態で開口２を設けることができる。この結果、第１構造体と第１コンタクトプラグとが高精度で位置合わせされた半導体装置を製造することができる。
本発明において、「第１構造体」とは、半導体基板の表面側に設けられた層間絶縁膜の開口内（突起状領域の上方、又は突起状領域が除去される場合は突起状領域が存在した部分の上方）に設けられた構造体（突起状領域は除く）のことを表す。この第１構造体は、半導体装置の一部を構成する部分であれば特に限定されるわけではない。
本発明において、「第１コンタクトプラグ」とは、半導体基板の裏面側から設けられたコンタクトプラグのことを表す。
「第２コンタクトプラグ」とは、半導体基板の表面側に設けられた層間絶縁膜内において、縦型ＭＯＳＦＥＴに電気的に接続されたコンタクトプラグのことを表す。
「第３コンタクトプラグ」とは、半導体基板の表面側に設けられた層間絶縁膜内をその厚み方向に貫通するように設けられたコンタクトプラグのことを表す。
本発明において、「接続部」とは、第１コンタクトプラグと第３コンタクトプラグを電気的に接続する導電部分を表し、例えば、不純物を注入したポリシリコン領域を挙げることができる。
なお、第１構造体は単独で半導体素子を構成しても、構成しなくても良く、第１構造体が一つの半導体素子を構成しても良い。例えば、第１構造体として、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグを形成することができる。この場合、上部不純物拡散領域を有する半導体領域、ゲート絶縁膜、ゲート電極、及び下部不純物拡散領域は、縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成することとなる。また、第１構造体として第３コンタクトプラグを形成することができる。この場合、第１構造体は、配線構造を形成することとなる。また、本発明の製造方法では、これら縦型のＭＯＳＦＥＴや配線構造をそれぞれ単独で、又は組み合わせて製造することができる。
本発明の半導体装置の製造方法では、まず、工程（１）では、半導体基板を準備する。この半導体基板としては、シリコン半導体基板やＳＯＩなどを挙げることができる。次に、この半導体基板の全面に絶縁層１を形成する。この絶縁層１の形成方法としては、例えば、半導体基板の表面がシリコンからなる場合、熱酸化を行うことによってシリコン酸化膜を形成する方法を挙げることができる。
次に、工程（２）では、この絶縁層１上にマスクパターン１を形成する。この方法としては、例えば、ＣＶＤ法などによりシリコン窒化膜を堆積させた後、リソグラフィー技術によりシリコン窒化膜のパターニングを行うことによりマスクパターン１を形成する方法を挙げることができる。
次に、工程（３）では、マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることによってマスクパターン１の下部に１以上の突起状領域を形成する。そして、この際、マスクパターン１と半導体基板下部との間以外の半導体基板の部分を露出させる。
次に、工程（４）では、半導体基板の露出した部分上に絶縁層２を形成する。この絶縁層２の形成方法としては、例えば、半導体基板の表面がシリコンからなる場合、熱酸化を行うことによってシリコン酸化膜を形成する方法を挙げることができる。
次に、工程（５）では、マスクパターン１を除去する。このマスクパターン１の除去方法としては例えば、ウェットエッチングを挙げることができる。
次に、工程（６）では、全面に層間絶縁膜を形成する。この層間絶縁膜の形成方法としては、プラズマＣＶＤ法を挙げることができる。
次に、工程（７）では、層間絶縁膜内の、突起状領域に対応する位置に開口１を設ける。また、これと共に突起状領域上の絶縁層１を除去し、更に突起状領域に接するように第１構造体を形成する。この開口１の形成方法としては例えば、リソグラフィー技術により突起状領域に対応する位置に開口を有するマスクパターンを形成した後、このマスクパターンをマスクに用いて層間絶縁膜のエッチングを行う方法を挙げることができる。また、このエッチングの際に突起状領域上の絶縁層１を除去する。この後、突起状領域に接するように第１構造体を形成する。エッチング終了後にマスクパターンは除去する。
次に、工程（８）では、第１構造体上に保護基板を設ける。典型的には、第１構造体は層間絶縁膜内に埋め込まれた形で存在する。また、場合によっては、第１構造体が埋め込まれた層間絶縁膜上に配線層を有する層間絶縁膜が形成される。このような場合には、保護基板はこれらの層間絶縁膜上に貼り付ければ良い。
次に、工程（９）では、半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする。この研削方法としては例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）法を挙げることができる。また、この研削後の半導体基板の厚さとしては、５０〜１５０μｍであることが好ましく、５０〜１００μｍであることがより好ましい。このような厚さまで半導体基板を研削することによって、たとえ後の工程（１０）で半導体基板と絶縁層２のエッチング速度の差が小さい場合であっても、絶縁層２がエッチングされる程度が少なくなり、セルフアラインで、高精度で開口２を突起状領域に位置合わせすることができる。
次に、工程（１０）では、半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置に異方性エッチングを行い、開口２を設ける。そして、少なくとも突起状領域に達するまで開口２を設ける。
なお、半導体基板が絶縁層２よりも大きなエッチング速度となるエッチングを行う際には、一般的なＩＣＰタイプのエッチング装置を使用することができる。このエッチングはチラーによって１０℃に冷却された電極上で行うことができる。また、この際のエッチング用のガスとしてＨＢｒ、Ｃｌ2及びＯ2使用することができる。エッチング条件としては、ＨＢｒ流量１００ｓｃｃｍ、Ｃｌ2流量１００ｓｃｃｍ、Ｏ2５ｓｃｃｍ、圧力２Ｐａの条件を挙げることができる。典型的なエッチングレートは５００ｎｍ／ｍｉｎであり、半導体基板としてシリコン半導体基板を用いた場合、絶縁層２に対するシリコン半導体基板の選択比は２０以上であった。
工程（１０）では、少なくとも突起状領域に達するまで異方性エッチングを行なえば良い。具体的には、この異方性エッチングは、突起状領域が露出するまで行う場合、突起状領域が一部エッチングされた時点で中止する場合、第１構造体が露出するまで行う場合の何れであっても良い。
この半導体基板のエッチング速度は、絶縁層２のエッチング速度の１．５倍以上であることが好ましく、２倍以上であることがより好ましい。これらの速度差で絶縁層２よりも速く半導体基板をエッチングすることによって、絶縁層２を劣化させることなく、半導体基板のみを選択的にエッチングすることが可能となる。この結果、より高精度で、開口２を突起状領域に位置合わせすることが可能となる。
次に、工程（１１）では、開口２の内壁上に絶縁層３を形成する。この絶縁層３を形成する方法としては、例えば、半導体基板がシリコンからなる場合、熱酸化を行うことによってシリコン酸化膜を形成する方法を挙げることができる。
次に、工程（１２）では、開口２内に少なくとも第１コンタクトプラグを形成する。この際、典型的には、これにより第１構造体と第１コンタクトプラグとは電気的に接続される。また、この第１コンタクトプラグの形成方法としては公知のコンタクトプラグの形成方法を用いることができる。
以下、本発明の製造方法の具体例を説明する。
（第１実施例）
第１実施例は、縦型ＭＯＳＦＥＴを備えた半導体装置の製造方法に関するものである。第１実施例は、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜１を形成する工程と、
（７−１）層間絶縁膜１内の、突起状領域に対応する位置に開口１を設けると共に、突起状領域上の絶縁層１を除去する工程と、
（７−２）開口１内の突起状領域上に選択エピタキシャル成長を行わせることによって、突起状領域上に半導体領域を形成する工程と、
（７−３）層間絶縁膜１を除去することにより、半導体領域を露出させる工程と、
（７−４）露出した半導体領域の、半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
（７−５）ゲート絶縁膜上にゲート電極を形成する工程と、
（７−６）半導体領域の突起状領域側と反対側の上部に不純物を注入することにより、半導体領域の上部を上部不純物拡散領域とする工程と、
（７−７）全面に層間絶縁膜２を形成する工程と、
（７−８）層間絶縁膜２内を貫通して、上部不純物拡散領域に電気的に接続されるように、第２コンタクトプラグを形成する工程と、
（８）第１構造体（上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグ）上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、半導体領域が露出するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内に、半導体領域に接するように下部不純物拡散領域と、下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成する工程。
第１実施例において工程（１）〜（６）、（８）、（９）、（１１）及び（１３）は、上記（半導体装置の製造方法）に記載の工程（１）〜（６）、（８）、（９）、（１１）及び（１３）と同じであるため、その説明を省略し、以下では、工程（７）、（１０）及び（１２）のみ説明する。
第１実施例の工程（７−１）では、層間絶縁膜１内の、突起状領域に対応する位置に開口１を設けると共に、突起状領域上の絶縁層１を除去する。
次に、工程（７−２）では、開口１内の、突起状領域上に選択エピタキシャル成長を行わせることによって突起状領域上に半導体領域を形成する。なお、この選択エピタキシャル成長の条件は、所望する半導体領域の特性に応じて適宜、設定することができる。
次に、工程（７−３）では、層間絶縁膜１を除去することにより半導体領域を露出させる。この層間絶縁膜１を除去する方法としては例えば、ドライエッチングやウェットエッチングを挙げることができる。
次に、工程（７−４）では、露出した半導体領域の、半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する。ここで、この「半導体基板の厚み方向と平行な側面」とは、半導体基板の表面と垂直な面を表す。このゲート絶縁膜の形成方法としては、例えば、半導体領域の、半導体基板の厚み方向と平行な側面を熱酸化したり、ＣＶＤ法等により全面にゲート絶縁膜材料を堆積させた後、エッチバックすることによって半導体基板の厚み方向と平行な側面上にゲート絶縁膜を残留させる方法等を挙げることができる。
次に、工程（７−５）では、ゲート絶縁膜上にゲート電極を形成する。このゲート電極の形成工程としては、例えば、ＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）法等を挙げることができる。
次に、工程（７−６）では、半導体領域の突起状領域側と反対側の上部に不純物を注入することにより、半導体領域の上部を上部不純物拡散領域とする。なお、上部不純物拡散領域用に注入する不純物の種類及びその注入条件は、所望の縦型ＭＯＳＦＥＴに応じて適宜、設定することができる。
次に、工程（７−７）では、全面に層間絶縁膜２を形成する。この層間絶縁膜２の形成方法としては、層間絶縁膜１と同様の形成方法を挙げることができる。
次に、工程（７−８）では、層間絶縁膜２内を貫通して、上部不純物拡散領域に電気的に接続されるように、第２コンタクトプラグを形成する。この第２コンタクトプラグの形成方法としては、第１コンタクトプラグと同様の形成方法を挙げることができる。
工程（１０）では、異方性エッチングを行い、突起状領域を除去して半導体領域が露出するまで開口２を設ける。
また、工程（１２）では、半導体領域に電気的に接続されるように下部不純物拡散領域と、下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成する。この下部不純物拡散領域の形成方法としては、ＤＯＰＯＳ法や、ポリシリコン層を形成した後、このポリシリコン層内に不純物を注入する方法などを挙げることができる。また、下部不純物拡散領域と、第１コンタクトプラグはそれぞれ別の工程で形成する。
第１実施例では、第１構造体として、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグを形成する。なお、場合によっては、第１構造体としてこれ以外の構造を形成しても良い。また、この上部不純物拡散領域を有する半導体領域、ゲート絶縁膜、ゲート電極、及び下部不純物拡散領域は、縦型ＭＯＳＦＥＴを構成する。
なお、第１実施例で形成する縦型ＭＯＳＦＥＴとしては、Ｎ型のＭＯＳＦＥＴであても、Ｐ型のＭＯＳＦＥＴであっても良い。Ｎ型のＭＯＳＦＥＴを形成する場合、上部不純物拡散領域及び下部不純物拡散領域内にはＮ型の不純物を注入する。また、半導体領域内にはＰ型の不純物を注入する。また、Ｐ型のＭＯＳＦＥＴを形成する場合、上部不純物拡散領域及び下部不純物拡散領域内にはＰ型の不純物を注入する。また、半導体領域内にはＮ型の不純物を注入する。
なお、本実施例の変形例では、工程（７）において、突起状領域内に不純物を注入することによって下部不純物拡散領域とする。また、工程（１０）において、異方性エッチングを行い下部不純物拡散領域である突起状領域に達するまで開口２を設けて、突起状領域を残留させる。そして、この後、工程（１２）では、下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成する。この変形例は、具体的には、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜１を形成する工程と、
（７−１）層間絶縁膜１内の、突起状領域に対応する位置に開口１を設けると共に、突起状領域上の絶縁層１を除去する工程と、
（７−２）突起状領域内に不純物を注入することによって下部不純物拡散領域とする工程と、
（７−３）開口１内の下部不純物拡散領域である突起状領域上に選択エピタキシャル成長を行わせることによって、突起状領域上に半導体領域を形成する工程と、
（７−４）層間絶縁膜１を除去することにより、半導体領域を露出させる工程と、
（７−５）露出した半導体領域の、半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
（７−６）ゲート絶縁膜上にゲート電極を形成する工程と、
（７−７）半導体領域の突起状領域側と反対側の上部に不純物を注入することにより、半導体領域の上部を上部不純物拡散領域とする工程と、
（７−８）全面に層間絶縁膜２を形成する工程と、
（７−９）層間絶縁膜２内を貫通して、上部不純物拡散領域に電気的に接続されるように、第２コンタクトプラグを形成する工程と、
（８）第１構造体（上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグ）上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、下部不純物拡散領域である突起状領域に達するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内に、下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成する工程。
なお、上記変形例の工程（１０）では、下部不純物拡散領域が露出するまで異方性エッチングを行っても、下部不純物拡散領域が一部、エッチングされるように異方性エッチングを行っても良い。この下部不純物拡散領域が一部、エッチングされるように異方性エッチングを行う場合、半導体基板及び下部不純物拡散領域のエッチング速度が絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う。
（第２実施例）
第２実施例は、縦型ＭＯＳＦＥＴ及び配線構造を有する半導体装置の製造方法に関するものである。第２実施例は、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した、突起状領域Ａ及び突起状領域Ｂからなる複数の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜１を形成する工程と、
（７−１）層間絶縁膜１内の、突起状領域Ａに対応する位置に開口１を設けると共に、突起状領域Ａ上の絶縁層１を除去する工程と、
（７−２）開口１内の、突起状領域Ａ上に選択エピタキシャル成長を行わせることによって、突起状領域Ａ上に半導体領域を形成する工程と、
（７−３）層間絶縁膜１を除去することにより、半導体領域を露出させる工程と、
（７−４）露出した半導体領域の半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
（７−５）ゲート絶縁膜上にゲート電極を形成する工程と、
（７−６）半導体領域の突起状領域Ａ側と反対側の上部に不純物を注入することにより、半導体領域の上部を上部不純物拡散領域とする工程と、
（７−７）全面に層間絶縁膜２を形成する工程と、
（７−８）層間絶縁膜２内を貫通して上部不純物拡散領域に電気的に接続されるように第２コンタクトプラグを形成すると共に、層間絶縁膜内の突起状領域Ｂに対応する位置に開口１を設け、突起状領域Ｂ上の絶縁層１を除去し、更に突起状領域Ｂに電気的に接続されるように第３コンタクトプラグを形成する工程と、
（８）第１構造体（上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、並びに第２及び第３コンタクトプラグ）上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、半導体領域及び第３コンタクトプラグが露出するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内の半導体領域に接するように下部不純物拡散領域と、下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成し、
第３コンタクトプラグに電気的に接続されるように接続部と、接続部に電気的に接続されるように第１コンタクトプラグを形成する工程。
第２実施例において工程（１）、（２）、（４）〜（６）、（８）、（９）、及び（１１）は、上記第１実施例に記載の工程（１）、（２）、（４）〜（６）、（８）、（９）、及び（１１）と同じであるため、説明を省略し、工程（３）、（７）、（１０）、及び（１２）のみ説明する。
第２実施例では、工程（３）で複数の突起状領域を形成する。この突起状領域のうち、縦型ＭＯＳＦＥＴを形成する予定の領域のものが突起状領域Ａ、第３コンタクトプラグを形成する予定の領域のものが突起状領域Ｂとなる。そして、工程（７−１）〜（７−２）では、突起状領域Ａ上にのみ半導体領域を形成する。この工程は第１実施例の工程（７−１）〜（７−２）と同様の方法を用いることができ、この際、層間絶縁膜１上の、突起状領域Ｂ上に相当する部分にマスクを設けることによって、突起状領域Ｂ上への開口１及び半導体領域の形成を防止することができる。
また、工程（７−３）〜（７−７）では、第１実施例の工程（７−３）〜（７−７）と同様にして、突起状領域Ａ上に設けた半導体領域の半導体基板の厚み方向に平行な側面にのみ、ゲート絶縁膜、ゲート電極を形成すると共に、半導体領域の上部を上部不純物拡散領域とする。そして、この後、全面に層間絶縁膜２を形成する。
次に、工程（７−８）では、層間絶縁膜２内を貫通して上部不純物拡散領域に電気的に接続されるように第２コンタクトプラグを形成する。また、この層間絶縁膜２内の上部不純物拡散領域に対応する位置に第２コンタクトプラグ用の開口を形成するのと同時に、突起状領域Ｂに対応する位置に開口１を設け、更に、突起状領域Ｂ上の絶縁層１を除去する。また、上部不純物拡散領域に対応する位置の開口内に第２コンタクトプラグを形成するのと同時に、突起状領域Ｂに電気的に接続されるように第３コンタクトプラグを形成する。このように、工程（７−８）では、第２コンタクトプラグ用の開口を形成する際に、突起状領域Ｂ上にも開口１が形成される。そして、第２コンタクトプラグと第３コンタクトプラグの形成を同時に行うことができる。
なお、第２実施例では、上記（半導体装置の製造方法）に記載の工程（８）の開口１の形成は、２回の工程に分けて行われている。すなわち、突起状領域ＡとＢ上に開口１を設ける工程はそれぞれ、別々の工程として行われている。
工程（１０）では、第１実施例と同様にして、半導体基板の裏面側から、半導体基板内の突起状領域に対応する位置に異方性エッチングを行い、開口２を形成するが、この開口２の形成は半導体領域及び第３コンタクトプラグが露出するまで行う。
また、工程（１２）では、第１実施例と同様にして開口２内に、半導体領域に電気的に接続されるように下部不純物拡散領域と、下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成する。また、第３コンタクトプラグに電気的に接続されるように接続部と、接続部に電気的に接続されるように第１コンタクトプラグを形成する。
第２実施例では、第１構造体として、（ａ）上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグと、（ｂ）第３コンタクトプラグ、を形成する。そして、この（ａ）第１構造体を構成する上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜及びゲート電極と、下部不純物拡散領域とから、縦型ＭＯＳＦＥＴが構成される。また、（ｂ）第３コンタクトプラグと、接続部は配線構造を構成する。なお、場合によっては、第１構造体として上記以外の構造を形成しても良い。
本実施例の変形例では、工程（１０）において、異方性エッチングを行い突起状領域Ａ及びＢである下部不純物拡散領域及び接続部に達するまで開口２を設ける。そして、突起状領域Ａ及びＢを残留させる。この後、下部不純物拡散領域及び接続部に電気的に接続されるように第１コンタクトプラグを形成する。この変形例は、具体的には、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した、突起状領域Ａ及び突起状領域Ｂからなる複数の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜１を形成する工程と、
（７−１）層間絶縁膜１内の、突起状領域Ａに対応する位置に開口１を設けると共に、突起状領域Ａ上の絶縁層１を除去する工程と、
（７−２）突起状領域Ａ内に不純物を注入することによって下部不純物拡散領域とする工程と、
（７−３）開口１内の下部不純物拡散領域である突起状領域Ａ上に選択エピタキシャル成長を行わせることによって、突起状領域Ａ上に半導体領域を形成する工程と、
（７−４）層間絶縁膜１を除去することにより、半導体領域を露出させる工程と、
（７−５）露出した半導体領域の半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
（７−６）ゲート絶縁膜上にゲート電極を形成する工程と、
（７−７）半導体領域の突起状領域Ａ側と反対側の上部に不純物を注入することにより、半導体領域の上部を上部不純物拡散領域とする工程と、
（７−８）全面に層間絶縁膜２を形成する工程と、
（７−９）層間絶縁膜２内を貫通して上部不純物拡散領域に電気的に接続されるように第２コンタクトプラグを形成すると共に、層間絶縁膜内の突起状領域Ｂに対応する位置に開口１を設け、突起状領域Ｂ上の絶縁層１を除去し、更に突起状領域Ｂ内に不純物を注入して接続部と接続部に電気的に接続されるように第３コンタクトプラグを形成する工程、
（８）第１構造体（上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、並びに第２及び第３コンタクトプラグ）上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、下部不純物拡散領域である突起状領域Ａ及び接続部である突起状領域Ｂに達するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内の下部不純物拡散領域及び接続部に電気的に接続されるように第１コンタクトプラグを形成する工程。
なお、上記変形例の工程（１０）では、下部不純物拡散領域及び接続部が露出するまで異方性エッチングを行っても、下部不純物拡散領域及び接続部が一部、エッチングされるように異方性エッチングを行っても良い。この下部不純物拡散領域及び接続部が一部、エッチングされるように異方性エッチングを行う場合、半導体基板、下部不純物拡散領域及び接続部のエッチング速度が絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う。
なお、上記変形例では、上記（半導体装置の製造方法）に記載の工程（８）の開口１の形成は、２回の工程に分けて行われている。すなわち、突起状領域ＡとＢ上に開口１を設ける工程はそれぞれ、別々の工程として行われている。
（第３実施例）
本発明の第３実施例は、配線構造を有する半導体装置の製造方法に関するものである。本発明の第３実施例は、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜１を形成する工程と、
（７−１）層間絶縁膜１内の、突起状領域に対応する位置に開口１を設けると共に、突起状領域上の絶縁層１を除去する工程と、
（７−２）層間絶縁膜１内を貫通して、突起状領域に接するように第３コンタクトプラグを形成する工程と、
（８）第１構造体（第３コンタクトプラグ）上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、第３コンタクトプラグが露出するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内の第３コンタクトプラグに電気的に接続されるように接続部と、接続部に電気的に接続されるように第１コンタクトプラグを形成する工程。
第３実施例において、工程（１）〜（６）、（８）、（９）、（１１）及び（１３）は、上記第１実施例に記載の工程（１）〜（６）、（８）、（９）、（１１）及び（１３）と同じであるため、説明を省略し、工程（７）、（１０）及び（１２）のみ説明する。
第３実施例の工程（７−１）では、第１実施例の工程（７−１）と同様にして、層間絶縁膜１内の、突起状領域に対応する位置に開口１を設けると共に、突起状領域上の絶縁層１を除去する。
次に、工程（７−２）では、層間絶縁膜１内を貫通して、突起状領域に電気接続するように第３コンタクトプラグを形成する。
工程（１０）では、第１実施例と同様にして、半導体基板の裏面側から、半導体基板内の突起状領域に対応する位置に異方性エッチングを行い、開口２を形成するが、この開口２の形成は第３コンタクトプラグが露出するまで行う。
また、工程（１２）では、第１実施例と同様にして、開口２内の第３コンタクトプラグに接するように接続部と、接続部に接するように第１コンタクトプラグを形成する。
この第３実施例では、第１構造体として、第３コンタクトプラグを形成する。なお、場合によっては、第１構造体として第３コンタクトプラグ以外の構造を形成しても良い。
本実施例の変形例では、工程（１０）において、異方性エッチングを行い、接続部である突起状領域に達するまで開口２を設け、突起状領域を残留させる。この後、接続部に電気的に接続されるように第１コンタクトプラグを形成する。この変形例は、具体的には、以下の工程を有する。
（１）半導体基板上の全面に絶縁層１を形成する工程と、
（２）絶縁層１上にマスクパターン１を形成する工程と、
（３）マスクパターン１をマスクに用いて絶縁層１及び半導体基板をエッチングすることにより、マスクパターン１の下部に、下部以外の部分が露出した１以上の突起状領域を形成する工程と、
（４）半導体基板の露出した部分に絶縁層２を形成する工程と、
（５）マスクパターン１を除去する工程と、
（６）全面に層間絶縁膜１を形成する工程と、
（７−１）層間絶縁膜１内の、突起状領域に対応する位置に開口１を設けると共に、突起状領域上の絶縁層１を除去する工程と、
（７−２）突起状領域内に不純物を注入することによって接続部とする工程と、
（７−３）層間絶縁膜１内を貫通して、接続部である突起状領域に電気的に接続されるように第３コンタクトプラグを形成する工程と、
（８）第１構造体（第３コンタクトプラグ）上に保護基板を設ける工程と、
（９）半導体基板を、第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
（１０）半導体基板のエッチング速度が絶縁層２のエッチング速度よりも速くなるように、裏面側から、半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、接続部である突起状領域に達するまで開口２を設ける工程と、
（１１）開口２の内壁上に絶縁層３を形成する工程と、
（１２）開口２内の接続部に電気的に接続されるように第１コンタクトプラグを形成する工程。
なお、上記変形例の工程（１０）では、接続部が露出するまで異方性エッチングを行っても、接続部が一部、エッチングされるように異方性エッチングを行っても良い。接続部が一部、エッチングされるように異方性エッチングを行う場合、半導体基板及び接続部のエッチング速度が絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う。
（第１〜第３実施例の変形例）
また、第１〜第３実施例の半導体装置の各部は、以下のように変形することができる。
ゲート電極
ゲート電極は、ポリシリコンにより形成しても良い。また、金属材料により形成することにより、メタルゲート電極としても良い。この場合、メタルゲート電極は単一又は複数の金属材料の合金等から構成することができる。
更に、メタルゲート電極はシリサイドにより形成しても良い。このシリサイドは、シリコンと反応してシリサイド化が可能な金属のシリサイドであれば特に限定されない。シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
ゲート絶縁膜
ゲート絶縁膜は、酸化膜により形成しても良い。また、Ｈｆを含む誘電率の高い高誘電率絶縁膜により形成しても良い。また、Ｈｆを含まない誘電率の高い高誘電率絶縁膜により形成しても良い。なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
その他の材料
配線材料はシリサイドであってもメタルであってもよく、その他導電性の物質であっても良い。
絶縁材料は、酸化膜に限らず、窒化膜を使用しても良い。また、その他に、ＳｉＯＮ、ＳｉＯＣなどを使用しても良い。
縦型ＭＯＳＦＥＴの用途
縦型ＭＯＳＦＥＴは、ゲート電極中にフローティング部分を形成することにより、フラッシュメモリとして利用しても良い。また、トランジスタは通常のトランジスタとして利用してもよく、トランジスタのボディに正孔をためてメモリ動作させるＦｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ（ＦＢＣ）として利用しても良い。
（実施例１）
以下のようにして、縦型ＭＯＳＦＥＴ及び配線構造を有する半導体装置を製造した。なお、この半導体装置の製造方法は、上記第２実施例の製造方法に相当するものである。
まず、シリコン半導体基板１１を準備した後、このシリコン半導体基板１１の表面を酸化してシリコン酸化膜（絶縁層１）１２を形成した（工程（１））。この酸化方法としては、ＤＲＹ酸化を行い１０ｎｍの厚さのシリコン酸化膜を形成した。
この後、窒化膜の成長を１００ｎｍ、行った。この後、リソグラフィー技術によりライン・アンド・スペースを行ってフォトレジスト１４のパターニングを行った。この時、ライン部分の幅を７０ｎｍとし、スペース部分の幅を７０ｎｍとした。次に、このフォトレジスト１４のパターンをマスクに用いて、窒化膜のパターニングを行い、マスクパターン１（符号１３）を形成した（図１：工程（２））。
この後、リソグラフィー技術で利用したフォトレジストを剥離させた。この後、窒化膜のマスクパターン１（符号１３）をハードマスクに用いて、シリコン酸化膜１２及びシリコン半導体基板１１を５０ｎｍ、ドライエッチングすることにより、マスクパターン１の下部に、突起状領域Ａ（符号１５）及び突起状領域Ｂ（符号３０）を形成した。この際、シリコン半導体基板１１の、マスクパターン１の下部以外の部分が露出した（工程（３））。
この後、シリコン半導体基板の露出した部分上に熱酸化を行い、１０ｎｍのシリコン酸化膜（絶縁層２）１６を形成した（図２：工程（４））。
この後、ウエットエッチングにより、窒化膜のマスクパターン１（符号１３）を取り除いた（工程（５））。この後、酸化膜成長により、全面に５００ｎｍのシリコン酸化膜（層間絶縁膜１）１７を形成した（工程（６））。この後、ＣＭＰを利用することにより、シリコン酸化膜の平坦性を向上させた。この後、リソグラフィー技術により、突起状領域Ａに対応する位置に開口を有するようにフォトレジストのマスクパターン１８を形成した（図３）。
この後、このマスクパターン１８をマスクに用いて、シリコン酸化膜１７のドライエッチングを行うことにより、突起状領域Ａ（符号１５）に対応する位置に開口１を設けた。また、これと共に、突起状領域Ａ（符号１５）上のシリコン酸化膜（絶縁層１）１２を除去した（工程（７−１））。この後、レジストマスクを剥離させた。この後、突起状領域Ａ（符号１５）に、砒素を１０ＫｅＶにて１×１０15／ｃｍ2の条件で注入して下部不純物拡散領域１９を形成した（工程（７−２））。
この後、開口１内の、下部不純物拡散領域１９上に選択エピタキシャル成長を行わせることによって、下部不純物拡散領域１９上にシリコン結晶の半導体領域２０を形成した（図４：工程（７−３））。
この後、ドライエッチング又はウエットエッチングにより、シリコン酸化膜（層間絶縁膜１）１７を、シリコン半導体基板の表面まで後退させて、半導体領域２０を露出させた（工程（７−４））。この後、露出した半導体領域の半導体基板の厚み方向に平行な側面を酸化することによって１０ｎｍのシリコン酸化膜からなるゲート絶縁膜２１を形成した（工程（７−５））。
この後、ゲート絶縁膜２１上に、厚さ３０ｎｍのＤＯＰＯＳ（Ｄｏｐｅｄ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）成長を行わせた後、ドライエッチングによりエッチバックをすることによって厚さ３０ｎｍのゲート電極２３を形成した（図５：工程（７−６））。
この後、半導体領域２０の上部に、砒素を１０ＫｅＶ、１１×１０15／ｃｍ2の条件で注入することによって半導体領域２０の上部を上部不純物拡散領域２２とした（工程（７−７））。この後、ＣＶＤ法により、シリコン酸化膜（層間絶縁膜２）２４を堆積させた後、ＣＭＰにより平坦化させた（図６：（工程（７−８））。
この後、第２及び第３コンタクトプラグ２５，２６を形成した。すなわち、半導体領域及び突起状領域Ｂに位置合わせしたマスクパターン（図示していない）を、シリコン酸化膜（層間絶縁膜２）２４上に設けた。この後、このマスクパターンをマスクに用いて、シリコン酸化膜２４内の半導体領域２０に対応する位置に開口、突起状領域Ｂ（符号３０）に対応する位置に開口１を設けた。次に、この突起状領域Ｂ（符号３０）上のシリコン酸化膜１２（絶縁膜２）を除去した後、突起状領域Ｂ内に不純物を注入することにより接続部３１とした。この後、半導体領域に対応する位置の開口、及び接続部３１に対応する位置の開口１内にポリシリコンを埋め込んだ後、このポリシリコン内に、ボロンを１０ｋｅＶ、１×１０15／ｃｍ2の条件で注入した（図７：（工程（７−９））。これによって、半導体領域の上部不純物拡散領域２２に電気的に接続されるように第２コンタクトプラグ２５と、接続部３１に電気的に接続されるように第３コンタクトプラグ２６を形成した。
この後、公知の方法により、シリコン酸化膜（層間絶縁膜２）２４上に上層配線やコンタクトを形成した（図８）。この後、この上に例えば、１ｍｍの厚さの支持基板２７を貼り付けた（図９：工程（８））。
この後、一体となったシリコン半導体基板と支持基板をひっくり返した（図１０）。この後、ＣＭＰによりシリコン半導体基板の裏面側から研削し、シリコン半導体基板１１を薄くした（図１１：工程（９））。
この後、リソグラフィー技術を用いて突起状領域Ａ及びＢに対応する位置に開口を有するフォトレジストのマスクパターン（図示していない）を、シリコン半導体基板１１の裏面側に設けた。次に、このレジストのマスクパターンをマスクに用いて、シリコン半導体基板１１の裏面側に対して異方性のドライエッチングを行った。この時、異方性ドライエッチングの条件は、シリコン半導体基板１１、接続部３１、及び下部不純物拡散領域１９のエッチング速度が、絶縁層２（符号１６）のエッチング速度よりも速くなる条件に設定し、シリコン半導体基板とシリコン酸化膜の選択比が大きい条件とした。このような条件に設定することにより、シリコン半導体基板１１等をエッチングしてシリコン酸化膜１６を残留させることができ、セルフアラインで、これらの下部不純物拡散領域１９及び接続部３１に達するまで高精度で位置合わせした状態で開口２（符号２８）を設けることができた。なお、本実施例では、異方性のドライエッチングにより、シリコン半導体基板１１だけでなく接続部３１及び下部不純物拡散領域１９の一部も除去した（図１２：工程（１０））。この後、レジストのマスクパターンを剥離させた。
この後、例えば、８５０℃の条件で、シリコン半導体基板に対して熱酸化を行うことにより、開口２（符号２８）の内壁上に２０ｎｍのシリコン酸化膜（絶縁層３）２９を形成した（工程（１１））。
この後、開口２（符号２８）内に、ポリシリコン層を埋め込んだ後、ポリシリコン層内に不純物を注入することによって、下部不純物拡散領域１９に電気的に接続されるように第１コンタクトプラグ３２と、接続部３１に電気的に接続されるように第１コンタクトプラグ３２を形成した（図１３：工程（１２））。上記のようにして半導体装置を得ることができた（図１４）。最終的に完成した半導体装置の全体図を図１８として示す。
本実施例では、縦型ＭＯＳＦＥＴは、シリコン半導体基板を結晶の種として選択エピタキシャル成長により形成した、半導体領域からなるチャネル部を有する。このため、ＣＶＤ法などでチャネル部を形成する場合と比べて、チャネル部の結晶性が優れている。また、縦型ＭＯＳＦＥＴに接続させて第２コンタクトプラグ及び配線を形成することができ、配線のためのスペースが必要ないことから、デバイスの微細化にとって有利である。さらに、半導体基板の裏面側から第１コンタクトプラグを形成する際に、アライメントの目ずれが大きくても、自己整合的にコンタクトホールを形成することができる。このため、デバイスを形成しやすい。このようなコンタクトホールのめずれマージンの拡大は、本実施例により得られる構造の特徴である。
（実施例１の変形例）
実施例１において各部を以下のように変形することができる。
図１９に示すように、縦型ＭＯＳＦＥＴを構成する半導体基板の表面側に形成した配線１０１と、裏面側に形成した配線１０３を連結するコンタクトプラグ１０２を形成しても良い。
図２０に示すように、半導体基板の表面側に縦型ＭＯＳＦＥＴの上部不純物拡散領域に接続したビット線１０４を形成し、裏面側に縦型ＭＯＳＦＥＴの下部不純物拡散領域に接続したキャパシタ１０５を形成しても良い。この場合、縦型ＭＯＳＦＥＴとキャパシタはＤＲＡＭを構成する。第１構造体は、縦型ＭＯＳＦＥＴ、第２コンタクトプラグ及びビット線等となる。また、１０５を、キャパシタから相変化物質に置き換えることにより、全体として、相変化メモリとして利用しても良い。
図２１に示すように、半導体基板の表面側に縦型ＭＯＳＦＥＴの上部不純物拡散領域に接続したキャパシタ１０５を形成し、裏面側に縦型ＭＯＳＦＥＴの下部不純物拡散領域に接続したビット線１０４を形成する。この場合、ＤＲＡＭとして利用しても良い。第１構造体は、縦型ＭＯＳＦＥＴ、第２コンタクトプラグ及びキャパシタ等となる。また、１０５を、キャパシタから相変化物質に置き換えることにより、全体として、相変化メモリとして利用しても良い。
キャパシタからみてトランジスタを挟んで対極の配線層は、最小加工寸法をＦと定義すると、２Ｆピッチで形成することができる。従来の方法では、表面のみからデバイスを形成する方法により２Ｆピッチで配線層を形成すると、プロセスフローが非常に複雑になる。これに対して、本実施例では、２Ｆピッチの配線層を容易に形成することができる。例えば、２Ｆピッチでのビット線の形成はＤＲＡＭなどのメモリでは、単位面積あたりの集積率を上げることができる。
（実施例２）
本実施例は、実施例１とは別の形成方法により、半導体基板の裏面側から第１コンタクトを形成したものである。まず、図１１までは、実施例１と同様にして製造工程を実施する。ただし、本実施例では、突起状領域１５内に不純物を注入して下部不純物拡散領域を設ける工程を実施しない点が実施例１とは異なる。その代わりに、半導体領域２０を形成した後、半導体領域２０の突起状領域１５に接する下部に、不純物を注入して下部不純物拡散領域１９を設ける。
図２２〜図２４に、この後の工程を示す。まず、半導体基板１１の裏面側をＣＭＰにより削る（図２２）。この後、リソグラフィー技術を用いて、半導体基板１１の裏面側からパターニングを行い、各半導体領域２０及び各第３コンタクトプラグ２６にそれぞれ対応するように複数の半導体部分１０９を設ける(図２３)。次に、各半導体部分１０９に不純物の注入を行い、第１コンタクトプラグ１１０を形成する（図２４）。
本実施例の第１コンタクトプラグの形成方法では、半導体基板１１の裏面側からパターニングを行う際に、半導体基板１１のエッチング速度が絶縁層２（符号１６）のエッチング速度よりも速くなるように異方性エッチングを行い、開口を設ける。このため、自己整合的に第１コンタクトプラグ１１０を形成することができる。
このように形成したコンタクト１１０と別のコンタクト１１０の間には、シリコンのような半導体が存在しない。本実施例では、この点が、実施例１との明確な差異となる。本実施例はこのような構造を形成することにより、配線層のショートが減少し、半導体デバイスの歩留りを向上させることができる。
（実施例３）
実施例１及び２では、半導体基板の表面側に縦型ＭＯＳＦＥＴを形成する例を示した。しかし、半導体基板の表面側に形成するトランジスタとしては、その一部に、縦型ＭＯＳＦＥＴを使用しても、使用しなくても良い。また、半導体基板の表面側に通常のプレーナ型トランジスタのみを形成しても良い。
図２５から図２８には、トランジスタとして、プレーナ型トランジスタのみを使用した半導体装置の製造方法を示す。まず、公知の方法により、半導体基板１１の表面側にゲート絶縁膜１１７を形成する。この後、半導体基板１１の表面側に素子分離領域（ＳＴＩ）１１６、プレーナ型トランジスタを形成する。また、これと同時に、又はこれと別工程として、半導体基板１１の表面側に素子分離領域１１６によってプレーナ型トランジスタとは素子分離されるように、第１不純物拡散領域１１５を形成する。次に、半導体基板１１の表面側に全面に層間絶縁膜を形成した後、層間絶縁膜内の第１不純物拡散領域１１５に対応する位置に開口を設け、この開口内にコンタクトプラグ１１４を形成する。この後、この上部に保護基板２７を貼り付ける（図２５）。
この後、半導体基板１１を逆さにして、半導体基板１１の裏面側からＣＭＰ処理を行う。次に、リソグラフィー技術を用いて半導体基板１１のパターニングを行い、第１不純物拡散領域１１５に対応する位置の異方性エッチングを行い、少なくとも前記第１不純物拡散領域に達するまで開口３を設ける。この際、ゲート絶縁膜１１７よりも半導体基板１１の方がエッチングレートが早くなる条件でエッチングを行うことにより、セルフアラインでコンタクトホールを形成することができる（図２６）。
次に、開口３内の露出した半導体基板１１の部分を酸化して、絶縁膜層１４０を形成する。次に、コンタクトホール内に導電体材料を埋め込み、第１コンタクトプラグ１１８を形成する（図２７）。この後、公知の方法により、第１コンタクトプラグ１１８に接続されるように配線層１１９を形成する（図２８）。
以上のように、半導体基板の表面側にプレーナ型トランジスタを含むデバイスを形成した場合であっても、半導体基板の裏面側から配線層を形成することができる。
（実施例４）
実施例１〜３では、半導体基板の表面側にトランジスタを形成する例を示したが、半導体基板の表面側に形成するデバイスはトランジスタに限られず、ダイオードであっても良い。図２９は、この半導体装置を示す図である。このダイオードは、Ｎ型拡散層１２０及びＰ型拡散層１２１とから形成されている。なお、半導体装置の構成によっては、１２０をＰ型拡散層、１２１をＮ型拡散層としても良い。この場合、ダイオード並びに第２及び第３コンタクトプラグ等が第１構造体となる。
（実施例５）
近年、半導体基板の膜厚が薄くても、ウエハを搬送することが可能な技術が発達している。このため、配線層の膜厚が厚ければ、保護基板を貼り合わせなくても加工を行うことは可能である。このように保護基板を貼り合わせない場合の半導体装置を図４６に示す。この半導体装置では、半導体基板の厚さが薄いため、半導体基板の裏面側からＣＭＰ処理を行う工程を省くことができる。
（実施例６）
半導体基板の表面側に縦型ＭＯＳＦＥＴを形成する場合、その下部不純物拡散領域用の不純物の注入は、半導体基板の裏面側から行っても良い。この場合、縦型ＭＯＳＦＥＴの半導体領域の下部の一部にのみ不純物の注入を行っても良い。
この製造方法ではまず、図１１までは、実施例１と同様にして製造工程を実施する。ただし、本実施例では、突起状領域１５内に不純物を注入して下部不純物拡散領域を設ける工程を実施しない点が実施例１とは異なる。次に、図４７に示すように、半導体基板１１の裏面側に、縦型ＭＯＳＦＥＴの半導体領域２０の一部に対応する部分だけ開口したレジストマスク１３０を設ける。この後、レジストマスク１３０をマスクに用いて、半導体基板１１の裏面側から不純物の注入を行うことにより、半導体領域２０の下部の一部に下部不純物拡散領域１２９を形成する。
次に、レジストマスク１３０を除去する。この後、第３コンタクトプラグ１２４及び下部不純物拡散領域１２９に接続されるように、第１コンタクトプラグ３２を形成する。次に、第１コンタクトプラグ３２に接続されるように配線層を形成する（図４８）。本実施例では、縦型ＭＯＳＦＥＴのキャリアのポテンシャルが低くなる。このため、縦型ＭＯＳＦＥＴのフローティングボディ効果が少なくなり、設計を容易にすることができる。
（実施例７）
上記実施例の縦型ＭＯＳＦＥＴや縦型ダイオードを形成する際には、選択エピタキシャル成長を利用して半導体領域を形成せずに、シリコン半導体基板を利用して形成しても良い。本実施例は、シリコン半導体基板を利用して縦型ＭＯＳＦＥＴを形成する製造方法に関するものである。
まず、シリコン半導体基板１１上にシリコン酸化膜１２を形成する。このシリコン酸化膜１２の膜厚は１０ｎｍとする。次に、マスク材料として窒化膜１３を１００ｎｍ、成長させる。次に、リソグラフィー技術を用いて、縦型ＭＯＳＦＥＴの形成予定部分と第３コンタクトプラグの形成予定部分を覆うパターンが形成されるよう、レジスト１４のパターニングを行う。
次に、レジストマスク１４をマスクに用いて、窒化膜１３をエッチングする（図３０）。この後、パターニングされた窒化膜１３をマスクに用いて、シリコン半導体基板１１のドライエッチングを１２０ｎｍ、行う。この際、シリコン半導体基板のエッチングは、ＭＯＳＦＥＴのチャネル長よりも深くなるように行い、窒化膜１３の下部に、シリコン半導体基板１１の所定平面から突出した半導体領域２０ａを形成する（図３１）。
次に、熱酸化を行い、半導体領域２０ａの露出した表面を酸化膜１６で覆う（図３２）。この酸化膜１６の膜厚を５ｎｍとする。次に、この酸化膜１６に対してＨＤＰ酸化膜成長を行い、酸化膜１４１を堆積する（図３３）。この酸化膜１４１の膜厚を３０ｎｍとする。
次に、ＣＶＤにより、酸化膜１４１上にゲート電極材料１２２を堆積させる（図３４）。このゲート電極材料１２２としては例えば、ＤＯＰＯＳとし、２０ｎｍ、堆積させる。この後、ゲート電極材料１２２をエッチバックする。さらにゲート電極材料１２２をエッチングすることにより、図３５の構造を形成する。
次に、図３５の構造上に、酸化膜１２３からなる層間絶縁膜を形成する。この後、ＣＭＰ処理を行い、酸化膜１２３を平坦化する（図３６）。次に、熱リン酸により、ウエットエッチングを行い、窒化膜１３を除去する。
次に、リソグラフィー技術を用いて縦型ＭＯＳＦＥＴの形成予定部分に対応する部分を開口したレジストマスク（図示していない）を形成する。このレジストマスクをマスクに用いて、シリコン部分に不純物の注入を行うことにより、縦型ＭＯＳＦＥＴの上部不純物拡散領域１２５を形成する。この不純物注入は、不純物としてＡｓを用い、２０ＫｅＶ、１×１０15ａｔｏｍｓ／ｃｍ2の条件で行う。
次に、レジストマスクを除去する。さらに、リソグラフィー技術を用いて、第３コンタクトプラグの形成予定部分を開口したレジストマスク（図示していない）を形成する。このレジストマスクをマスクに用いて、不純物の注入を行うことにより、コンタクトプラグ部分１２４を形成する。この不純物注入は、１×１０15ａｔｏｍｓ／ｃｍ2のＡｓを用い、２０ＫｅＶ、８０ＫｅＶ、１５０ＫｅＶの条件で３回、行う（図３７）。
次に、レジストマスクを除去する。この後、酸化膜１２のドライエッチングを行い、半導体領域上面のシリコンを露出させる（図３８）。次に、全面にコンタクトプラグ材料を堆積した後、ＣＭＰ処理を行って平坦化してコンタクトプラグ材料をすり切り、第２及び第３コンタクトプラグ１２６ａ、１２６ｂを形成する（図３９）。
次に、第２及び第３コンタクトプラグ１２６ａ、１２６ｂに接続されるように、配線層やコンタクト層を形成する、この後、全面に層間絶縁膜を形成する（図４０）。
この後、層間絶縁膜上に保護基板２７を上部に貼り付ける（図４１）。次に、図４１のシリコン半導体基板、保護基板を裏返しにする（図４２）。そして、シリコン半導体基板１１の裏面側からＣＭＰ処理を行い、シリコン半導体基板１１の厚さを薄くする。次に、リソグラフィー技術を用いてパターニングを行い、縦型ＭＯＳＦＥＴの半導体領域や第３コンタクトプラグに対応する部分を開口したレジストマスク（図示していない）を形成する。
次に、このレジストマスクをマスクに用いて、酸化膜１６よりもシリコン半導体基板１１の方が、エッチング速度が多い条件となるように、シリコン半導体基板１１のドライエッチングを行う（図４３）。次に、熱酸化を行い、シリコン半導体基板１１の裏面側を酸化する。この後、リソグラフィー技術により、縦型ＭＯＳＦＥＴの半導体領域に対応する部分を開口する。
この後、シリコン半導体基板１１の裏面側から、縦型ＭＯＳＦＥＴの半導体領域に不純物の注入を行い、下部不純物拡散領域２０１を形成する。この不純物注入は、不純物としてＡｓを用い、２０ＫｅＶ、１×１０15ａｔｏｍｓ／ｃｍ2の条件で行う。
次に、レジストマスクを除去し、絶縁膜のエッチバックを行った後（図４４）、開口内に第１コンタクトプラグ用の材料を堆積させる。次に、ＣＭＰ処理により、第１コンタクトプラグ用の材料を平坦化させて、第１コンタクトプラグ３２を形成する（図４５）。この後、コンタクト層、配線層を形成する。
本実施例では、縦型ＭＯＳＦＥＴは、シリコン半導体基板を結晶の種として選択エピタキシャル成長により形成した、半導体領域からなるチャネル部を有する。このため、ＣＶＤ法などでチャネル部を形成する場合と比べて、チャネル部の結晶性が優れている。また、縦ＭＯＳＦＥＴに接続させて第２コンタクトプラグ及び配線を形成することができ、配線のためのスペースが必要ないことから、デバイスの微細化にとって有利である。さらに、半導体基板の裏面側から第１コンタクトプラグを形成する際に、アライメントの目ずれが大きくても、自己整合的にコンタクトホールを形成することができる。このため、デバイスを形成しやすい。このようなコンタクトホールのめずれマージンの拡大は、本実施例により得られる構造の特徴である。
（本発明の構造の特徴）
なお、上記では、本発明の様々な例を実施例として記載した。本発明は上記の実施例に限定されるわけではなく、本発明の特徴的な要素は下記のとおりとなる。
（１）シリコン基板をパターニングし、絶縁膜で埋め込まれた部分とシリコン部分を形成する。
（２）シリコン基板の裏面側からセルフアラインで、コンタクトを形成する。
なお、図４９では、本発明で特徴的な部分のみを表示し、任意の部分を１２８として表示した。
本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 従来の半導体装置の製造方法の一工程を示す図である。 従来の半導体装置の製造方法の一工程を示す図である。 従来の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の一例を示す図である。 本発明の半導体装置の一例を示す図である。 本発明の半導体装置の一例を示す図である。 本発明の半導体装置の一例を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の一例を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の製造方法の一工程を示す図である。 本発明の半導体装置の一例を示す図である。 本発明の半導体装置の一例を示す図である。
符号の説明
１ 半導体基板
２ 半導体素子
３、７ 層間絶縁膜
４、８ マスクパターン
５、９ コンタクトホール
６、１０ コンタクトプラグ
１１ シリコン半導体基板
１２、１６、１７、２４、２９ シリコン酸化膜
１３ シリコン窒化膜
１４、１８ フォトレジスト
１５ 突起状領域Ａ
１９、１２９、２０１ 下部不純物拡散領域
２０、２０ａ 半導体領域
２１ ゲート絶縁膜
２２、１２５ 上部不純物拡散領域
２３ ゲート電極
２５、１２６ａ 第２コンタクトプラグ
２６、１２４、１２６ｂ 第３コンタクトプラグ
２７ 保護基板
２８ 開口２
３０ 突起状領域Ｂ
３１ 接続部
３２、１１０、１１８ 第１コンタクトプラグ
３３ トランジスタ部分
３４、１２７ 配線部分
４１ 段差
１０２ コンタクトプラグ
１０４、１０７ ビット線
１０５ キャパシタ
１０６ 半導体部
１０８ ワード線
１０９ 半導体部分
１１１ ゲート電極
１１２ ゲートサイドウォール
１１３ ソース／ドレイン領域
１１４ コンタクトプラグ
１１５ 第１不純物拡散領域
１１６ 素子分離領域
１１７ ゲート絶縁膜
１１９ 配線層
１２０ Ｎ型拡散層
１２１ Ｐ型拡散層
１２２ ゲート電極材料
１２３、１４１ 酸化膜
１２６ コンタクトプラグ材料
１３０ レジストマスク
１４０ 絶縁膜層

Claims (34)

  1. 所定方向に伸長し、一方の端部側に前記所定方向と垂直な断面の断面積を不連続に変化させる段差を有する第１コンタクトプラグと、
    前記第１コンタクトプラグに電気的に接続された突起状領域と、
    前記突起状領域に電気的に接続された第１構造体と、
    前記突起状領域、及び前記段差よりも第１構造体側の前記第１コンタクトプラグの側壁上に設けられた絶縁層２と、
    を有する半導体装置。
  2. 所定方向に伸長し、一方の端部側に前記所定方向と垂直な断面の断面積を不連続に変化させる段差を有する第１コンタクトプラグと、
    前記第１コンタクトプラグに電気的に接続された第１構造体と、
    前記段差よりも第１構造体側の前記第１コンタクトプラグの側壁上に設けられた絶縁層２と、
    を有する半導体装置。
  3. 更に、半導体基板を有し、
    前記第１コンタクトプラグは、前記半導体基板の少なくとも一部を前記所定方向に貫通するように設けられ、
    前記所定方向は、前記半導体基板の厚み方向であり、
    前記突起状領域は、前記半導体基板の一部を構成し、
    前記第１構造体は、前記突起状領域から選択エピタキシャル成長を行うことにより形成された半導体領域を有することを特徴とする請求項１に記載の半導体装置。
  4. 更に、半導体基板を有し、
    前記第１コンタクトプラグは、前記半導体基板の少なくとも一部を前記所定方向に貫通するように設けられ、
    前記所定方向は、前記半導体基板の厚み方向であり、
    前記半導体基板は、絶縁層２とはエッチング選択比が異なる材料からなることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記半導体基板が、シリコン半導体基板であることを特徴とする請求項３又は４に記載の半導体装置。
  6. 更に、前記半導体基板をその厚み方向に貫通して、前記半導体基板の一方の面の上方に設けられた配線層と前記半導体基板の他方の面の上方に設けられた配線層とを電気的に接続するコンタクトプラグを有することを特徴とする請求項３〜５の何れか１項に記載の半導体装置。
  7. 前記第１構造体は、ダイオードを有することを特徴とする請求項１〜６の何れか１項に記載の半導体装置。
  8. 前記ダイオードを有するメモリセルを備えたことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１構造体は、ＭＯＳＦＥＴを有することを特徴とする請求項１〜８の何れか１項に記載の半導体装置。
  10. 前記ＭＯＳＦＥＴが、縦型ＭＯＳＦＥＴであることを特徴とする請求項９に記載の半導体装置。
  11. 前記ＭＯＳＦＥＴを有するメモリセルを備えたことを特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記メモリセルを利用したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を構成することを特徴とする請求項８又は１１に記載の半導体装置。
  13. 更に、前記ＭＯＳＦＥＴ又はダイオードに電気的に接続されたキャパシタと、
    前記第１コンタクトプラグに電気的に接続されたビット線と、
    を有することを特徴とする請求項１２に記載の半導体装置。
  14. 更に、前記ＭＯＳＦＥＴ又はダイオードに電気的に接続されたビット線と、
    前記第１コンタクトプラグに電気的に接続されたキャパシタと、
    を有することを特徴とする請求項１２に記載の半導体装置。
  15. 前記メモリセルを利用したＦＢＣ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ）を構成することを特徴とする請求項８又は１１に記載の半導体装置。
  16. 更に、前記第１構造体の上方に、保護基板を有する請求項１〜１５の何れか１項に記載の半導体装置。
  17. （１）突起状領域を有する半導体基板を準備する工程と、
    （２）前記突起状領域の側壁上に絶縁層２を形成する工程と、
    （３）前記突起状領域の上面上に第１構造体を形成する工程と、
    （４）前記半導体基板の前記第１構造体を設けた側と反対側である裏面側から前記半導体基板内の突起状領域に対応する位置の異方性エッチングを行い少なくとも前記突起状領域に達するまで開口２を設ける工程であって、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う工程と、
    （５）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
    を有する半導体装置の製造方法。
  18. （１）半導体基板上の全面に絶縁層１を形成する工程と、
    （２）前記絶縁層１上にマスクパターン１を形成する工程と、
    （３）前記マスクパターン１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記下部以外の部分が露出した１以上の突起状領域を形成する工程と、
    （４）前記半導体基板の露出した部分に絶縁層２を形成する工程と、
    （５）前記マスクパターン１を除去する工程と、
    （６）全面に層間絶縁膜を形成する工程と、
    （７）層間絶縁膜内の前記突起状領域に対応する位置に開口１を設けると共に前記突起状領域上の絶縁層１を除去し、更に前記突起状領域上に第１構造体を形成する工程と、
    （８）前記第１構造体上に保護基板を設ける工程と、
    （９）前記半導体基板を、前記第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
    （１０）前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように、前記裏面側から、前記半導体基板内の突起状領域に対応する位置の異方性エッチングを行い、少なくとも前記突起状領域に達するまで開口２を設ける工程と、
    （１１）前記開口２の内壁上に絶縁層３を形成する工程と、
    （１２）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
    を有する半導体装置の製造方法。
  19. 前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域に対応する位置に開口１を設けると共に、前記突起状領域上の絶縁層１を除去する工程と、
    前記開口１内の前記突起状領域上に選択エピタキシャル成長を行わせることによって、前記突起状領域上に半導体領域を形成する工程と、
    前記層間絶縁膜を除去することにより、前記半導体領域を露出させる工程と、
    露出した前記半導体領域の、前記半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記半導体領域の前記突起状領域側と反対側の上部に不純物を注入することにより、前記半導体領域の上部を上部不純物拡散領域とする工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜内を貫通して、前記上部不純物拡散領域に電気的に接続されるように、第２コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグを形成し、
    前記工程（１０）において、
    前記半導体領域が露出するまで開口２を設け、
    前記工程（１２）において、
    前記半導体領域に接するように下部不純物拡散領域と、前記下部不純物拡散領域に電気的に接続されるように前記第１コンタクトプラグを形成し、
    前記上部不純物拡散領域を有する半導体領域、ゲート絶縁膜、ゲート電極、及び下部不純物拡散領域は、縦型ＭＯＳＦＥＴを構成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域に対応する位置に開口１を設けると共に、前記突起状領域上の絶縁層１を除去する工程と、
    前記開口１内の前記突起状領域上に選択エピタキシャル成長を行わせることによって、前記突起状領域上に半導体領域を形成する工程と、
    前記層間絶縁膜を除去することにより、前記半導体領域を露出させる工程と、
    露出した前記半導体領域の、前記半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記半導体領域の前記突起状領域側と反対側の上部に不純物を注入することにより、前記半導体領域の上部を上部不純物拡散領域とする工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜内を貫通して、前記上部不純物拡散領域に電気的に接続されるように、第２コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグを形成し、
    前記工程（１０）において、
    前記半導体領域が露出するまで開口２を設け、
    前記工程（１２）において、
    前記裏面側から、前記半導体領域の下部の少なくとも一部に不純物を注入することにより下部不純物拡散領域とすると共に、前記下部不純物拡散領域に電気的に接続されるように前記第１コンタクトプラグを形成し、
    前記上部不純物拡散領域を有する半導体領域、ゲート絶縁膜、ゲート電極、及び下部不純物拡散領域は、縦型ＭＯＳＦＥＴを構成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  21. 前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域に対応する位置に開口１を設けると共に、前記突起状領域上の絶縁層１を除去する工程と、
    前記突起状領域内に不純物を注入することによって下部不純物拡散領域とする工程と、
    前記開口１内の前記下部不純物拡散領域である突起状領域上に選択エピタキシャル成長を行わせることによって、前記突起状領域上に半導体領域を形成する工程と、
    前記層間絶縁膜を除去することにより、前記半導体領域を露出させる工程と、
    露出した前記半導体領域の、前記半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記半導体領域の前記突起状領域側と反対側の上部に不純物を注入することにより、前記半導体領域の上部を上部不純物拡散領域とする工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜内を貫通して、前記上部不純物拡散領域に電気的に接続されるように、第２コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、及び第２コンタクトプラグを形成し、
    前記工程（１０）において、
    前記下部不純物拡散領域である突起状領域に達するまで開口２を設け、
    前記工程（１２）において、
    前記下部不純物拡散領域に電気的に接続されるように前記第１コンタクトプラグを形成し、
    前記上部不純物拡散領域を有する半導体領域、ゲート絶縁膜、ゲート電極、及び下部不純物拡散領域は、縦型ＭＯＳＦＥＴを構成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  22. 前記工程（３）において、
    突起状領域Ａ及び突起状領域Ｂからなる複数の前記突起状領域を形成し、
    前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域Ａに対応する位置に開口１を設けると共に、前記突起状領域Ａ上の絶縁層１を除去する工程と、
    前記開口１内の、前記突起状領域Ａ上に選択エピタキシャル成長を行わせることによって、前記突起状領域Ａ上に半導体領域を形成する工程と、
    前記層間絶縁膜を除去することにより、前記半導体領域を露出させる工程と、
    露出した前記半導体領域の、前記半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記半導体領域の前記突起状領域Ａ側と反対側の上部に不純物を注入することにより、前記半導体領域の上部を上部不純物拡散領域とする工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜内を貫通して前記上部不純物拡散領域に電気的に接続されるように第２コンタクトプラグを形成すると共に、前記層間絶縁膜内の突起状領域Ｂに対応する位置に開口１を設け、前記突起状領域Ｂ上の絶縁層１を除去し、更に前記突起状領域Ｂに電気的に接続されるように第３コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、並びに第２及び第３コンタクトプラグを形成し、
    前記工程（１０）において、
    前記半導体領域及び第３コンタクトプラグが露出するまで開口２を設け、
    前記工程（１２）において、
    前記半導体領域に接するように下部不純物拡散領域と、前記下部不純物拡散領域に電気的に接続されるように第１コンタクトプラグを形成し、
    前記第３コンタクトプラグに電気的に接続されるように接続部と、前記接続部に電気的に接続されるように第１コンタクトプラグを形成し、
    前記上部不純物拡散領域を有する半導体領域、下部不純物拡散領域、ゲート絶縁膜及びゲート電極は、縦型ＭＯＳＦＥＴを構成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  23. 前記工程（３）において、
    突起状領域Ａ及び突起状領域Ｂからなる複数の前記突起状領域を形成し、
    前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域Ａに対応する位置に開口１を設けると共に、前記突起状領域Ａ上の絶縁層１を除去する工程と、
    前記突起状領域Ａ内に不純物を注入することによって下部不純物拡散領域とする工程と、
    前記開口１内の前記下部不純物拡散領域である突起状領域Ａ上に選択エピタキシャル成長を行わせることによって、前記突起状領域Ａ上に半導体領域を形成する工程と、
    前記層間絶縁膜を除去することにより、前記半導体領域を露出させる工程と、
    露出した前記半導体領域の前記半導体基板の厚み方向と平行な側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記半導体領域の前記突起状領域Ａ側と反対側の上部に不純物を注入することにより、前記半導体領域の上部を上部不純物拡散領域とする工程と、
    全面に層間絶縁膜を形成する工程と、
    前記層間絶縁膜内を貫通して前記上部不純物拡散領域に電気的に接続されるように第２コンタクトプラグを形成すると共に、前記層間絶縁膜内の突起状領域Ｂに対応する位置に開口１を設け、前記突起状領域Ｂ上の絶縁層１を除去し、更に前記突起状領域Ｂ内に不純物を注入して接続部と前記接続部に電気的に接続されるように第３コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、上部が上部不純物拡散領域である半導体領域、ゲート絶縁膜、ゲート電極、並びに第２及び第３コンタクトプラグを形成し、
    前記工程（１０）において、
    前記下部不純物拡散領域である突起状領域Ａ及び接続部である突起状領域Ｂに達するまで開口２を設け、
    前記工程（１２）において、
    前記下部不純物拡散領域及び接続部に電気的に接続されるように前記第１コンタクトプラグを形成し、
    前記上部不純物拡散領域を有する半導体領域、下部不純物拡散領域、ゲート絶縁膜及びゲート電極は、縦型ＭＯＳＦＥＴを構成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  24. 前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域に対応する位置に開口１を設けると共に、前記突起状領域上の絶縁層１を除去する工程と、
    前記層間絶縁膜内を貫通して、前記突起状領域に接するように第３コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、第３コンタクトプラグを形成し、
    前記工程（１０）において、
    前記第３コンタクトプラグが露出するまで開口２を設け、
    前記工程（１２）において、
    前記第３コンタクトプラグに電気的に接続されるように接続部と、前記接続部に電気的に接続されるように前記第１コンタクトプラグを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  25. 前記工程（７）は、
    前記層間絶縁膜内の、前記突起状領域に対応する位置に開口１を設けると共に、前記突起状領域上の絶縁層１を除去する工程と、
    前記突起状領域内に不純物を注入することによって接続部とする工程と、
    前記層間絶縁膜内を貫通して、前記接続部である突起状領域に電気的に接続されるように第３コンタクトプラグを形成する工程と、
    を有し、
    前記第１構造体として少なくとも、第３コンタクトプラグを形成し、
    前記工程（１０）において、
    前記接続部である突起状領域に達するまで開口２を設け、
    前記工程（１２）において、
    前記接続部に電気的に接続されるように前記第１コンタクトプラグを形成することを特徴とする請求項１８に記載の半導体装置の製造方法。
  26. （１）半導体基板上の全面に絶縁層１を形成する工程と、
    （２）前記絶縁層１上にマスクパターン１を形成する工程と、
    （３）前記マスクパターン１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記下部以外の部分が露出した１以上の突起状領域を形成する工程と、
    （４）前記半導体基板の露出した部分に絶縁層２を形成する工程と、
    （５）前記マスクパターン１を除去する工程と、
    （６）全面に層間絶縁膜を形成する工程と、
    （７）層間絶縁膜内の前記突起状領域に対応する位置に開口１を設けると共に前記突起状領域上の絶縁層１を除去し、更に前記突起状領域上に第１構造体を形成する工程と、
    （８）前記半導体基板の、前記第１構造体を設けた側と反対側である裏面側から、前記半導体基板内の第１構造体に対応する部分が残留するように異方性エッチングを行う工程であって、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行う工程と、
    （９）前記半導体基板内の前記第１構造体に対応する部分に不純物を注入することによって第１コンタクトプラグとする工程と、
    を有する半導体装置の製造方法。
  27. （１）半導体基板上の全面に絶縁層２を形成する工程と、
    （２）前記半導体基板内に第１不純物拡散領域を形成する工程と、
    （３）前記半導体基板の、前記絶縁層２を設けた側と反対側である裏面側の、前記第１不純物拡散領域に対応する位置の異方性エッチングを行う工程であって、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行うことによって、前記第１不純物拡散領域に達するまで開口２を設ける工程と、
    （４）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
    を有する半導体装置の製造方法。
  28. （１）半導体基板上の全面に絶縁層１を形成する工程と、
    （２）前記絶縁層１上にマスクパターン１を形成する工程と、
    （３）前記マスクパターン１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記下部以外の部分が露出した１以上の突起状領域を形成する工程と、
    （４）前記半導体基板の露出した部分に絶縁層２を形成する工程と、
    （５）前記マスクパターン１を除去する工程と、
    （６）全面に層間絶縁膜を形成する工程と、
    （７）層間絶縁膜内の前記突起状領域に対応する位置に開口１を設けると共に前記突起状領域上の絶縁層１を除去し、更に前記突起状領域上に第１構造体を形成する工程と、
    （８）前記半導体基板の、前記第１構造体を設けた側と反対側である裏面側から異方性エッチングを行う工程であって、前記半導体基板内の突起状領域に対応する位置を、前記半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように異方性エッチングを行うことによって、少なくとも前記突起状領域に達するまで開口２を設ける工程と、
    （９）前記開口２の内壁上に絶縁層３を形成する工程と、
    （１０）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
    を有する半導体装置の製造方法。
  29. （１）シリコン半導体基板上の全面に絶縁層１を形成する工程と、
    （２）前記絶縁層１上にマスクパターン１を形成する工程と、
    （３）前記マスクパターン１をマスクに用いて前記絶縁層１及びシリコン半導体基板をエッチングすることにより、前記マスクパターン１の下部に、前記シリコン半導体基板の所定平面から突出したシリコン半導体領域を形成する工程と、
    （４）前記シリコン半導体基板の露出した部分に絶縁層２を形成する工程と、
    （５）前記シリコン半導体領域を有する第１構造体を形成する工程と、
    （６）前記シリコン半導体基板を、前記第１構造体を設けた側と反対側である裏面側から研削することにより、その厚さを薄くする工程と、
    （７）前記シリコン半導体基板のエッチング速度が前記絶縁層２のエッチング速度よりも速くなるように、前記裏面側から、前記シリコン半導体基板内のシリコン半導体領域に対応する位置の異方性エッチングを行い、少なくとも前記シリコン半導体領域に達するまで開口２を設ける工程と、
    （８）前記開口２の内壁上に絶縁層３を形成する工程と、
    （９）前記開口２内に、少なくとも第１コンタクトプラグを形成する工程と、
    を有する半導体装置の製造方法。
  30. 前記半導体基板がシリコン半導体基板であることを特徴とする請求項１７〜２８の何れか１項に記載の半導体装置の製造方法。
  31. 前記開口２を設ける工程において、
    前記半導体基板のエッチング速度が、前記絶縁層２のエッチング速度の１．５倍以上であることを特徴とする請求項１７〜２５及び２７〜２９の何れか１項に記載の半導体装置の製造方法。
  32. 前記開口２を設ける工程において、
    前記半導体基板のエッチング速度が、前記絶縁層２のエッチング速度の２倍以上であることを特徴とする請求項１７〜２５及び２７〜２９の何れか１項に記載の半導体装置の製造方法。
  33. 前記工程（８）において、
    前記半導体基板のエッチング速度が、前記絶縁層２のエッチング速度の１．５倍以上であることを特徴とする請求項２６に記載の半導体装置の製造方法。
  34. 前記工程（８）において、
    前記半導体基板のエッチング速度が、前記絶縁層２のエッチング速度の２倍以上であることを特徴とする請求項２６に記載の半導体装置の製造方法。
JP2008312186A 2007-12-12 2008-12-08 半導体装置及びその製造方法 Pending JP2009164589A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008312186A JP2009164589A (ja) 2007-12-12 2008-12-08 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007321036 2007-12-12
JP2008312186A JP2009164589A (ja) 2007-12-12 2008-12-08 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2009164589A true JP2009164589A (ja) 2009-07-23

Family

ID=40752050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008312186A Pending JP2009164589A (ja) 2007-12-12 2008-12-08 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7799591B2 (ja)
JP (1) JP2009164589A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2011100826A (ja) * 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置の製造方法および半導体装置
WO2012120653A1 (ja) * 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
JP5114608B2 (ja) * 2011-03-08 2013-01-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US8476699B2 (en) 2011-03-08 2013-07-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP2020532854A (ja) * 2017-08-31 2020-11-12 マイクロン テクノロジー，インク． 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
WO2023139926A1 (ja) * 2022-01-21 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
WO2023157048A1 (ja) * 2022-02-15 2023-08-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置およびその製造方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101061321B1 (ko) * 2009-03-02 2011-08-31 주식회사 하이닉스반도체 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법
TWI370532B (en) * 2009-11-12 2012-08-11 Ind Tech Res Inst Chip package structure and method for fabricating the same
SE536530C2 (sv) * 2011-04-21 2014-02-04 Silex Microsystems Ab Startsubstrat för halvledarteknologi med substratgenomgåendekopplingar och en metod för tillverkning därav
US9773889B2 (en) * 2014-07-18 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Method of semiconductor arrangement formation
WO2016195177A1 (ko) * 2015-05-29 2016-12-08 엘지전자(주) 무선 통신 시스템에서 데이터 송수신 방법 및 이를 위한 장치
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US9754933B2 (en) * 2015-12-30 2017-09-05 International Business Machines Corporation Large area diode co-integrated with vertical field-effect-transistors
US9780088B1 (en) 2016-03-31 2017-10-03 International Business Machines Corporation Co-fabrication of vertical diodes and fin field effect transistors on the same substrate
US11328951B2 (en) 2016-04-01 2022-05-10 Intel Corporation Transistor cells including a deep via lined wit h a dielectric material
BR112019001313A2 (pt) 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
US10840354B2 (en) 2017-02-06 2020-11-17 International Business Machines Corporation Approach to bottom dielectric isolation for vertical transport fin field effect transistors
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
CN108110059B (zh) 2017-12-27 2023-03-14 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
WO2019172879A1 (en) 2018-03-05 2019-09-12 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US11670588B2 (en) * 2019-01-09 2023-06-06 Intel Corporation Selectable vias for back end of line interconnects
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US20220199615A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Substrate-less vertical diode integrated circuit structures
US20240079461A1 (en) * 2022-09-01 2024-03-07 International Business Machines Corporation Vertical transistor with self- align backside contact

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831462B2 (ja) 1985-12-12 1996-03-27 日本電気株式会社 半導体装置
JPH05114658A (ja) 1991-10-23 1993-05-07 Seiko Epson Corp 半導体装置の製造方法
JPH06163912A (ja) 1992-11-17 1994-06-10 Sony Corp 縦型絶縁ゲートトランジスタとその製法
JPH06196707A (ja) 1992-12-24 1994-07-15 Sony Corp 縦型絶縁ゲート型トランジスタの製法
JPH09260669A (ja) 1996-03-19 1997-10-03 Nec Corp 半導体装置とその製造方法
JP2891932B2 (ja) 1996-05-30 1999-05-17 山形日本電気株式会社 縦型電界効果トランジスタ
JPH1027845A (ja) 1996-07-12 1998-01-27 Toshiba Corp 半導体装置の製造方法
JP3371708B2 (ja) 1996-08-22 2003-01-27 ソニー株式会社 縦型電界効果トランジスタの製造方法
KR100339890B1 (ko) * 2000-08-02 2002-06-10 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
JP2002299613A (ja) 2001-03-30 2002-10-11 Toshiba Corp 縦型電界効果トランジスタ及び半導体装置の製造方法
JP2003101012A (ja) 2001-09-25 2003-04-04 Sony Corp 半導体装置およびその製造方法
JP2004128182A (ja) 2002-10-02 2004-04-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2004319808A (ja) 2003-04-17 2004-11-11 Takehide Shirato Ｍｉｓ電界効果トランジスタ及びその製造方法
JP2006156471A (ja) * 2004-11-25 2006-06-15 Toshiba Corp 半導体装置および半導体装置の製造方法
KR100625126B1 (ko) * 2005-08-16 2006-09-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011040682A (ja) * 2009-08-18 2011-02-24 Unisantis Electronics Japan Ltd 半導体装置とその製造方法
JP2011100826A (ja) * 2009-11-05 2011-05-19 Elpida Memory Inc 半導体装置の製造方法および半導体装置
WO2012120653A1 (ja) * 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2012120951A1 (ja) * 2011-03-08 2012-09-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
CN102792452A (zh) * 2011-03-08 2012-11-21 新加坡优尼山帝斯电子私人有限公司 半导体器件的制造方法及半导体器件
JP5114608B2 (ja) * 2011-03-08 2013-01-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
US8476699B2 (en) 2011-03-08 2013-07-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
JP2020532854A (ja) * 2017-08-31 2020-11-12 マイクロン テクノロジー，インク． 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
JP7124059B2 (ja) 2017-08-31 2022-08-23 マイクロン テクノロジー，インク． 半導体デバイス、トランジスタ、および金属酸化物半導体デバイスを接触させるための関連する方法
WO2023139926A1 (ja) * 2022-01-21 2023-07-27 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
WO2023157048A1 (ja) * 2022-02-15 2023-08-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20090152611A1 (en) 2009-06-18
US7799591B2 (en) 2010-09-21

Similar Documents

Publication Publication Date Title
US7799591B2 (en) Semiconductor device and method for manufacturing the same
US7719043B2 (en) Semiconductor device with fin-type field effect transistor and manufacturing method thereof.
US10325918B2 (en) Semiconductor device and manufacturing method thereof
US10062581B2 (en) Methods of forming an isolation structure and methods of manufacturing a semiconductor device including the same
US20190067115A1 (en) Gate cut method for replacement metal gate
US6852620B2 (en) Semiconductor device with self-aligned junction contact hole and method of fabricating the same
TWI700782B (zh) 半導體元件及其製造方法
US7705401B2 (en) Semiconductor device including a fin-channel recess-gate MISFET
JP2007067391A (ja) 一対のフィン型チャンネル領域に対応する単一のゲート電極を有する半導体素子の製造方法
EP2455967B1 (en) A method for forming a buried dielectric layer underneath a semiconductor fin
US9536991B1 (en) Single diffusion break structure
JP2007019129A (ja) 半導体装置の製造方法及び半導体装置
TWI681562B (zh) 進行用於ｆｉｎｆｅｔ半導體裝置之鰭片切口蝕刻程序的方法
JP2006344809A (ja) 半導体装置及びその製造方法
CN111106010B (zh) 具有堆叠半导体层作为沟道的晶体管
US7629215B2 (en) Semiconductor device and method of manufacturing the same
TWI582841B (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
US11444173B2 (en) Semiconductor device structure with salicide layer and method for forming the same
KR100486297B1 (ko) 게이트 상에 두꺼운 금속 실리사이드층을 형성하는 방법
JP5525127B2 (ja) 半導体装置及びその製造方法
JP2005191489A (ja) 半導体記憶装置およびその製造方法
US8076203B2 (en) Semiconductor device and method of manufacturing the same
JP2008311312A (ja) 半導体装置およびその製造方法
JP4360413B2 (ja) 半導体装置の製造方法
JP2006339597A (ja) 半導体装置およびその製造方法