JP2005191489A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法 Download PDFInfo
- Publication number
- JP2005191489A JP2005191489A JP2003434423A JP2003434423A JP2005191489A JP 2005191489 A JP2005191489 A JP 2005191489A JP 2003434423 A JP2003434423 A JP 2003434423A JP 2003434423 A JP2003434423 A JP 2003434423A JP 2005191489 A JP2005191489 A JP 2005191489A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- insulating film
- source
- film
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 230000015654 memory Effects 0.000 claims abstract description 92
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000002955 isolation Methods 0.000 claims abstract description 53
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 120
- 238000009792 diffusion process Methods 0.000 claims description 71
- 238000000034 method Methods 0.000 claims description 70
- 238000007667 floating Methods 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims 2
- 230000008569 process Effects 0.000 description 44
- 229920005591 polysilicon Polymers 0.000 description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 238000005530 etching Methods 0.000 description 17
- 239000012535 impurity Substances 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000010129 solution processing Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】素子の微細化とソース線の低抵抗化による高速動作とを両立することが可能な半導体装置を得る。
【解決手段】半導体基板上に縦横のマトリックス状に配置され、ソースとドレインと制御ゲートとを有する複数のメモリセルを含む半導体記憶装置であって、基板表面に縦方向に延び、横方向に隣接する各メモリセルを分離する複数の素子分離絶縁層と、基板上に横方向に延び、横方向に隣接する各メモリセルの制御ゲートを構成してそれらを直列接続する複数のワード線と、素子分離絶縁層間の基板表面に配置され各ワード線を挟んで対向する一方の側に配置される各メモリセルのソースと、他方の側に配置される各メモリセルのドレインと、隣接する各ワード線の間に各ワード線とサイドウォールを介して配置され、横方向に隣接する各メモリセルのソースを直列接続し、基板及び素子分離絶縁層上に形成される共通ソース線とを備える半導体記憶装置。
【選択図】図１１
【解決手段】半導体基板上に縦横のマトリックス状に配置され、ソースとドレインと制御ゲートとを有する複数のメモリセルを含む半導体記憶装置であって、基板表面に縦方向に延び、横方向に隣接する各メモリセルを分離する複数の素子分離絶縁層と、基板上に横方向に延び、横方向に隣接する各メモリセルの制御ゲートを構成してそれらを直列接続する複数のワード線と、素子分離絶縁層間の基板表面に配置され各ワード線を挟んで対向する一方の側に配置される各メモリセルのソースと、他方の側に配置される各メモリセルのドレインと、隣接する各ワード線の間に各ワード線とサイドウォールを介して配置され、横方向に隣接する各メモリセルのソースを直列接続し、基板及び素子分離絶縁層上に形成される共通ソース線とを備える半導体記憶装置。
【選択図】図１１
Description
この発明は、半導体記憶装置及びその製造方法に関する。より詳細には、自己整合プロセスによりソース線が形成されたメモリセル部を有する半導体装置において、ソース線の低抵抗化が可能な半導体装置及びその製造方法に関する。
近年、音声や動画などの大容量なデータを取り扱う携帯電話などのニーズが高まり、フラッシュメモリ等の半導体装置の高集積化が急ピッチに進んでいる。高集積化が進められると、メモリセルを構成しているゲート電極及びソース/ドレイン領域が微細化され、ゲート抵抗やソース/ドレイン抵抗が増大し、動作速度の高速化を図る上で好ましくない。そのため、ゲート電極やソース/ドレイン領域に金属シリサイド層を形成し、ゲート抵抗やソース/ドレイン抵抗の低抵抗化を図ることが行われている。
また、メモリセルを微細化する方法として、メモリセルのワードラインとしての制御ゲートと浮遊ゲート形成後に、制御ゲートをマスクの一部としてソース線となる領域に形成されていた分離酸化膜の一部をエッチング工程により除去すると共に、イオン注入工程によってワードラインに沿ったソース線を形成する技術(自己整合技術、あるいはＳｅｌｆ−ａｌｉｇｎｍｅｎｔ ｔｅｃｈｎｏｌｏｇｙ)が用いられている。
このような従来の自己整合プロセスによりソース線が形成されたメモリセル部を有する半導体装置の製造方法を図面を用いて以下に簡単に説明する。従来の半導体装置のメモリセル部の平面図を図１４に、図１４におけるＡ−Ａ’の製造工程断面図を図１５〜４７の各（ａ）に、図１４におけるＢ−Ｂ’方向の製造工程断面図を図１５〜４７の各（ｂ）に、図１４におけるＣ−Ｃ’方向の製造工程断面図を図１５〜４７の各(ｃ)に、それぞれ示す。
まず、素子分離絶縁膜１０２を有するｐ型半導体基板１０１上に、トンネル絶縁膜１０３を介して第１の導電膜として例えばポリシリコン膜からなる浮遊ゲート電極１０４を形成し、その後薄いＯＮＯからなるインターポリ絶縁膜１０５を介して制御ゲート１０６となる第二のポリシリコン膜を堆積した後に、素子分離絶縁層１０２と直交するようにメモリセルの制御ゲート電極１０６とインターポリ絶縁膜１０５と浮遊ゲート１０４を順次エッチングにより選択的にパターニングすると図１５のようになる。
その次に、図１６に示すようにソース線となる領域(Ａ−Ａ’)に開口を有するフォトレジスト１０７を形成し、これと制御ゲート１０６をマスクの一部として自己整合的にソース線となる領域に形成されていた素子分離絶縁膜１０２の一部をエッチング工程により除去する。
その次に、図１７に示すように、例えば砒素からなるＮ＋不純物をメモリセルの制御ゲート１０６をマスクにイオン注入を行い、トランジスタのソース１０８/ドレイン１０９を形成するとともに、ソース線形成領域にＮ＋拡散層を形成する。
その次に、図１８に示すように浮遊ゲート１０４及び制御ゲート１０６側壁にサイドウォール１１０を形成した上で、制御ゲート１０６表面及びソース１０８/ドレイン１０９の基板表面をサリサイド化する。(金属シリサイド層１１１)
その後、基板全面にＣＶＤ等により層間絶縁膜１１２を被覆した後、コンタクトホールを開口しそこに導電膜１１３を埋め込み、所望の電極１１４を接続して図１９に示すような自己整合プロセスによりソース線が形成されたメモリセルを備える半導体装置を得る。
その後、基板全面にＣＶＤ等により層間絶縁膜１１２を被覆した後、コンタクトホールを開口しそこに導電膜１１３を埋め込み、所望の電極１１４を接続して図１９に示すような自己整合プロセスによりソース線が形成されたメモリセルを備える半導体装置を得る。
ところで、上記自己整合プロセスによりソース線が形成されたメモリセル部を有する半導体装置においては、素子分離層と直交するようにソース線を形成するため、特にソース線において拡散層領域１０８又はその表面の金属シリサイド層１１１が高抵抗になるという問題があった。
ソース線（ＳＬ）は、図１４の平面図のようにそのワードライン（Ｇ）方向に配置された個々のソース領域(Ｓ)どうしが、ソース拡散層配線(Ｓ’）により、互いに電気的に接続されることでソース拡散層領域（ＳＬ）を形成しており、図１９−ｂの断面図において、個々のソース領域（Ｓ）の間に位置する素子分離絶縁膜（ＴＲ）を除去することで、その溝部分が露出し、凹凸形状の表面直下を連なるようにソース拡散層領域（ＳＬ）が広がるような構造でかつその表面層に金属シリサイド層を有している。
この構造では、シャロートレンチアイソレーションのような素子分離プロセスを用いた場合、ソース領域においてはゲート電極をマスクに素子分離絶縁膜をエッチング除去した後に、基板に形成されるトレンチの側壁が急峻な傾斜となるため、イオン注入の際にこの側壁の垂直部分に十分注入されないことから低抵抗のソース拡散層配線を形成することが困難であった。またソース領域の表面に急峻な凹部が存在していると、金属シリサイド層を形成したときに、高融点金属の段差へのカバレッジが悪くなり、その部分がシリサイド化されず所定の抵抗が得られない。さらに、図１６に示すように、ソース領域の素子分離絶縁膜を除去する際、ＯＮＯ膜１０５、及びトンネル絶縁膜１０３の一部が露出しており、ＯＮＯ膜１０５、及びトンネル絶縁膜１０３が除去される可能性があり、カップリング容量にバラツキが生じ、その結果、メモリセルの特性にバラツキが生じるといった問題もある。
上述した影響により、ソース拡散層又はその表面の金属シリサイド層が不安定で不連続な構造となり、高抵抗化する。高抵抗化はメモリセルの動作不良を引き起こすと同時に、微細化を妨げる要因になるので、ソース線を形成する際にソース線を低抵抗化できるセル構造が望まれている。
このための一手法として、イオン注入角度よりも大きな角度を有するトレンチ側壁とすることで低抵抗のソース拡散層領域とする構造が開示されている（例えば、特許文献１）。この構造では、トレンチ側壁の傾斜部にもイオン注入をすることができるため低抵抗のソース拡散層配線を形成することが可能となる。
特開２０００−３６５４６号公報
しかしながら、前記の方法ではトレンチ側壁に傾斜を設けるため、トレンチの深さに制約が発生し、半導体装置の微細化が困難になってしまう。
また、制御ゲート側壁にサイドウォールを形成した後に、ソース領域の素子分離絶縁膜を除去する場合は、選択性のない材料を用いた場合は、素子分離絶縁膜の除去の際にサイドウォール絶縁膜も除去されてしまうことがある。この状態でサリサイドプロセスを行った場合、制御ゲートと浮遊ゲートがシリサイド膜によりショートし、メモリセルとして機能しなくなる。
さらに、例えば、ソース線なる基板をセルフアラインソースエッチングで形成するに際し、基板となるシリコンと素子分離絶縁膜とをそれぞれのエッチングレートが同一選択比条件で等方性エッチングすることによりソース線となる基板表面を段差のない同一平面構造となる様に構成する方法の場合、制御ゲートをソース側とドレイン側の２回のフォトステップで加工する必要があり、制御ゲートの線幅制御性が悪くなり、その結果メモリセルの特性ばらつきなどに影響を与え、半導体記憶装置の歩留まり低下をもたらすことがある。
この発明は、これらの事情を考慮してなされたもので、素子の微細化とソース線の低抵抗化による高速動作とを両立することが可能な半導体装置及びその製造方法を提供するものである。
この発明は、半導体基板上に縦横のマトリックス状に配置され、ソースとドレインと制御ゲートとを有する複数のメモリセルを含む半導体記憶装置であって、基板表面に縦方向に延び、横方向に隣接する各メモリセルを分離する複数の素子分離絶縁層と、基板上に横方向に延び、横方向に隣接する各メモリセルの制御ゲートを構成してそれらを直列接続する複数のワード線と、素子分離絶縁層間の基板表面に配置され各ワード線を挟んで対向する一方の側に配置される各メモリセルのソースと、他方の側に配置される各メモリセルのドレインと、隣接する各ワード線間に各ワード線とサイドウォールを介して配置され、横方向に隣接する各メモリセルのソースを直列接続し、基板及び素子分離絶縁層上に形成される共通ソース線とを備える半導体記憶装置を提供するものである。
また別の観点から、この発明は、半導体基板上に縦横のマトリックス状に配置され、ソース拡散層とドレイン拡散層と浮遊ゲートと制御ゲートとを有する複数のメモリセルと各ソース拡散層を接続する複数の共通ソース線とを形成する半導体記憶装置の製造方法であって、半導体基板の表面に縦方向に延びる複数の素子分離絶縁層を形成する工程と、少なくとも半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の導電膜を形成する工程と、第１の導電膜を素子分離絶縁層上で互いに分離して縦方向に延びる複数の膜領域を形成する工程と、各膜領域の表面上に層間絶縁膜を形成する工程と、層間絶縁膜上に第２の導電膜を形成する工程と、第２の絶縁膜と層間絶縁膜と第１の導電膜と第１の絶縁膜とを一括して選択的に除去し、横方向に隣接する各メモリセルの浮遊ゲートと制御ゲートとを含み横方向に細長い島状の複数のゲート線を形成する工程と、各ゲート線をマスクとしてゲート線を挟んで対向する一方の側の半導体基板上に各メモリセルのドレイン拡散層を、他方の側の半導体基板上に各メモリセルのソース拡散層を形成する工程と、
各ソース拡散層及び各ドレイン拡散層の全面が覆われない厚さで各ゲート線の側壁に第３の絶縁膜であるサイドウォールを形成する工程と、各ゲート線上とソース拡散層を含む各ゲート線間の表面上とに第３の導電膜層を堆積させる工程と、横方向に隣接する各ソース拡散層を直列接続する部分を、その高さがサイドウォールを超えない範囲でゲート線間に残して第３の導電膜を選択的に除去する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。この製造方法によって、前記の半導体記憶装置を製造することができる。
各ソース拡散層及び各ドレイン拡散層の全面が覆われない厚さで各ゲート線の側壁に第３の絶縁膜であるサイドウォールを形成する工程と、各ゲート線上とソース拡散層を含む各ゲート線間の表面上とに第３の導電膜層を堆積させる工程と、横方向に隣接する各ソース拡散層を直列接続する部分を、その高さがサイドウォールを超えない範囲でゲート線間に残して第３の導電膜を選択的に除去する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。この製造方法によって、前記の半導体記憶装置を製造することができる。
この発明の半導体記憶装置は、横方向に隣接する各メモリセルのソースを直列接続する共通ソース線が、隣接する各ワード線の間に各ワード線とサイドウォールを介して配置され、基板及び素子分離絶縁層上に形成されるので平坦な部分に、素子分離用のトレンチ側壁に求められる角度に制約されることなく共通ソース配線を形成することができ、その結果安定して低抵抗の共通ソース配線を備える半導体装置が提供される。この発明による半導体装置は、微細化と高速動作が両立し、しかも素子間あるいは装置間でばらつきが少なく安定した特性を有する。
また、この発明の半導体記憶装置の製造方法は、ソース拡散層を含む各ゲート線間の表面上とに第３の導電膜層を堆積させる工程と、横方向に隣接する各ソース拡散層を直列接続する部分を、その高さがサイドウォールを超えない範囲でゲート線間に残して第３の導電膜を選択的に除去する工程とを含むので、各ソース拡散層を直列接続し、第３の導電膜層からなる共通ソース配線を素子分離用のトレンチ側壁に求められる角度に制約されることなく基板及び素子分離絶縁層上の平坦な部分に形成することができ、その結果、安定して低抵抗の共通ソース配線を備える半導体装置を製造することができる。この発明の製造方法によって製造される半導体装置は、微細化と高速動作が両立し、しかも素子間あるいは装置間でばらつきが少なく安定した特性を有する。
また、この発明の半導体製造方法によれば、共通ソース配線を形成する為に、ソース領域の素子分離絶縁膜を除去する必要がなくなるので、製造工程においてメモリセル側壁のサイドウォール絶縁膜が除去されることもなく、製造された半導体記憶装置の制御ゲートと浮遊ゲートがショートするおそれがない。
また、この発明の半導体製造方法によれば、共通ソース配線となる基板表面を段差のない同一平面構造になるように構成するようなプロセスを必要としないことから、その工程がもたらすメモリセルの特性ばらつきの増加は回避され、半導体記憶装置の歩留まり向上が期待される。
また、この発明の半導体製造方法によれば、共通ソース配線となる基板表面を段差のない同一平面構造になるように構成するようなプロセスを必要としないことから、その工程がもたらすメモリセルの特性ばらつきの増加は回避され、半導体記憶装置の歩留まり向上が期待される。
この発明の半導体装置は、隣接する各ワード線間に各ワード線とサイドウォールを介して配置され、横方向に隣接する各メモリセルのソースを直列接続し、基板及び素子分離絶縁層上に形成される共通ソース線を備える。
基板の材質として、単結晶シリコンを用いることが好適であるが、これに限られず、例えばSOI(Silicon On Insulator)にも適用することができる。また、素子分離絶縁層は、シリコン酸化膜を用いて形成することができるが、これに限られず、例えば窒化シリコン(SiN)等、電気的に絶縁可能で酸化工程等に耐える材質であれば適用が可能である。ワード線は、多結晶シリコンを用いて形成するのが好適であるが、これに限られず、例えばアモルファスシリコンや、NiSi等のメタルゲートを用いることができる。
基板の材質として、単結晶シリコンを用いることが好適であるが、これに限られず、例えばSOI(Silicon On Insulator)にも適用することができる。また、素子分離絶縁層は、シリコン酸化膜を用いて形成することができるが、これに限られず、例えば窒化シリコン(SiN)等、電気的に絶縁可能で酸化工程等に耐える材質であれば適用が可能である。ワード線は、多結晶シリコンを用いて形成するのが好適であるが、これに限られず、例えばアモルファスシリコンや、NiSi等のメタルゲートを用いることができる。
ここで、サイドウォールとは、基板上に延びる各ワード線の側壁に形成され、各ワード線と、その間に挟まれてソースが配置された谷部に形成される共通ソース線とを絶縁するための絶縁膜をいう。サイドウォールは、例えばシリコン酸化膜を用いて形成することができる。
共通ソース線は、基板及び素子分離絶縁層上に形成されるので、素子分離絶縁層を選択的に除去した凹部上に共通ソース線を形成する従来技術に比べて平坦な表面に形成され、しかも材料を堆積させて形成するので、従来技術において、凹凸のある表面に金属シリサイド層を形成することに起因する不具合が、この発明では生じないかあるいは軽減される。
メモリセルは、多結晶シリコンからなる浮遊ゲートをさらに有し、浮遊ゲートは、少なくともその一部がソースとドレインとの間のチャネル領域上に基板と絶縁膜を介して配置され、制御ゲート下にワード線と層間絶縁膜を介して配置されてもよい。この発明は、浮遊ゲートを有するかあるいは有さない半導体記憶装置に適用することができる。
また、共通ソース線は、多結晶シリコンと金属シリサイドから成っていてもよい。多結晶シリコンは導電膜として広く用いられており、表面に堆積させる導電材料として好適であり、また、表面に金属シリサイド層を形成する材料としても好適である。金属シリサイドは低抵抗の材料として知られ、抵抗の低い共通ソース線を形成することができる。シリサイドを形成する金属は例えばコバルトを用いることができるが、これに限らない。例えばニッケルでも構わなく、低抵抗化を実現でき、かつシリコンとシリサイドを形成する金属であれば特に限定されない。
あるいは、共通ソース線は、金属シリサイドから成っていてもよい。こうすれば、多結晶シリコンで共通ソース線を形成する工程を省略することができ、前記の構成に比べて製造工程を単純化することができる。
また、この発明の半導体記憶装置の製造方法は、半導体基板上に縦横のマトリックス状に配置され、ソース拡散層とドレイン拡散層と浮遊ゲートと制御ゲートとを有する複数のメモリセルと各ソース拡散層を接続する複数の共通ソース線とを形成する半導体記憶装置の製造方法であって、半導体基板の表面に縦方向に延びる複数の素子分離絶縁層を形成する工程と、少なくとも半導体基板上に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の導電膜を形成する工程と、第１の導電膜を素子分離絶縁層上で互いに分離して縦方向に延びる複数の膜領域を形成する工程と、各膜領域の表面上に層間絶縁膜を形成する工程と、層間絶縁膜上に第２の導電膜を形成する工程と、第２の絶縁膜と層間絶縁膜と第１の導電膜と第１の絶縁膜とを一括して選択的に除去し、横方向に隣接する各メモリセルの浮遊ゲートと制御ゲートとを含み横方向に細長い島状の複数のゲート線を形成する工程と、
各ゲート線をマスクとしてゲート線を挟んで対向する一方の側の半導体基板上に各メモリセルのドレイン拡散層を、他方の側の半導体基板上に各メモリセルのソース拡散層を形成する工程と、各ソース拡散層及び各ドレイン拡散層の全面が覆われない厚さで各ゲート線の側壁に第３の絶縁膜であるサイドウォールを形成する工程と、横方向に隣接する各ソース拡散層を接続し、高さがサイドウォールを超えない第３の導電膜をゲート線間に形成する工程とを含んでいてもよい。
各ゲート線をマスクとしてゲート線を挟んで対向する一方の側の半導体基板上に各メモリセルのドレイン拡散層を、他方の側の半導体基板上に各メモリセルのソース拡散層を形成する工程と、各ソース拡散層及び各ドレイン拡散層の全面が覆われない厚さで各ゲート線の側壁に第３の絶縁膜であるサイドウォールを形成する工程と、横方向に隣接する各ソース拡散層を接続し、高さがサイドウォールを超えない第３の導電膜をゲート線間に形成する工程とを含んでいてもよい。
この製造方法によれば、横方向に隣接する各ソース拡散層を接続し、高さがサイドウォールを超えない第３の導電膜を選択的に形成してゲート線間に配置する工程を含むので、第３の導電膜層を各ゲート線上とソース拡散層を含む各ゲート線間の表面上に堆積させてから選択的に除去する製造方法に比べて工程数を削減することができる。
前記製造方法は、ゲート線間に配置された第３の導電膜の一部あるいは全部と少なくともゲート線またはドレイン拡散層の一部をシリサイド化する工程をさらに含んでいてもよい。
こうすれば、第３の導電膜のシリサイド化は、従来から行われている制御ゲートやドレイン拡散層をシリサイド化する工程において、同時に行うことができる為、非常に低抵抗な共通ソース線を、第３の導電膜を共通ソース形成領域に埋込む工程を追加するだけで形成することができる。しかも、前記第３の導電膜、制御ゲート、ドレイン拡散層はサイドウォールによって互いに分離されているので、自己整合的にシリサイド化がなされる。
以下、この発明の実施形態を図面を参照して説明する。
（実施の形態１）
図１は、この発明の第１の実施形態の半導体記憶装置を示す平面図である。この半導体記憶装置は、浮遊ゲートにトンネル酸化膜を介して電子を出し入れすることにより不揮発性記憶動作を実現するフラッシュメモリのＮＯＲ型メモリセルアレイを備える。半導体基板１０上に複数の素子分離絶縁層１１が縦方向に延びて形成され、それと直交して制御ゲートとなるワード線１５が横方向に延びて配置される。隣り合う素子分離絶縁層１１に挟まれた半導体活性領域とワード線１５とが交差する点ごとに、浮遊ゲート１４と制御ゲート１５、ドレイン拡散層１２、ソース拡散層１３からなる１つのメモリセルが形成される。
各メモリセルのドレイン拡散層１２はドレインコンタクト１７によって上面に引き出され、半導体活性領域と平行に配置されたビット線１９と接続される。そして、各ワード線１５と平行に、絶縁膜サイドウォール１６ａを介して共通ソース２０が配置され、共通ソース２０は各メモリセルのソース拡散層１３と接続される。この共通ソース線２０が、この発明の特徴とするところである。共通ソース２０はソースコンタクト１８によって上面に引き出され、上層の金属配線（図示しない）と接続される。
（実施の形態１）
図１は、この発明の第１の実施形態の半導体記憶装置を示す平面図である。この半導体記憶装置は、浮遊ゲートにトンネル酸化膜を介して電子を出し入れすることにより不揮発性記憶動作を実現するフラッシュメモリのＮＯＲ型メモリセルアレイを備える。半導体基板１０上に複数の素子分離絶縁層１１が縦方向に延びて形成され、それと直交して制御ゲートとなるワード線１５が横方向に延びて配置される。隣り合う素子分離絶縁層１１に挟まれた半導体活性領域とワード線１５とが交差する点ごとに、浮遊ゲート１４と制御ゲート１５、ドレイン拡散層１２、ソース拡散層１３からなる１つのメモリセルが形成される。
各メモリセルのドレイン拡散層１２はドレインコンタクト１７によって上面に引き出され、半導体活性領域と平行に配置されたビット線１９と接続される。そして、各ワード線１５と平行に、絶縁膜サイドウォール１６ａを介して共通ソース２０が配置され、共通ソース２０は各メモリセルのソース拡散層１３と接続される。この共通ソース線２０が、この発明の特徴とするところである。共通ソース２０はソースコンタクト１８によって上面に引き出され、上層の金属配線（図示しない）と接続される。
図２は、図１に示したＮＯＲ型フラッシュメモリセルアレイの等価回路図である。図２を用いて、各メモリセルの動作を説明する。まず、メモリセルへの書込みは、以下のようにして行うことができる。選択セルと接続されたワード線ＷＬｎに例えば１０Ｖ、ビット線ＢＬｎに例えば５Ｖ、共通ソースＳＬｎに例えば０Ｖを印加し、非選択セルと接続されるワード線、ビット線、共通ソースは例えば０Ｖとする。この印加電圧により、ソース拡散層１３からドレイン拡散層１２に向かって電子が流れ、その電子の一部は、ホットエレクトロンとなって制御ゲートの電位に引かれて浮遊ゲート１４内に捕獲され、書込み動作が行われる。
次にメモリセルの消去は、以下のようにして行うことができる。例えばワード線に−８Ｖ、基板１０に１０Ｖを印加することによって、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流によって浮遊ゲート１４に捕獲された電子を基板１０側に引き抜く。この消去動作はメモリセルアレイの単位ブロックごとに実行される。
最後にメモリセルの読出しは、以下のようにして行うことができる。選択セルと接続されたワード線ＷＬｎに例えば３Ｖ、ビット線ＢＬｎに例えば３Ｖ、共通ソースＳＬｎに例えば０Ｖを印加し、非選択セルと接続されるワード線１５、ビット線１９、共通ソース２０は例えば０Ｖとする。この印加電圧と、選択セルの浮遊ゲート１４に捕獲された電子の蓄積状態に応じて、ソース拡散層１３からドレイン拡散層１２に向かって十分な量の電子が流れるか、流れないかを判定する。これによって読出し動作が行われ、メモリセルの状態が得られる。浮遊ゲート１４に電子が捕獲されたメモリセルは非導通状態となり、電子が捕獲されていないメモリセルは導通状態となるので、この状態の差を電圧として取り出してメモリセルの状態を得る。
（実施の形態２）
次に、前記半導体記憶装置の製造工程を図３（ａ）から図１１（ａ）、及び図３（ｂ）から図１１（ｂ）を参照して説明する。図３（ａ）から図１１（ａ）は、図１をＡ−Ａ’方向から見た断面工程図、図３（ｂ）から図１１（ｂ）は図１をＢ−Ｂ’方向から見た断面工程図である。
（実施の形態２）
次に、前記半導体記憶装置の製造工程を図３（ａ）から図１１（ａ）、及び図３（ｂ）から図１１（ｂ）を参照して説明する。図３（ａ）から図１１（ａ）は、図１をＡ−Ａ’方向から見た断面工程図、図３（ｂ）から図１１（ｂ）は図１をＢ−Ｂ’方向から見た断面工程図である。
まずｐ型半導体基板１０上に、第１の絶縁膜として例えば５０〜２００Å程度の熱酸化膜と、第２の絶縁膜として例えば１０００〜２５００Å程度のシリコン窒化膜を形成する。そして、該シリコン窒化膜と該熱酸化膜とをフォトリソグラフィー工程により順次パターニングすることでハードマスクを形成する。該ハードマスクを介してｐ型半導体基板に対し異方性イオンエッチングを行なってｐ型半導体基板上に溝を形成する。次に、該溝に対し、結晶欠陥を回復させる為の熱酸化工程と、第３の絶縁膜として例えばシリコン酸化膜を堆積させる工程と、化学機械的研磨（ＣＭＰ）を行う工程と、ハードマスク除去工程を経ることにより、該溝に対してシリコン酸化膜を埋没させた素子分離絶縁層１１を形成する。
次に、メモリセルへの紫外線照射消去後の閾値調整用ｐ型不純物として、例えばホウ素をイオン注入法によりｐ型半導体基板に注入する。そして、フッ化水素（ＨＦ）溶液による自然酸化膜除去工程を経た後、例えば熱酸化法によって第４の絶縁膜として例えば５０〜１５０Å程度のトンネル酸化膜５１を形成する。次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第１の導電膜として例えば５００〜２０００Å程度のポリシリコン膜１４ａを堆積させる。必要に応じてポリシリコン膜１４ａにｎ型不純物、例えばリンをイオン注入法により注入する。なお、ｎ型不純物を予め含んだ原料ガスにより該ポリシリコン膜１４ａを堆積形成してもよい。その後、例えば該ポリシリコン膜１４ａとは異なる材質によるハードマスクを形成し、該ポリシリコン膜１４ａに対し反応性イオンエッチングを行ってワード線１５と直交する縦方向に沿って分離する。この分離を行う為のハードマスクは単層膜でも積層膜でも構わない。あるいはハードマスクを用いずレジストによるフォトマスクでも構わない。マスクの材料は、分離形成する際の反応性イオンエッチングにおいて該ポリシリコン膜よりもエッチング耐性のある材料であればよく、特に限定されない。
次に、前記ハードマスクの除去後、必要に応じてフッ化水素（ＨＦ）溶液による処理を行った後、例えば熱酸化法により第５の絶縁膜として例えば２０〜１００Åのシリコン酸化膜を形成する。次に、例えばＣＶＤ法により第６の絶縁膜として例えば２０〜１００Åのシリコン窒化膜を形成し、さらに続いて、例えばＣＶＤ法により第７の絶縁膜として例えば２０〜１００Åのシリコン酸化膜を順次堆積させ、層間容量膜８１を形成する。
その後、例えばＣＶＤ法により第２の導電膜として例えば５００〜４０００Å程度のポリシリコン膜１５ａを堆積し、必要に応じて該ポリシリコン膜１５ａに対しｎ型不純物、例えばリンをイオン注入法により導入する。この状態の工程断面図を図３に示す。なお、ｎ型不純物を予め含んだ原料ガスにより該ポリシリコン膜１５ａを同様に堆積形成してもよい。
その後、例えばＣＶＤ法により第２の導電膜として例えば５００〜４０００Å程度のポリシリコン膜１５ａを堆積し、必要に応じて該ポリシリコン膜１５ａに対しｎ型不純物、例えばリンをイオン注入法により導入する。この状態の工程断面図を図３に示す。なお、ｎ型不純物を予め含んだ原料ガスにより該ポリシリコン膜１５ａを同様に堆積形成してもよい。
次に、図４に示すように、例えばＣＶＤ法により第８の絶縁膜として例えば１００〜４０００Åのシリコン酸化膜５２を堆積させる。その後、素子分離絶縁層１１と直交するように形成したフォトマスクを介して、シリコン酸化膜、ポリシリコン膜、層間容量膜、ポリシリコン膜を順次異方性エッチングすることにより、浮遊ゲート１４と制御ゲート１５を備えた個々のメモリセルを分離一括形成する。
次に、図５に示すように、例えばイオン注入法によりｎ型不純物、例えば砒素を導入することでメモリセルの両脇にドレイン拡散層１２とソース拡散層１３を形成する。その後、浮遊ゲート１４に捕獲された電子のリークを防止することを目的とした熱酸化工程を必要に応じて行う。次に、例えばＣＶＤ法により第９の絶縁膜として例えば１００〜１５００Åのシリコン酸化膜を堆積させる。
その後、図６に示すように、該シリコン酸化膜に対して異方性エッチングを行って、メモリセルの側部に該シリコン酸化膜によるサイドウォール１６ａ、１６ｂを形成する。なお、このサイドウォールの形成工程は、周辺回路トランジスタのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造形成の為のサイドウォール形成と兼ねても良い。また、必要に応じてメモリセル部若しくは周辺回路部のみ開口したマスクを用い、ＨＦ溶液処理を行って、メモリセル部と周辺回路部のサイドウォール幅をそれぞれ調整しても構わない。また、この工程位置での第９の絶縁膜に対する異方性エッチングは、基板と平行な面に堆積した該シリコン酸化膜が完全に除去されるまで行う必要はない。さらにまた、この工程位置において異方性エッチングを行わなくても構わない。この工程位置において、ｐ型半導体基板１０上に第９の絶縁膜の幾らかを残す方が、後述する第３の導電膜として例えばポリシリコン膜を埋め戻す際にｐ型半導体基板１０を不用意に削ってしまう可能性を回避できる。なお、この異方性エッチングを行う際、共通ソース２０を形成する領域に基板と平行に堆積した該シリコン酸化膜のエッチングレートは、マイクロローディング効果によって、該第８の絶縁膜のエッチングレートと比較して１０％〜３０％程低下する。
従って、この実施形態のように、第８の絶縁膜が第９の絶縁膜と同種の材料である場合には前記エッチングレートの低下現象を考慮し、第８の絶縁膜の堆積膜厚を、より厚めに設計することが望ましい。
従って、この実施形態のように、第８の絶縁膜が第９の絶縁膜と同種の材料である場合には前記エッチングレートの低下現象を考慮し、第８の絶縁膜の堆積膜厚を、より厚めに設計することが望ましい。
次に、必要に応じて、共通ソースを形成する領域を開口したマスクを用い、例えば異方性エッチング法によりソース拡散層１３上のシリコン酸化膜を除去する。さらに、必要に応じてＨＦ溶液処理により自然酸化膜を除去した後、図７に示すように、例えばＣＶＤ法により第３の導電膜として例えば１００〜５０００Åのポリシリコン膜２０ａを堆積させる。
その後、図８に示すように、例えば反応性イオンエッチング法により該ポリシリコン膜２０ａを後退させ、該ポリシリコン膜２０ａの高さがメモリセルの高さよりも低くなるよう埋め戻す。次に、必要に応じて該ポリシリコン膜２０ａに対しイオン注入法によりｎ型不純物、例えばリンをイオン注入法により導入し、アニール処理をする。なお、ｎ型不純物を予め含んだ原料ガスにより該ポリシリコン膜２０ａを同様に堆積形成し、埋め戻しを行っても構わない。
次に、図９に示すように、フォトリソグラフィー技術により共通ソースを形成する領域のみレジストＲ１を被覆した後、例えば等方性エッチングによりポリシリコン膜２０ａを除去し、レジスト剥離することで、共通ソース２０を分離形成する。この後、図１０に示すように、必要に応じて例えば反応性イオンエッチング法により、メモリセルの上部に残存するシリコン酸化膜５２を除去する。
その後、周辺回路トランジスタ用のドレイン、ソース拡散層を形成する為の注入工程を経て、ドライブイン拡散を行い、反応性イオンエッチング法によりシリコン酸化膜をエッチングしてメモリセル、周辺トランジスタのドレイン、ソース拡散層を露出させる。そして、必要に応じて例えばアルゴンをイオン注入法により導入しアモルファス化を行った後、例えばスパッタリング法により窒化チタン膜及びコバルト膜を順次堆積させる。そして、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法による熱処理を行うことにより、メモリセル及び周辺トランジスタのドレイン、ソース拡散層、制御ゲート、及び共通ソースの少なくとも一部をシリサイド化し、金属シリサイド層７２を形成する。なおシリサイドを形成する金属はコバルトに限らず、例えばニッケルでも構わなく、低抵抗化を実現でき、かつシリコンとシリサイドを形成する金属であれば限定しない。
次に、シリサイド化されなかった領域の窒化チタン膜及びコバルト膜を除去した後、例えば層間膜としてＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜５６を堆積させる。そして、熱処理によりリフローさせ平坦化処理を行い、さらに化学的機械的研磨（ＣＭＰ処理）を行った後、フォトリソグラフィー技術と反応性イオンエッチング法によりコンタクトホールを形成する。その後、スパッタリング法により窒化チタン膜及びチタン膜を順次堆積させて接着層７３を形成し、次にＣＶＤ法により例えば５００〜５０００Åのタングステン膜を堆積し、化学的機械的研磨（ＣＭＰ処理）を行うことでドレインコンタクト１７、ソースコンタクト１８等のコンタクトを形成する。以降、公知の技術によりビット線１９等の配線形成工程を行う。これらの工程を経て、図１１に示す半導体記憶装置が製造される。図１１に示す、この発明の半導体記憶装置は、浮遊ゲート１４に蓄積される電荷状態によってメモリ機能を有し、かつ共通ソースの低抵抗化を図った半導体記憶装置である。
この実施形態では、ｐ型半導体基板上にメモリセルを形成する一具体例を示したが、例えばｐ型半導体基板内に形成され、ｎ型ウェルに囲まれたｐ型ウェル内に形成しても構わない。あるいはまたｐ型半導体基板内に埋め込まれた絶縁膜上に形成されるｐ型ウェル内に形成しても構わない。メモリセルのチャネルとなる領域がｐ型半導体であれば、該チャネルと半導体基板とが電気的に接続関係にあるかどうかは限定しない。
また、この実施形態において、浮遊ゲート１４に捕獲された電子のリークを防止することを目的とした熱酸化工程は、例えば第９の絶縁膜を堆積した後に行ってもよく、個々のメモリセルを分離一括形成した後であればその工程の順序は限定されない。
（実施の形態３）
前記の実施の形態２では、第３の導電膜であるポリシリコン膜２０ａをＣＶＤ法により堆積する例を示したが、例えば第３の導電膜をシリコンエピタキシャル成長によって形成してもよい。その場合、共通ソースを形成する領域の一部若しくは全部をシリコン面が露出するようにし、その他ドレインを形成する領域等は、例えばシリコン酸化膜で被覆するようにして選択エピタキシャル成長を行えばよい。
（実施の形態３）
前記の実施の形態２では、第３の導電膜であるポリシリコン膜２０ａをＣＶＤ法により堆積する例を示したが、例えば第３の導電膜をシリコンエピタキシャル成長によって形成してもよい。その場合、共通ソースを形成する領域の一部若しくは全部をシリコン面が露出するようにし、その他ドレインを形成する領域等は、例えばシリコン酸化膜で被覆するようにして選択エピタキシャル成長を行えばよい。
これによって、共通ソースを形成する領域にのみ第３の導電膜が形成されるので、不要な領域に形成される第３の導電膜を除去する工程が不要となる。従って、実施の形態２で説明したようにＣＶＤ法を用いて第３の導電膜を堆積させる実施形態と比較して、工程数削減の面でより有利となる。
（実施の形態４）
また、実施の形態２では、共通ソース２０の断面の一部がシリサイドされる一具体例を示したが、例えば図１２に示すように、例えば第３の導電膜を埋め戻す量を多くするなどして、共通ソース２０の全部がシリサイド化されても構わない。あるいは、共通ソース２０の全部とソース拡散層１３の一部若しくは全部とがシリサイド化されても構わない。 金属ケイ化物の抵抗値はポリシリコンと比較して数百〜数千分の一である為、共通ソースの抵抗値はシリサイド化された領域でほぼ決定し、シリサイド化されていない領域は共通ソースの低抵抗化に殆ど寄与していない。
（実施の形態４）
また、実施の形態２では、共通ソース２０の断面の一部がシリサイドされる一具体例を示したが、例えば図１２に示すように、例えば第３の導電膜を埋め戻す量を多くするなどして、共通ソース２０の全部がシリサイド化されても構わない。あるいは、共通ソース２０の全部とソース拡散層１３の一部若しくは全部とがシリサイド化されても構わない。 金属ケイ化物の抵抗値はポリシリコンと比較して数百〜数千分の一である為、共通ソースの抵抗値はシリサイド化された領域でほぼ決定し、シリサイド化されていない領域は共通ソースの低抵抗化に殆ど寄与していない。
また、共通ソース２０を全てシリサイド化するのであれば、第３の導電膜に対する不純物導入工程及びアニール工程が不要となる。従って、第３の導電膜を埋め戻す量を増大しても、膜厚のばらつきが許容できるならば、共通ソース２０が全てシリサイドされるような条件を選択する方が、工程数削減の点においてより有利である。
なお、従来例で行われていたように、ワード線に対して自己整合的に素子分離絶縁層を除去した領域への拡散層形成工程はこの実施形態では行っていないが、メモリセルのソース拡散層１３の不純物濃度分布を従来と同一にする目的等で該工程を行っても構わない。 但しその場合は、工程数やマスク枚数の増加に加え、第３の導電膜の共通ソース形成領域への埋込みアスペクト比の増加を招くことや、上述のような拡散層によるソース配線は低抵抗化に殆ど寄与しないために、実施の形態２に比べて、ソース配線の低抵抗化及び工程数の面で有利になるとは限らない。
（実施の形態５）
実施の形態１〜４においては、共通ソースを有する半導体記憶素子の一例としてＮＯＲ型フラッシュメモリセルアレイを示したが、この発明はこれによって限定されるものではない。例えば、図１３は、この発明の第５の実施形態を示す断面図である。図１３において、不揮発性記憶層９１に例えば強誘電体膜を用いても構わないし、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を積層してなるいわゆるＯＮＯ膜を用いても構わない。あるいは、強磁性体膜を用いても構わないし、相変化による可変抵抗膜を用いても構わない。記憶素子としての機能を実現できるものであれば特に限定されない。
（実施の形態５）
実施の形態１〜４においては、共通ソースを有する半導体記憶素子の一例としてＮＯＲ型フラッシュメモリセルアレイを示したが、この発明はこれによって限定されるものではない。例えば、図１３は、この発明の第５の実施形態を示す断面図である。図１３において、不揮発性記憶層９１に例えば強誘電体膜を用いても構わないし、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を積層してなるいわゆるＯＮＯ膜を用いても構わない。あるいは、強磁性体膜を用いても構わないし、相変化による可変抵抗膜を用いても構わない。記憶素子としての機能を実現できるものであれば特に限定されない。
さらに、共通ソースが、隣接する二本のワード線の間に絶縁体からなるサイドウォールを介して埋込まれ、複数の素子分離絶縁層の上を越えて、ワード線と平行に延在していれば、メモリセル及び配線の構造は図１３に示されるものに限定されない。例えば、追加の配線があっても構わないし、不揮発性記憶層９１が別の領域に配置されていても構わない。
また、前記のように、ワード線に対して自己整合的に素子分離絶縁層を除去した領域への拡散層形成工程を削除する場合、ＳＴＩ法による素子分離を行う際にｐ型半導体基板１０に対して行う傾斜異方性エッチングを行わず、基板面に対して垂直に異方性エッチングをしても構わない。その際、ワード線１５と平行な方向に対して傾斜部分に要していた領域を削減できることから、セル面積の縮小が実現し、かつプロセス難易度も低下する。
以上述べたように、この発明によれば、急峻なトレンチ分離を形成しても、その角度に関係することなく十分低抵抗な共通ソース配線を形成することが可能となり、微細化のより進んだ世代においても高速駆動性能を確保したメモリセルアレイの製造を実現することができる。
１０，１０１ ｐ型半導体基板
１１，１０２ 素子分離領域、素子分離絶縁層、素子分離絶縁膜
１２，１０９ ドレイン拡散層、ドレイン領域
１３，１０８ ソース拡散層、ソース領域
１４，１０４ 浮遊ゲート
１４ａ 第１の導電膜
１５，１０６、ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２） 制御ゲート、ワード線
１５ａ 第２の導電膜
１６ａ ソース側に配置される第９の絶縁膜からなるサイドウォール
１６ｂ ドレインに配置される第９の絶縁膜からなるサイドウォール
１７ ドレインコンタクト
１８ ソースコンタクト
１９、ＢＬ（ｎ−１）、ＢＬｎ、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２） ビット線
２０、ＳＬｎ、ＳＬ（ｎ＋１） 共通ソース
２０ａ 第３の導電膜
５１ 第４の絶縁膜
５２ 第８の絶縁膜
５６，１１２ 層間絶縁膜、
７２，１１１ 金属シリサイド層
７３ 接着層
８１，１０５ 層間容量膜、インターポリ絶縁膜
９１ 不揮発性記憶層
１０３ トンネル絶縁膜
１１０ サイドウォール
１１３ コンタクトプラグ
１１４ メタル電極
Ｒ１，１０７ レジスト
Ｇ ワード線
ＳＬ ソース線
Ｓ トランジスタのソース領域
Ｓ’ ソース拡散層配線
Ｄ トランジスタのドレイン領域
ＴＲ トレンチ素子分離
１１，１０２ 素子分離領域、素子分離絶縁層、素子分離絶縁膜
１２，１０９ ドレイン拡散層、ドレイン領域
１３，１０８ ソース拡散層、ソース領域
１４，１０４ 浮遊ゲート
１４ａ 第１の導電膜
１５，１０６、ＷＬ（ｎ−１）、ＷＬｎ、ＷＬ（ｎ＋１）、ＷＬ（ｎ＋２） 制御ゲート、ワード線
１５ａ 第２の導電膜
１６ａ ソース側に配置される第９の絶縁膜からなるサイドウォール
１６ｂ ドレインに配置される第９の絶縁膜からなるサイドウォール
１７ ドレインコンタクト
１８ ソースコンタクト
１９、ＢＬ（ｎ−１）、ＢＬｎ、ＢＬ（ｎ＋１）、ＢＬ（ｎ＋２） ビット線
２０、ＳＬｎ、ＳＬ（ｎ＋１） 共通ソース
２０ａ 第３の導電膜
５１ 第４の絶縁膜
５２ 第８の絶縁膜
５６，１１２ 層間絶縁膜、
７２，１１１ 金属シリサイド層
７３ 接着層
８１，１０５ 層間容量膜、インターポリ絶縁膜
９１ 不揮発性記憶層
１０３ トンネル絶縁膜
１１０ サイドウォール
１１３ コンタクトプラグ
１１４ メタル電極
Ｒ１，１０７ レジスト
Ｇ ワード線
ＳＬ ソース線
Ｓ トランジスタのソース領域
Ｓ’ ソース拡散層配線
Ｄ トランジスタのドレイン領域
ＴＲ トレンチ素子分離
Claims (7)
- 半導体基板上に縦横のマトリックス状に配置され、ソースとドレインと制御ゲートとを有する複数のメモリセルを含む半導体記憶装置であって、
基板表面に縦方向に延び、横方向に隣接する各メモリセルを分離する複数の素子分離絶縁層と、
基板上に横方向に延び、横方向に隣接する各メモリセルの制御ゲートを構成してそれらを直列接続する複数のワード線と、
素子分離絶縁層間の基板表面に配置され各ワード線を挟んで対向する一方の側に配置される各メモリセルのソースと、他方の側に配置される各メモリセルのドレインと、
隣接する各ワード線の間に各ワード線とサイドウォールを介して配置され、横方向に隣接する各メモリセルのソースを直列接続し、基板及び素子分離絶縁層上に形成される共通ソース線と
を備える半導体記憶装置。 - メモリセルは、多結晶シリコンからなる浮遊ゲートをさらに有し、
浮遊ゲートは、少なくともその一部がソースとドレインとの間のチャネル領域上に基板と絶縁膜を介して配置され、制御ゲート下にワード線と層間絶縁膜を介して配置される請求項１記載の半導体記憶装置。 - 共通ソース線は、多結晶シリコンと金属シリサイドからなる請求項１または２記載の半導体記憶装置。
- 共通ソース線は、金属シリサイドからなる請求項１または２記載の半導体記憶装置。
- 半導体基板上に縦横のマトリックス状に配置され、ソース拡散層とドレイン拡散層と浮遊ゲートと制御ゲートとを有する複数のメモリセルと各ソース拡散層を接続する複数の共通ソース線とを形成する半導体記憶装置の製造方法であって、
半導体基板の表面に縦方向に延びる複数の素子分離絶縁層を形成する工程と、
少なくとも半導体基板上に第１の絶縁膜を形成する工程と、
第１の絶縁膜上に第１の導電膜を形成する工程と、
第１の導電膜を素子分離絶縁層上で互いに分離して縦方向に延びる複数の膜領域を形成する工程と、
各膜領域の表面上に層間絶縁膜を形成する工程と、
層間絶縁膜上に第２の導電膜を形成する工程と、
第２の絶縁膜と層間絶縁膜と第１の導電膜と第１の絶縁膜とを一括して選択的に除去し、横方向に隣接する各メモリセルの浮遊ゲートと制御ゲートとを含み横方向に細長い島状の複数のゲート線を形成する工程と、
各ゲート線をマスクとしてゲート線を挟んで対向する一方の側の半導体基板上に各メモリセルのドレイン拡散層を、他方の側の半導体基板上に各メモリセルのソース拡散層を形成する工程と、
各ソース拡散層及び各ドレイン拡散層の全面が覆われない厚さで各ゲート線の側壁に第３の絶縁膜であるサイドウォールを形成する工程と、
各ゲート線上とソース拡散層を含む各ゲート線間の表面上とに第３の導電膜層を堆積させる工程と、
横方向に隣接する各ソース拡散層を直列接続する部分を、その高さがサイドウォールを超えない範囲でゲート線間に残して第３の導電膜を選択的に除去する工程とを含むことを特徴とする半導体記憶装置の製造方法。 - 半導体基板上に縦横のマトリックス状に配置され、ソース拡散層とドレイン拡散層と浮遊ゲートと制御ゲートとを有する複数のメモリセルと各ソース拡散層を接続する複数の共通ソース線とを形成する半導体記憶装置の製造方法であって、
半導体基板の表面に縦方向に延びる複数の素子分離絶縁層を形成する工程と、
少なくとも半導体基板上に第１の絶縁膜を形成する工程と、
第１の絶縁膜上に第１の導電膜を形成する工程と、
第１の導電膜を素子分離絶縁層上で互いに分離して縦方向に延びる複数の膜領域を形成する工程と、
各膜領域の表面上に層間絶縁膜を形成する工程と、
層間絶縁膜上に第２の導電膜を形成する工程と、
第２の絶縁膜と層間絶縁膜と第１の導電膜と第１の絶縁膜とを一括して選択的に除去し、横方向に隣接する各メモリセルの浮遊ゲートと制御ゲートとを含み横方向に細長い島状の複数のゲート線を形成する工程と、
各ゲート線をマスクとしてゲート線を挟んで対向する一方の側の半導体基板上に各メモリセルのドレイン拡散層を、他方の側の半導体基板上に各メモリセルのソース拡散層を形成する工程と、
各ソース拡散層及び各ドレイン拡散層の全面が覆われない厚さで各ゲート線の側壁に第３の絶縁膜であるサイドウォールを形成する工程と、
横方向に隣接する各ソース拡散層を接続し、高さがサイドウォールを超えない第３の導電膜を選択的に形成してゲート線間に配置する工程とを含むことを特徴とする半導体記憶装置の製造方法。 - ゲート線間に配置された第３の導電膜の一部あるいは全部と少なくともゲート線またはドレイン拡散層の一部をシリサイド化する工程をさらに含むことを特徴とする請求項５または６記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003434423A JP2005191489A (ja) | 2003-12-26 | 2003-12-26 | 半導体記憶装置およびその製造方法 |
| US11/019,474 US20050141276A1 (en) | 2003-12-26 | 2004-12-23 | Semiconductor memory device and production method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003434423A JP2005191489A (ja) | 2003-12-26 | 2003-12-26 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005191489A true JP2005191489A (ja) | 2005-07-14 |
Family
ID=34697763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003434423A Pending JP2005191489A (ja) | 2003-12-26 | 2003-12-26 | 半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050141276A1 (ja) |
| JP (1) | JP2005191489A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631278B1 (ko) | 2005-09-05 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 비휘발성 기억 장치 및 그 제조방법 |
| JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012114269A (ja) * | 2010-11-25 | 2012-06-14 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI505473B (zh) * | 2005-01-28 | 2015-10-21 | Semiconductor Energy Lab | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| TWI569441B (zh) | 2005-01-28 | 2017-02-01 | 半導體能源研究所股份有限公司 | 半導體裝置，電子裝置，和半導體裝置的製造方法 |
| JP5025140B2 (ja) * | 2005-03-23 | 2012-09-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| JP5088465B2 (ja) * | 2006-07-12 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリ |
| US7910976B2 (en) * | 2007-06-28 | 2011-03-22 | Richard Fastow | High density NOR flash array architecture |
| US8716798B2 (en) | 2010-05-13 | 2014-05-06 | International Business Machines Corporation | Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors |
| US8431995B2 (en) * | 2010-05-13 | 2013-04-30 | International Business Machines Corporation | Methodology for fabricating isotropically recessed drain regions of CMOS transistors |
| CN102800679B (zh) * | 2012-08-22 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 闪存的存储单元的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001044391A (ja) * | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
-
2003
- 2003-12-26 JP JP2003434423A patent/JP2005191489A/ja active Pending
-
2004
- 2004-12-23 US US11/019,474 patent/US20050141276A1/en not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631278B1 (ko) | 2005-09-05 | 2006-10-04 | 동부일렉트로닉스 주식회사 | 비휘발성 기억 장치 및 그 제조방법 |
| JP2007207947A (ja) * | 2006-01-31 | 2007-08-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8153487B2 (en) | 2006-01-31 | 2012-04-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2012114269A (ja) * | 2010-11-25 | 2012-06-14 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050141276A1 (en) | 2005-06-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5191633B2 (ja) | 半導体装置およびその製造方法 | |
| US7268042B2 (en) | Nonvolatile semiconductor memory and making method thereof | |
| US7393748B2 (en) | Method of fabricating a semiconductor memory device | |
| KR101078013B1 (ko) | 수직형 ｅｅｐｒｏｍ 디바이스 | |
| KR20050037938A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US8460997B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US9583502B2 (en) | Method of manufacturing a semiconductor device | |
| JP4718104B2 (ja) | 半導体装置 | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| JP2009088060A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2003218240A (ja) | 半導体装置の製造方法 | |
| US8952536B2 (en) | Semiconductor device and method of fabrication | |
| TWI517222B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
| US7986001B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP5106022B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2005191489A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
| JP2003243616A (ja) | 半導体装置の製造方法 | |
| TW201841348A (zh) | 半導體裝置及其製造方法 | |
| KR20040067212A (ko) | 소노스형 비휘발성 메모리 및 그 제조 방법 | |
| JP5184851B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP5379366B2 (ja) | 半導体装置およびその製造方法 | |
| JP4072353B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JP6178129B2 (ja) | 半導体装置の製造方法 | |
| JP2000277634A (ja) | 不揮発性半導体記憶装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060125 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080925 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081007 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090217 |