KR100631278B1 - 비휘발성 기억 장치 및 그 제조방법 - Google Patents

비휘발성 기억 장치 및 그 제조방법 Download PDF

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Abstract

비휘발성 기억 장치 및 그 제조방법에 관한 것이다. 이 장치는 반도체 기판에 활성영역을 한정하는 소자분리막과 활성영역에 형성된 소오스 영역과, 소오스 영역 상에 형성되어 활성영역의 상부를 가로지르며 소오스 영역과 전기적으로 연결된 소오스 라인과, 소오스 라인의 각 측벽에 정렬되어 소오스 라인과 평행하게 활성영역의 상부를 가로지르는 워드라인들과, 워드라인들과 활성영역 사이에 개재된 전하저장층을 포함한다. 이 장치의 제조방법은 소오스 라인을 먼저 형성하고, 소오스 라인의 측벽에 스페이서 패턴을 형성하고, 콘포말한 전하저장층을 형성한 다음, 스페이서 패턴에 자기정렬되어 활성영역의 상부를 가로지르는 워드라인을 형성한다. 본 발명에 따르면 소오스 라인 양측에 이방성 에치백을 이용하여 워드라인을 형성함으로써 단위 셀의 크기를 줄일 수 있다.
플래시, 소노스, 스페이서

Description

비휘발성 기억 장치 및 그 제조방법{Non-Volatile Memory Device and Method of Fabricating the Same}
도 1a 및 도 1b는 종래의 비휘발성 기억 장치를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 구현예에 따른 비휘발성 기억 장치를 설명하기 위한 도면이다.
도 3a 내지 도 5a 및 도 3b 내지 도 5b는 본 발명의 구현예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 도면이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 전기적으로 데이터를 기입 및 소거하고 전원이 차단되어도 저장된 데이터가 소실되지 않는 비휘발성 기억 장치 및 그 제조방법에 관한 것이다.
비휘발성 기억 장치는 플래시 기억 장치로 대표되는 부유 게이트형 비휘발성 기억 장치와, 소노스 기억 장치(SONOS Memory Device)로 대표되는 전하트랩형 비휘발성 기억 장치로 구분될 수 있다.
전하트랩형 비휘발성 기억 장치는 게이트 절연막이 다층의 전하저장층으로 이루어진 모스 트랜지스터 구조를 가진다. 이 장치는 부유 게이트형 비휘발성 기억 장치에 비해 기입 및 소거 전압이 낮기 때문에 저전력 동작이 가능하며, 전압 펌핑 회로와 같은 주변회로의 면적을 줄일 수 있고, 공간적으로 격리된 절연층에 전하를 저장하기 때문에 부유 게이트형 장치에 비해 높은 신뢰성을 가질 수 있어 많은 연구가 활발히 진행되고 있다.
도 1a는 다층의 전하저장층을 가지는 종래의 비휘발성 기억 장치를 나타낸 평면도이고, 도 1b는 도 1a의 I-I'를 따라 절취된 단면도이다.
도 1a 및 도 1b를 참조하면, 비휘발성 기억 장치는 반도체 기판(10)에 소자분리막(12)이 형성되어 활성영역이 한정되어 있다. 활성영역 상에 전하저장층(14)을 개재하여 워드라인(16)이 형성되어 있다. 소자분리막(12)은 반도체 기판 상에 다수의 평행한 활성영역들을 한정한다. 워드라인(16)은 소자분리막(12)의 상부를 지나 다수의 활성영역의 상부를 가로지른다. 워드라인(16)의 양측의 활성영역에는 소오스 영역(18s)와 드레인 영역(18d)가 각각 형성되어 있다. 소오스 영역(18s)는 이웃하는 두개의 워드라인(16) 사이에 형성되어 소자분리막이 제거된 영역을 지나 다른 활성영역에 형성된 소오스 영역들(18s)과 연결된다.
다수의 소오스 영역들이 연결된 공통 소오스 라인은 워드라인(16)들 사이에서 워드라인과 평행하게 반도체 기판 내에 형성된다. 이에 비해, 드레인 영역(18d)은 소자 분리막(12) 사이에 고립되어 각 활성영역 내에 제한적으로 형성된다. 워드라인(16)의 측벽에는 측벽 절연막(20)이 형성된다.
도시한 것과 같은 종래의 비휘발성 기억 장치에서, 워드라인은 사진공정으로 패터닝되고 공통 소오스 영역은 워드라인을 형성한 이후에 워드라인을 식각마스크로 사용하여 소자분리막을 일부분 식각한 후 불순물을 주입하여 형성한다. 따라서, 워드라인의 폭 및 소오스 영역의 폭을 줄이는데 한계가 있어 기억 장치를 고집적화하기 위한 다른 방법이 요구되고 있다.
본 발명의 목적은 워드라인과 소오스 영역이 차지하는 면적을 최소화하여 기억 셀의 크기를 줄일 수 있는 비휘발성 기억 장치 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 비휘발성 기억 장치는 기판에 형성된 소오스 라인 측벽에 정렬된 워드라인을 포함하는 것이 특징이다. 이 장치는 반도체 기판에 활성영역을 한정하는 소자분리막과 활성영역에 형성된 소오스 영역과, 소오스 영역 상에 형성되어 활성영역의 상부를 가로지르며 소오스 영역과 전기적으로 연결된 소오스 라인과, 소오스 라인의 각 측벽에 정렬되어 소오스 라인과 평행하게 활성영역의 상부를 가로지르는 워드라인들과, 워드라인들과 활성영역 사이에 개재된 전하저장층을 포함한다.
소오스 라인의 측벽에는 스페이서 패턴이 형성되어 워드라인과 소오스 라인 사이의 간격을 유지하고, 전하저장층은 스페이서 패턴에 인접한 활성영역과 스페이서 패턴의 측벽에 연속적으로 형성되고, 워드라인은 전하저장층 상에 형성되어 스페이서 패턴에 자기정렬된 구조를 가질 수 있다.
본 발명에 따른 비휘발성 기억 장치의 제조 방법은 소오스 라인을 먼저 형성하고, 소오스 라인의 측벽에 정렬된 워드라인을 형성하는 것이 특징이다. 이 방법은 반도체 기판에 정의된 활성영역에 소오스 영역을 형성하고, 소오스 영역에 전기적으로 연결되어 활성영역의 상부를 가로지르는 소오스 라인을 형성하고, 소오스 라인의 측벽에 스페이서 패턴을 형성하고, 활성영역, 스페이서 패턴 및 소오스 라인 상에 콘포말한 전하저장층을 형성하는 것을 포함한다. 활성영역 및 스페이서 패턴 상의 전하저장층 상에, 스페이서 패턴에 자기정렬되어 활성영역의 상부를 가로지르는 워드라인을 형성한다. 소오스 영역으로부터 이격되어 워드라인에 인접한 활성영역에 드레인 영역을 형성한다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 상세하게 설명한다.
구현예
도 2a는 본 발명의 구현예에 따른 비휘발성 기억 장치의 평면도이고, 도 2b는 도 2a의 II-II'를 따라 절취된 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(50)에 활성영역을 한정하는 소자분리막(52)이 형성되어 있고, 활성영역 내에 소오스 영역(54)이 형성되어 있다. 소오스 영역(54) 상에 소오스 라인(58p)이 형성되어 있다. 소오스 라인(58r)은 소오스 영역(52)과 전기적으로 연결되고, 활성영역의 상부를 가로지른다.
소오스 라인(58p)의 각 측벽에 스페이서 패턴(60)이 형성되어 있다. 소오스 영역(54)의 폭은 소오스 라인(58p)의 폭보다 작고, 스페이서 패턴(60)은 소오스 라 인(58p)보다 넓게 확장된 소오스 영역(54) 상에 형성된다. 스페이서 패턴(60)의 하부에는 제조과정에서 잔존한 절연막(56r)이 개재될 수도 있다.
스페이서 패턴(60)에 인접한 활성영역과, 스페이서 패턴(60) 상에 콘포말한 전하저장층(62)이 형성되어 있다. 전하저장층(62)은 스페이서 패턴(60)에 인접한 활성영역과 스페이서 패턴(60), 그리고 소오스 라인(58p)을 연속적으로 덮는다.
스페이서 패턴(60)의 측벽을 덮는 전하저장층(62) 상에 워드라인(64)이 형성되어 소오스 라인(58p)과 평행하게 활성영역의 상부를 가로지른다. 워드라인(64)은 스페이서 패턴(60)에 인접한 활성영역과 스페이서 패턴(60)의 측벽을 연속적으로 덮는 전하저장층(62) 상에 형성되고, 스페이서 형상으로 형성되어 스페이서 패턴(60)의 측벽에 자기정렬된다. 워드라인(64)에 인접한 활성영역에 드레인 영역(66d)이 형성되어 소오스 영역(54)와 이격되어 있다. 즉, 워드라인(64)은 소오스 영역(54)와 드레인 영역(66d) 사이의 활성영역 상에 전하저장층(62)을 개재하여 형성되어 있다.
도시된 것과 같이, 본 발명에서 워드라인(64)은 소오스 라인(58p)의 양측벽에 절연막을 개재하여 사진공정에 의해 정의되지 않고 스페이서 형상으로 형성된다. 따라서, 워드라인(64)을 사진공정의 한계치수 이하의 폭을 가지도록 형성할 수 있다.
도 3a 내지 도 5a는 본 발명의 구현예에 따른 비휘발성 기억 장치의 제조 방법을 설명하기 위한 평면도이고, 도 3b 내지 도 5b는 각각 도 3a 내지 도 5b의 II-II'를 따라 취해진 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(50) 상에 소자분리막(52)을 형성하여 활성영역을 한정한다. 소자분리막(52)은 반도체 기판에 다수의 평행한 활성영역들을 정의한다. 활성영역 내에 불순물을 주입하여 소오스 영역(54)을 형성하고, 소오스 영역(54)의 일부분이 노출된 오프닝을 가지는 절연막(56)을 기판 상에 형성한다. 기판 상에 형성된 절연막(56)은 소오스 영역(54)을 형성한 이후에 형성할 수 있다. 그러나, 오프닝을 가지는 절연막(56)을 먼저 형성하고, 오프닝 내에 불순물을 주입하고 확산되도록 열처리하여 소오스 영역(54)을 형성할 수도 있다. 절연막(56)의 오프닝을 통해 소오스 영역(54)에 전기적으로 연결된 도전막(58)을 기판 상에 형성한다.
도 4a 및 도 4b를 참조하면, 도전막(58)을 패터닝하여 활성영역의 상부를 가로지르는 소오스 라인(58p)을 형성하고, 소오스 라인(58p)의 측벽에 스페이서 패턴(60)을 형성한다. 스페이서 패턴(60)은 기판의 전면에 콘포말한 절연막을 형성하고, 소오스 라인(58p)이 노출될 때까지 이방성 식각하여 형성할 수 있다. 스페이서 패턴(60)은 소오스 라인(58p)보다 넓게 확장된 소오스 영역(54) 상에 형성된다.
활성영역이 노출되도록 기판 상에 형성된 절연막(56)을 제거하고, 기판의 전면에 콘포말한 전하저장층(62)을 형성한다. 스페이서 패턴(60) 하부에 절연막 패턴(56r)이 남는다. 전하저장층(62)은 터널절연막과 블로킹 절연막 사이에 트랩밀도가 높은 절연막이 개재된 구조로서, 예컨대 실리콘산화막-실리콘질화막-실리콘산화막을 적층하여 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 전하저장층(62) 상에 콘포말한 도전막을 형성하고, 이 도전막을 에치백하여 전하저장층(62)이 형성된 스페이서 패턴(60)의 측벽에 워드라인(64)을 형성한다. 워드라인(64)은 콘포말한 도전막을 이방성 에치백하여 형성되기 때문에, 전하저장층(62)이 형성된 스페이서 패턴(60)의 측벽에 자기정렬되어 형성되고 소오스 라인(58p) 양측에 대칭적인 스페이서 형상으로 형성된다.
기판 내에 불순물을 주입하여 워드라인(64)에 정렬된 드레인 영역(66)을 형성한다. 결과적으로, 워드라인(66)은 소오스 영역(54)와 드레인 영역(66) 사이의 기판 상에 위치하며 활성영역의 상부를 가로질러 소오스 라인(58p)와 평행하게 배치된다.
계속해서, 워드라인(66)이 형성된 기판의 전면에 콘포말한 스페이서 절연막을 형성하고, 이를 이방성 에치백하여 워드라인(66)의 측벽에 게이트 스페이서(도 2a, 2b의 68)을 형성하고, 기판 내에 불순물을 주입하여 LDD구조 또는 DDD구조의 드레인 영역(도 2a 및 2b의 66d)를 형성할 수 있다.
본 발명에 따르면 사진 공정을 이용하여 소오스 영역 및 소오스 라인을 먼저 형성하고, 소오스 라인 양측에 이방성 에치백을 이용하여 워드라인을 형성하기 때문에 단위 셀의 면적을 줄일 수 있다.

Claims (10)

  1. 반도체 기판에 활성영역을 한정하는 소자분리막;
    상기 활성영역에 형성된 소오스 영역;
    상기 소오스 영역 상에 형성되어 상기 활성영역의 상부를 가로지르며, 상기 소오스 영역과 전기적으로 연결된 소오스 라인;
    상기 소오스 라인의 각 측벽에 정렬되어 상기 소오스 라인과 평행하게 상기 활성영역의 상부를 가로지르는 워드라인들; 및
    상기 워드라인들과 상기 활성영역 사이에 개재된 전하저장층을 포함하는 비휘발성 기억 장치.
  2. 제1항에서,
    상기 소오스 라인의 측벽에 형성된 스페이서 패턴을 더 포함하되,
    상기 전하저장층은 상기 활성영역, 상기 스페이서 패턴 및 상기 소오스 라인 상부에 연속적으로 형성되고,
    상기 워드라인은 상기 활성영역과 상기 스페이서 패턴 상의 전하저장층 상에 형성된 것을 특징으로 하는 비휘발성 기억 장치.
  3. 제2항에서,
    상기 워드라인은 상기 스페이서 패턴의 측벽에 자기정렬된 스페이서 형상인 것을 특징으로 하는 비휘발성 기억 장치.
  4. 제1항에서,
    상기 소오스 영역과 이격되어 상기 워드라인에 인접한 활성 영역에 형성된 드레인 영역을 더 포함하는 비휘발성 기억 장치.
  5. 제1항에서,
    상기 워드라인은 상기 소오스 라인의 양측에 대칭적으로 형성되어 상기 활성영역의 상부를 가로지르는 것을 특징으로 하는 비휘발성 기억 장치.
  6. 제1항에서,
    상기 소오스 영역의 폭은 상기 소오스 라인의 폭보다 넓고, 상기 소오스 영역은 상기 스페이서 패턴 하부의 활성영역까지 확산되어 있는 것을 특징으로 하는 비휘발성 기억 장치.
  7. 반도체 기판에 정의된 활성영역에 소오스 영역을 형성하는 단계;
    상기 소오스 영역에 전기적으로 연결되어 상기 활성영역의 상부를 가로지르는 소오스 라인을 형성하는 단계;
    상기 소오스 라인의 측벽에 스페이서 패턴을 형성하는 단계;
    상기 활성영역, 상기 스페이서 패턴 및 상기 소오스 라인 상에 콘포말한 전 하저장층을 형성하는 단계;
    상기 활성영역 및 상기 스페이서 패턴 상의 전하저장층 상에, 상기 스페이서 패턴에 자기정렬되어 활성영역의 상부를 가로지르는 워드라인을 형성하는 단계; 및
    상기 소오스 영역으로부터 이격되어 상기 워드라인에 인접한 활성영역에 드레인 영역을 형성하는 단계를 포함하는 비휘발성 기억 장치의 제조 방법.
  8. 제7항에서,
    상기 소오스 라인을 형성하는 단계는,
    상기 소오스 영역의 일부분이 노출된 오프닝을 가지는 절연막 패턴을 형성하는 단계;
    상기 오프닝을 통해 상기 소오스 영역에 전기적으로 연결된 도전막을 상기 절연막 패턴 상에 형성하는 단계;
    상기 도전막 패턴을 패터닝하여 상기 소오스 영역에 연결되고 상기 활성영역의 상부를 가로지르는 소오스 라인을 형성하되,
    상기 소오스 라인의 폭은 상기 소오스 영역의 폭보다 작게 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  9. 제7항에 있어서,
    상기 소오스 영역은 상기 소오스 라인의 폭보다 넓게 형성하고,
    상기 스페이서 패턴은 상기 소오스 라인보다 넓은 영역으로 확산된 소오스 영역 상에 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
  10. 제7항에 있어서,
    상기 스페이서 패턴 및 상기 워드라인은 상기 소오스 라인 양측에 대칭적으로 형성하는 것을 특징으로 하는 비휘발성 기억 장치의 제조방법.
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US7622349B2 (en) * 2005-12-14 2009-11-24 Freescale Semiconductor, Inc. Floating gate non-volatile memory and method thereof
US20070196971A1 (en) * 2006-02-22 2007-08-23 Bohumil Lojek Scalable embedded EEPROM memory cell
KR20090068020A (ko) * 2007-12-21 2009-06-25 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 게이트 형성방법
JP5328145B2 (ja) * 2007-12-24 2013-10-30 ラピスセミコンダクタ株式会社 不揮発性メモリデバイス及びその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191489A (ja) 2003-12-26 2005-07-14 Sharp Corp 半導体記憶装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3873908B2 (ja) * 2003-02-28 2007-01-31 セイコーエプソン株式会社 不揮発性半導体記憶装置及びその製造方法
KR100498507B1 (ko) * 2003-08-08 2005-07-01 삼성전자주식회사 자기정렬형 1 비트 소노스(ｓｏｎｏｓ) 셀 및 그 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191489A (ja) 2003-12-26 2005-07-14 Sharp Corp 半導体記憶装置およびその製造方法

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