KR100500456B1 - 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 - Google Patents

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 Download PDF

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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자를 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 복수개의 평행한 셀 활성영역들 및 상기 셀 활성영역들 사이에 위치하는 적어도 하나의 소스 활성영역을 한정한다. 상기 셀 활성영역들을 덮고 상기 소스 활성영역을 노출시키는 부유게이트 패턴을 형성한다. 상기 소스 활성영역 내에 선택적으로 불순물 이온들을 주입하여 매몰확산층을 형성한다. 이 후 상기 셀 활성영역들 및 상기 소스 활성영역의 상부를 가로지르는 복수개의 평행한 워드라인 패턴들을 형성하되, 상기 워드라인 패턴들은 직선 형태를 갖도록 형성된다. 상기 워드라인 패턴들의 일 측벽들에 인접한 상기 셀 활성영역들 내에 드레인들을 형성함과 동시에 상기 워드라인 패턴들의 다른 측벽들에 인접한 상기 셀 활성영역들 내에 소스들을 형성한다.

Description

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자 {Method of fabricating flash memory device and flash memory device fabricated thereby}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자에 관한 것이다.
일반적으로, 반도체 소자의 종류에는 여러 가지가 있다. 그들중 RAM(random access memory)종류의 기억 소자는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 메모리 장치는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 메모리 장치는 비휘발성 기억장치라 불린다. 이들 비휘발성 기억장치중 전기적으로 정보를 소멸시키거나 프로그램 할 수 있는 플래시 메모리 소자는 컴퓨터 및 메모리 카드 등에 널리 사용된다. 상기 플래시 메모리 소자는 노어(NOR)타입 플래시 소자와 낸드(NAND) 타입 플래시 소자로 대별할 수 있다.
도 1은 종래의 노어타입 플래쉬 메모리 소자의 셀어레이 영역의 일 부분을 도시한 평면도이다.
도 1을 참조하면, 반도체기판의 소정영역에 소자분리막(도시하지 않음)을 형성하여 활성영역들(100)을 한정한다. 상기 활성영역들(100)을 가로지르도록 복수개의 워드라인패턴들(104)이 배치된다. 상기 워드라인패턴들(104)의 각각은 차례로 적층된 부유게이트(102), 게이트 층간유전막(도시하지 않음) 및 제어게이트 (103)를 갖는다. 상기 워드라인 패턴들(104)의 일 측벽을 따라 상기 활성영역들 (100)중 셀활성영역들(100a) 내에 드레인들이 배치되며, 상기 드레인영역에 비트라인 콘택홀들(108)이 배치된다. 상기 워드라인 패턴들(104)의 다른 측벽을 따라 상기 워드라인 패턴들(104)에 자기정렬된 공통소스라인들(106)이 배치되며 상기 공통소스라인들(106)과 상기 활성영역들(100)중 소스활성영역 (100b)이 교차하는 영역에 공통소스콘택홀들(110)이 배치된다. 상기 비트라인 콘택홀들(108)은 도전성물질로 채워지게 되어 비트라인 콘택플러그를 형성하며 상기 비트라인 콘택플러그의 상부면은 비트라인들(112)과 전기적으로 접촉하게 된다. 상기 비트라인들(112)은 상기 워드라인 패턴들(104)을 가로지르도록 상기 셀활성영역들(100a)의 상부에 배치된다. 상기 공통소스 콘택홀들(110)은 도전성물질로 채워지게 되어 공통소스 콘택플러그를 형성하며 상기 공통소스 콘택플러그의 상부면은 공통소스 콘택배선 들(114)과 전기적으로 접촉하게 된다. 상기 공통소스 콘택배선들(114)은 상기 비트라인들(112)과 평행한 방향으로 상기 소스활성영역들(100b)의 상부에 형성된다.
종래의 노어타입 플래쉬 메모리 소자에 있어서, 각각의 단위셀마다 소스 콘택홀을 형성하지 않고 상술한 바와 같이 워드라인 패턴들(104)에 자기정렬된 공통소스라인들(106)을 형성하게 된다. 그 결과 상기 공통소스라인들(106)의 폭을 감소시킬 수 있게 되어 셀의 집적도 면에서 유리한 위치를 점 할 수 있다. 그러나, 상기 감소된 폭을 갖는 공통소스라인들(106)과 접촉하는 상기 공통소스 콘택홀들 (110)을 형성하기 위하여는 콘택오픈 마진과 상기 공통소스 콘택플러그와 상기 공통소스 콘택플러그 양옆을 지나는 워드라인 패턴들과의 전기적 절연을 고려할 필요가 있게 된다. 그 결과 상기 워드라인 패턴들(104)은 상기 공통소스 콘택홀(110)주변에서 곡선으로 레이아웃된다.
상술한 바와 같이 공통소스 콘택홀들(110)의 양옆을 지나는 워드라인 패턴들(104)이 곡선형태를 갖는다. 따라서 상기 공통소스 콘택홀들(110)에 인접한 셀활성영역들(100a) 상부를 가로지르는 제어게이트들(103) 및 이에 인접한 비트라인 콘택홀들(108)까지의 거리(d1)은 다른 셀활성영역들 상에서의 제어게이트들(103) 및 이에 인접한 비트라인 콘택홀들(108)들 까지의 거리(d2) 보다 작다. 그 결과 상기 소스활성영역들(100b) 양옆의 셀활성영역들 상의 셀들과 다른 셀활성영역들상의 셀들간에 커플링 비(coupling ratio)가 서로 달라지게 되어 상기 노어 타입 플래시 메모리 소자의 소거문턱 전압산포(erase threshold voltage)를 커지게 한다.
또한, 상기 소스활성영역들(100b) 양옆의 셀활성영역들(100a)상의 비트라인 콘택홀들(108) 양옆을 지나는 부유게이트들(102)간의 간격이 감소하게 되어 비트라인 콘택홀 형성시 정렬 여유도가 감소한다. 그 결과 콘택 미스얼라인이 심하게 발생하는 경우 비트라인 콘택플러그와 상기 비트라인 콘택플러그 양옆을 지나는 워드라인 패턴들이 전기적으로 단락되어 상기 노어 타입 플래시 메모리 소자의 특성을 악화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 플래쉬 메모리 소자의 워드라인 패턴을 공통소스 콘택홀 주변에서도 직선형태로 형성함으로써 상술한 문제점들을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 플래쉬 메모리 소자의 제조방법에 의하여 제조된 플래쉬 메모리 소자를 제공하는데 있다.
상기 기술적 과제를 이루기 위하여, 본 발명은 플래쉬 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 복수개의 평행한 셀 활성영역들 및 상기 셀 활성영역들 사이에 위치하는 적어도 하나의 소스 활성영역을 한정한다. 상기 셀 활성영역들을 덮고 상기 소스 활성영역을 노출시키는 부유게이트 패턴을 형성하다. 이어서 상기 소스 활성영역 내에 선택적으로 불순물 이온들을 주입하여 매몰확산층을 형성한다. 상기 셀 활성영역들 및 상기 소스 활성영역의 상부를 가로지르는 복수개의 평행한 워드라인 패턴들을 형성하되, 상기 워드라인 패턴들은 직선 형태를 갖도록 형성된다. 상기 워드라인 패턴들의 일 측벽들에 인접한 상기 셀 활성영역들 내에 드레인들을 형성함과 동시에 상기 워드라인 패턴들의 다른 측벽들에 인접한 상기 셀 활성영역들 내에 소스들을 형성한다.
상기 다른 기술적 과제를 이루기 위하여, 본발명은 상기 플래시 메모리 소자의 제조방법에 의해 제조된 플래시 메모리 소자를 제공한다. 상기 플래시 메모리 소자는 반도체기판의 소정영역에 형성되는 복수개의 평행한 셀 활성영역들 및 상기 셀 활성영역들 사이에 위치하는 적어도 하나의 소스 활성영역을 포함한다. 상기 소스 활성영역 내에 형성된 매몰확산층 및 상기 셀 활성영역들 및 상기 소스 활성영역의 상부를 가로지르도록 배치되고 직선형태를 갖는 복수개의 평행한 워드라인 패턴들을 포함한다. 또한 상기 워드라인 패턴들의 일 측벽들에 인접한 상기 셀 활성영역들 내에 형성된 드레인들 및 상기 워드라인 패턴들의 다른 측벽들에 인접한 상기 셀 활성영역들 내에 형성된 소스들을 포함한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본발명의 일실시예 의한 노어타입 플래쉬 메모리 소자의 셀레이아웃의 일부 평면도이고, 도 3a 내지 도 9b는 본발명의 일실시예에 의한 노어타입 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 3a 내지 도 9b에 있어서, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 도 2의 Ⅰ-Ⅰ' 방향의 수직 단면도들이며, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 도 2의 Ⅱ-Ⅱ' 방향의 수직 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 반도체기판(400)의 소정영역에 소자분리막들(402)을 형성하여 복수개의 평행한 셀활성영역들(401a) 및 상기 셀활성영역들 (401a) 사이에 위치하는 적어도 하나의 소스활성영역(401b)을 한정한다. 이어서 상기 활성영역들(401)상에 터널 산화막(404)을 형성한다. 상기 터널 산화막(404)은 열산화막으로 형성 할 수 있다. 상기 터널산화막(404)을 갖는 상기 반도체기판상에 제1 도전막(406)을 형성한다. 상기 제1 도전막(406)은 폴리실리콘막으로 형성할 수 있다.
도 2, 도 4a 및 도 4b를 참조하면, 상기 제1 도전막(406)을 패터닝하여 상기 반도체기판(400) 상에 부유게이트(floating gate) 패턴들(406a)을 형성한다. 상기 부유게이트 패턴들(406a)은 상기 활성영역들(401)중 셀활성영역들(401a)을 덮고 소스활성영역(401b)을 노출시키도록 형성된다. 그 결과 상기 소스활성영역(401b)상의 상기 제1 도전막(406)은 모두 식각된다.
도 2, 도 5a 및 도 5b를 참조하면, 상기 부유게이트 패턴들(406a)을 갖는 상기 반도체기판 내에 상기 소자분리막들(402) 및 상기 부유게이트 패턴들(406a)을 이온주입 마스크로 사용하여 불순물이온들(407)을 주입한다. 그 결과 상기 소스활성영역(401b) 내에 상기 불순물이온들(407)의 확산층으로 이루어진 매몰확산층 (410)이 형성된다. 동시에 상기 셀활성영역들(401a)상의 상기 부유게이트 패턴들 (406a)내에 상기 불순물 이온들(407)이 주입되어 상기 부유게이트 패턴들(406a)이 도전성을 가지게 된다.
도 2, 도 6a 및 도 6b를 참조하면, 먼저 상기 매몰확산층(410)을 갖는 상기 반도체기판의 전면 상에 게이트 층간유전막(inter-gate dielectric layer;408), 제2 도전막(412), 제3 도전막(414), 및 캐핑막(416)을 차례로 형성한다. 상기 게이트 층간유전막(408)은 ONO(oxide-nitride-oxide)막으로 형성할 수 있고, 상기 제2 도전막(412)은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 제3 도전막 (414)은 텅스텐 실리사이드막과 같은 금속실리사이드막으로 형성할 수 있고, 상기 캐핑막(416)은 실리콘산화막으로 형성할 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 상기 캐핑막(416), 제3 도전막(414), 제2 도전막(412), 게이트 층간유전막(408) 및 상기 부유게이트 패턴들(406a)을 패터닝하여 상기 활성영역들(401)의 상부를 가로지르는 복수개의 평행한 워드라인 패턴들 (420)을 형성한다. 상기 워드라인 패턴들(420)은 도 2에 보여진 바와 같이 직선형태를 갖도록 형성된다. 결과적으로, 상기 워드라인 패턴들(420)의 각각은 차례로 적층된 터널산화막 (404), 부유게이트(418), 게이트 층간유전막 패턴(408a) 및 제어게이트(control gate)전극(419)을 갖도록 형성된다. 이 경우에, 상기 제어게이트 전극(419)은 차례로 적층된 제2 도전막 패턴(412a) 및 제3 도전막 패턴(414a)으로 이루어 진다. 한편, 상기 워드라인 패턴들(420) 사이의 상기 터널산화막(404)은 상기 워드라인 패턴들(420)을 형성하는 동안 과도식각에 의해 제거될 수 있다.
한편, 상술한 바와 같이 상기 소스활성영역(401b)상의 상기 제1 도전막(406)은 상기 부유게이트 패턴들(406a)을 형성하는 과정에서 식각된다. 따라서, 상기 소스활성영역(401b)의 상부에서 상기 워드라인 패턴들(420)의 각각은 상기 도 7b에 나타낸 바와 같이 차례로 적층된 터널산화막(404), 게이트 층간유전막 패턴(408a), 및 제어게이트 전극(419)을 갖게 된다.
도2, 도 8a 및 도 8b를 참조하면, 먼저 상기 워드라인 패턴들(420)의 일 측벽에 인접한 상기 셀 활성영역들(401a) 내에 소스들을 형성한다. 상기 소스들은 셀집적도를 향상시키기 위하여 상기 워드라인 패턴들(420)의 일측벽을 따라 자기정렬된 공통소스라인(424)으로 형성될 수 있다. 구체적으로, 상기 워드라인 패턴들 (420)의 일측벽을 따라 노출된 활성영역들(401) 및 소자분리막들(402)을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각마스크로 하여 상기 노출된 영역의 소자분리막들(402)을 식각한다. 그 결과 상기 워드라인 패턴들(402)의 일 측벽을 따라 상기 반도체기판(400)이 노출된다. 이 과정에서 상기 소자분리막들(402)을 식각하는 동안 상기 노출된 활성영역들(401)의 반도체기판이 일정깊이 과도식각될 수 있으며 그 결과 상기 소스활성영역(401b)의 표면은 상기 도 8b에 나타낸 바와 같이 상기 공통소스라인(424)과 교차하는 영역에서 낮은 단차를 가질 수 있다. 이어서 상기 포토레지스트 패턴을 제거한 후 상기 워드라인 패턴들(420)을 갖는 상기 반도체기판의 활성영역들(401)내에 불순물이온들(422)을 주입한다. 그 결과 상기 워드라인 패턴들(420)의 일측벽을 따라 노출된 상기 반도체기판(400) 내에 불순물확산층으로 이루어지는 공통소스라인(424)이 형성되며, 동시에 상기 워드라인 패턴들(420)의 다른 측벽을 따라 노출된 셀활성영역들(401a) 내에 드레인들(426)이 형성된다. 이 과정에서 상기 공통소스라인 영역 및 상기 노출된 셀활성영역들(401a) 내에 주입되는 불순물이온들(422)은 상기 매몰확산층(410) 형성단계에서 상기 소스활성영역 (401b) 내에 주입되는 불순물이온들 (407)과 같은 타입의 불순물인 것이 바람직하다. 예를 들어, 상기 매몰확산층 (410)이 인(P), 비소(As)등의 N-타입의 불순물 확산층인 경우에 상기 공통소스라인 (424) 및 드레인들(426)도 같은 N-타입의 불순물 확산층으로 형성하는 것이 바람직하다.
한편, 상술한 바와 같이 상기 활성영역들(401) 상에 형성되어 있던 상기 터널산화막(404)이 상기 워드라인 패턴(420)들을 형성하는 과정에서 과도식각에 의해 식각된 경우에는 상기 공통소스라인(424) 및 드레인들(426) 형성시 주입되는 불순물이온들(422)은 상기 매몰확산층(410) 형성시 상기 소스활성영역(401b) 내로 주입되는 불순물이온들(408)보다 더 깊이 상기 반도체기판(400)내로 주입될 수 있다. 그 결과 상기 도 8b에 나타낸 바와 같이 상기 소스활성영역(401b) 내의 상기 매몰확산층(410)의 하부는 요철형태의 프로파일을 가질 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 워드라인 패턴들(420), 상기 공통소스라인(424) 및 상기 드레인들(426)이 형성된 반도체기판(400)의 전면 상에 층간절연막(430)을 형성한다. 상기 층간절연막(430)의 상부면은 화학적 기계적 연마 (chemical mechanical polishing)등의 평탄화 공정을 통해 평탄화될 수 있다. 바람직하게는 상기 층간절연막(430) 형성전에 상기 반도체기판(400)의 전면 상에 질화실리콘막을 형성한후 에치백 공정을 수행하여 상기 워드라인 패턴들(420)의 양측벽에 스페이서(428)를 형성할 수 있다. 이후, 상기 층간절연막(430)을 패터닝 하여 상기 드레인들(426)을 노출시키는 비트라인 콘택홀들(432)을 형성함과 동시에 상기 소스활성영역(401b)을 노출시키는 공통소스 콘택홀들(434)을 형성한다. 상기 공통소스 콘택홀들(434)은 상기 도 2에 도시된 바와 같이 상기 비트라인 콘택홀들(432)과 상기 워드라인 패턴들(420)의 일 측벽을 따라 동일선상에 형성된다. 다시말하면, 상기 공통소스 콘택홀들(434)은 상기 워드라인 패턴들(420)과 평행한 선 상에 위치하는 상기 드레인들(426) 사이의 상기 매몰확산층(410)을 노출시키도록 형성된다. 이어서, 상기 비트라인 콘택홀들(432) 및 상기 공통소스라인 콘택홀들(434)을 채우도록 폴리 실리콘등의 도전성물질을 증착한 후 상기 층간절연막(430)의 상부면이 노출될때 까지 상기 도전성물질을 연마하여 비트라인 콘택플러그(도시하지 않음) 및 공통소스 콘택플러그(436)를 형성한다. 상기 공통소스 콘택플러그(436)는 상기 소스활성영역(401b) 내에 형성된 상기 매몰확산층 (410)에 의하여 상기 공통소스라인(424)과 전기적으로 연결된다.
이어서, 상기 층간절연막(430)상에 텅스텐 등의 도전성물질을 형성한 후 패터닝 하여 상기 비트라인 콘택플러그의 상부면과 전기적으로 접촉하는 비트라인 들(438) 및 상기 공통소스 콘택플러그(436)의 상부면과 전기적으로 접촉하는 공통소스 콘택배선(440)을 형성한다. 상기 비트라인들(438)은 상기 워드라인 패턴들 (420)과 교차하는 방향으로 상기 셀활성영역들(401a) 상부의 상기 층간절연막(430) 상에 형성되며, 상기 공통소스 콘택배선(440)은 상기 비트라인들(438)과 평행하게 상기 소스활성영역(401b) 상부의 상기 층간절연막(430) 상에 형성된다.
상술한 바와 같이 본발명에 따르면, 플래시 메모리 소자의 제조방법에 있어서 워드라인 패턴들이 공통소스콘택홀 주변에서도 직선을 유지하도록 형성됨으로써 상기 플래시 메모리 소자의 셀들간의 소거 문턱전압 산포를 개선하고, 소스활성영역 양옆의 셀활성영역상에서 비트라인 콘택플러그와 상기 비트라인 콘택플러그 양옆을 지나는 워드라인 패턴들이 전기적으로 단락되는 것을 방지할 수 있게 된다.
도 1은 종래의 노어 타입 플래쉬 메모리 소자의 셀어레이 영역의 일 부분을 도시한 평면도이다.
도 2는 본 발명의 일실시예에 의한 노어 타입 플래쉬 메모리 소자의 셀어레이의 일부평면도이다.
도 3a 내지 도 9b는 본 발명의 일실시예에 의한 노어 타입 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
* 도면의 주요부분에 대한 설명*
400 : 반도체 기판 100, 401 : 활성영역
402 : 소자분리막 404 : 터널산화막
104,420 : 워드라인 패턴 102,418 : 부유게이트
106,424 : 공통소스라인 108,432 : 비트라인 콘택홀
110,434 : 공통소스 콘택홀 112,438 : 비트라인
114,440 : 공통소스 콘택배선 407,422 : 불순물이온 주입
419 : 제어게이트 전극

Claims (9)

  1. 반도체기판의 소정영역에 소자분리막을 형성하여 복수개의 평행한 셀 활성영역들 및 상기 셀 활성영역들 사이에 위치하는 적어도 하나의 소스 활성영역을 한정하고,
    상기 셀 활성영역들을 덮고 상기 소스 활성영역을 노출시키는 부유게이트 패턴을 형성하고,
    상기 소스 활성영역 내에 선택적으로 불순물 이온들을 주입하여 매몰확산층을 형성하고,
    상기 셀 활성영역들 및 상기 소스 활성영역의 상부를 가로지르는 복수개의 평행한 워드라인 패턴들을 형성하되, 상기 워드라인 패턴들은 직선 형태를 갖도록 형성되고,
    상기 워드라인 패턴들의 일 측벽들에 인접한 상기 셀 활성영역들 내에 드레인들을 형성함과 동시에 상기 워드라인 패턴들의 다른 측벽들에 인접한 상기 셀 활성영역들 내에 소스들을 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 드레인들 및 상기 소스들을 갖는 반도체기판의 전면 상에 층간절연막을 형성하고,
    상기 층간절연막을 패터닝하여 상기 드레인 영역들을 노출시킴과 동시에 상기 소스 활성영역 내의 상기 매몰확산층을 노출시키는 공통소스 콘택홀들을 형성하는 것 을 더 포함하되, 상기 공통소스 콘택홀들은 상기 워드라인 패턴들과 평행한 선 상에 위치하는 상기 드레인 영역들 사이의 상기 매몰확산층을 노출시키도록 형성되는 것 을 특징으로 하는 플래쉬 메모리소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 공통소스 콘택홀들내에 도전성 물질을 증착하여 공통소스 콘택 플러그들을 형성하고,
    상기 공통소스 콘택플러그들을 갖는 상기 층간절연막상에 상기 공통소스 콘택플러그들의 상부면과 전기적으로 접촉하는 공통소스 콘택배선들을 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 매몰확산층 형성시 상기 소스 활성영역 내에 주입되는 불순물 이온들은 상기 소스들 및 드레인들 형성시 상기 반도체 기판내에 주입되는 불순물 이온들과 같은 타입의 불순물 이온들인 것 을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 반도체기판의 소정영역에 형성되어 복수개의 평행한 셀 활성영역들 및 상기 셀 활성영역들 사이에 위치하는 적어도 하나의 소스 활성영역을 한정하는 소자분리막;
    상기 소스 활성영역 내에 형성된 매몰확산층;
    상기 셀 활성영역들 및 상기 소스 활성영역의 상부를 가로지르도록 배치되고 직선형태를 갖는 복수개의 평행한 워드라인 패턴들;
    상기 워드라인 패턴들의 일 측벽들에 인접한 상기 셀 활성영역들 내에 형성된 드레인들; 및
    상기 워드라인 패턴들의 다른 측벽들에 인접한 상기 셀 활성영역들 내에 형성된 소스들을 포함하는 플래쉬 메모리 소자.
  6. 제 5 항에 있어서,
    상기 드레인들 및 상기 소스들을 갖는 반도체기판의 전면 상에 형성된 층간절연막; 및
    상기 층간절연막을 관통하여 상기 소스 활성영역내의 상기 매몰확산층을 노출시키는 공통소스 콘택홀들을 더 포함하되, 상기 공통소스 콘택홀들은 상기 워드라인 패턴들과 평행한 선 상에 위치하는 상기 드레인 영역들 사이의 상기 매몰확산층을 노출시키는 것 을 특징으로 하는 플래쉬 메모리 소자.
  7. 제 6 항에 있어서,
    상기 공통소스 콘택홀들을 채우는 공통소스 콘택플러그들; 및
    상기 층간절연막 상에 상기 소스활성영역과 중첩되도록 배치되고 상기 공통소스 콘택플러그들의 상부면과 전기적으로 접촉된 공통소스 콘택배선들을 더 포함하는 플래쉬 메모리 소자.
  8. 제 5 항에 있어서,
    상기 매몰확산층은 상기 소스들 및 상기 드레인들과 같은 타입의 불순물 확산층인 것을 특징으로 하는 플래쉬 메모리 소자.
  9. 제 5 항에 있어서,
    상기 워드라인 패턴들은 상기 소스활성영역과 교차하는 영역에서 터널 산화막, 게이트 층간유전막, 제어게이트의 적층구조를 갖는 것을 특징으로 하는 플래시 메모리 소자.
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