KR20070013522A - 플래시 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 플래시 기억 장치는 소오스 라인 양측의 활성영역이 리세스 되어 있고, 리세스 영역의 측벽에 부유 게이트가 형성되고, 소오스 라인의 측벽에 제어 게이트 전극이 형성되어 있다. 부유 게이트와 제어 게이트 전극은 콘포말한 도전막을 이방성 식각하여 스페이서 구조로 형성한다. 본 발명에 따르면, 게이트 구조보다 먼저 소오스 라인을 형성하고 소오스 라인 양측에 스페이서 구조로 적층 게이트 구조를 형성하여 셀 트랜지스터의 크기를 줄일 수 있고, 리세스 영역의 측벽 및 하부면에 채널을 형성하여 단채널 효과의 발생도 억제할 수 있다.
플래시메모리, 부유게이트, 제어게이트, 소오스 라인.
Description
도 1a는 종래의 플래시 기억 장치를 나타낸 평면도이다.
도 1b는 도 1a의 I-I'을 따라 절취된 단면도이다.
도 1c는 도 1a의 II-II'를 따라 절취된 단면도이다.
도 2a는 본 발명의 구현예에 따른 플래시 기억 장치의 단면도이다.
도 2b는 도 2a의 III-III'를 따라 절취된 단면도이다.
도 3a 내지 도 7a는 본 발명의 구현예에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3b 내지 도 7b는 각각 도 3a 내지 도 7a의 III-III'를 따라 절취된 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로는 플래시 기억 장치 및 그 제조방법에 관한 것이다.
대표적인 비휘발성 기억 장치인 플래시 기억 장치는 전기적으로 데이터를 기 입 및 소거할 수 있고, 저장된 정보가 전원이 차단되어도 유지되어 모바일 기기의 저장 장치 및 대용량 저장 장치로 널리 사용되고 있다.
플래시 기억 장치는 셀 어레이의 구성에 따라 크게 낸드형 플래시 기억 장치와 노어형 플래시 기억 장치로 구분할 수 있다. 낸드형 플래시 기억 장치는 직렬로 배열된 복수의 셀 트랜지스터가 셀 스트링을 이루고 있어 셀 트랜지스터를 랜덤 억세스할 수 없는 단점이 있지만, 각각의 셀 트랜지스터에 콘택 패턴을 연결하지 않기 때문에 고집적 대용량의 기억 장치에 적합하다. 반면, 노어형 플래시 기억 장치는 랜덤 억세스가 가능하지만 각각의 셀 트랜지스터에 콘택 패턴이 연결되기 때문에 소자의 집적도가 낮은 단점이 있다.
도 1a는 종래의 플래시 기억 장치를 나타낸 평면도이다.
도 1b는 도 1a의 I-I'을 따라 절취된 단면도이다.
도 1c는 도 1a의 II-II'를 따라 절취된 단면도이다.
도 1a, 1b 및 1c를 참조하면, 종래의 플래시 기억 장치는 반도체 기판(10)에 활성영역을 한정하는 소자 분리막(12)이 형성되어 있고, 소자 분리막(12)에 의해 한정된 활성영역 상에 터널 절연막(14)을 개재하여 부유 게이트(16)가 형성되어 있다.
소자 분리막(10)은 반도체 기판(10)에 다수의 스트라이프 형상의 활성영역들을 한정한다. 각각의 활성영역에는 다수의 부유 게이트(16)가 서로 이격되어 배치된다. 부유 게이트(16)의 상부에는 활성영역들의 상부를 가로지르는 제어 게이트 전극(20)이 형성되고, 부유 게이트(16)과 제어 게이트 전극(20) 사이에는 게이트 층간 유전막(18)이 개재되어 있다. 터널 절연막(14)와 게이트 층간 유전막(18)에 의해 부유 게이트(16)은 기판(10) 및 제어 게이트 전극(20)으로부터 전기적으로 절연된다.
부유 게이트(16) 양측의 활성영역에는 불순물이 주입된 소오스 영역(22s) 및 드레인 영역(22d)이 형성되어 있다. 도시된 것과 같이 플래시 기억 장치는 부유 게이트(16), 게이트 층간 유전막(18) 및 제어 게이트 전극(20)으로 구성된 적층 게이트 구조를 가진다. 적층 게이트 구조의 측벽에는 스페이서 패턴(24)이 형성된다. 스페이서 패턴(24)은 주변회로의 정션 엔지니어링 과정에서 형성되지만, 배선 구조와 게이트 구조 사이의 전기적 단락을 방지하는 역할을 하기도 한다.
상술한 종래의 플래시 기억 장치에서 제어 게이트 전극(20)은 사진식각공정으로 패터닝된다. 따라서, 셀 어레이의 집적도는 사진 공정에서 정의할 수 있는 선폭의 한계에 제약을 받게된다. 최근 반도체 제조공정에서 사진 공정은 수십 나노의 선폭을 패터닝하는데에 이르렀으나, 트랜지스터의 게이트 선폭의 축소에 따라 단채널 효과등이 더욱 심화되어 사진공정으로 게이트 구조를 형성하는데는 한계가 있다.
본 발명의 목적은 단위 셀의 크기를 줄일 수 있는 구조의 플래시 기억 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명에 따른 플래시 기억 장치는 활성영역이 정의된 반도체 기판과, 활성 영역에 형성된 소오스 영역과, 소오스 영역 양측의 활성영역이 리세스된 리세스 영역을 포함하는 것이 특징이다.
소오스 영역 양측의 리세스 영역의 측벽에 각각 터널 절연막을 개재하여 부유 게이트들이 형성되어 있다. 소오스 영역 상에 소오스 라인이 형성되어 활성영역을 가로지른다. 소오스 라인의 양 측벽에 각각 제어 게이트 전극들이 형성되어 부유 게이트가 형성된 활성영역의 상부를 가로지른다. 제어 게이트 전극과, 부유 게이트 및 소오스 라인 사이에는 게이트 층간 유전막이 개재되고, 활성영역에는 제어 게이트 전극에 정렬되어 드레인 영역이 형성되어 있다.
본 발명에 따른 플래시 기억 장치의 제조 방법은 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하고, 활성영역에 소오스 영역을 형성하고, 소오스 영역 상에 활성영역을 가로지르는 소오스 라인을 형성하는 것을 포함하는 것이 특징이다.
소오스 라인 양측의 반도체 기판을 식각하여 활성영역에 리세스 영역을 형성한다. 리세스 영역의 측벽에 터널 절연막을 개재하여 부유 게이트를 형성하고, 부유 게이트 상에 게이트 층간 유전막을 개재하여 제어 게이트 전극을 형성한다. 제어 게이트 전극은 소오스 라인의 양 측벽에 형성되어 활성영역의 상부를 가로지른다. 활성영역에 불순물을 주입하여 제어 게이트 전극에 정렬된 드레인 영역을 형성한다.
구현예
도 2a는 본 발명의 구현예에 따른 플래시 기억 장치의 단면도이다.
도 2b는 도 2a의 III-III'를 따라 절취된 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(50)에 활성영역을 한정하는 소자분리막(52)이 형성되어 있고, 소오스 라인(58)이 활성영역 및 소자분리막(52)의 상부를 가로지른다. 소오스 라인(58) 하부의 활성영역에 소오스 영역(56)이 형성되어 있다. 소오스 영역(56)은 소오스 라인(58)의 하부에 자기정렬되어 소오스 라인의 측벽과 소오스 영역의 측벽은 연속적으로 정렬되어 있다. 소오스 라인(58) 상부에는 캐핑 절연막(60)이 더 형성될 수 있다.
소오스 영역(56) 양측의 활성영역에는 소오스 영역(56)에 비해 상대적으로 낮은 리세스 영역(50r)이 형성되어 있다. 리세스 영역(50r)을 이루는 활성영역 상에는 터널 절연막(62)이 형성되어 있고, 터널 절연막(62)이 형성된 리세스 영역의 측벽에 부유 게이트(64)가 형성되어 있다. 소오스 영역(56)에 인접하여 2 개의 부유 게이트(64)가 서로 대향하여 위치하고 있다.
부유 게이트(64)와 소오스 라인(58)은 게이트 층간 유전막(66)으로 덮인다. 게이트 층간 유전막(66) 상에는 제어 게이트 전극(68)이 형성되어 활성영역의 상부를 가로지르고 있다. 제어 게이트 전극(68)은 소오스 라인(58)의 양 측벽에 각각 형성되어 게이트 층간 유전막(66)에 의해 부유 게이트(64)와 절연된다. 터널 절연막(62)는 리세스 영역의 측벽으로부터 소오스 라인(58)의 측벽까지 신장될 수 있다. 따라서, 부유 게이트(64)와 제어 게이트 전극(68) 사이에는 게이트 층간 유전막(66)이 개재되는데 비해, 제어 게이트 전극(68)과 소오스 라인(58) 사이에는 터널 절연막(62) 및 게이트 층간 유전막(66)으로 이루어진 두꺼운 절연막이 개재된 다.
제어 게이트 전극(68)에 정렬되어 활성영역 내에는 드레인 영역(70)이 형성되어 있다. 드레인 영역(70)은 제어 게이트 전극(68)의 하부로 확장되어 부유 게이트(64)에 인접할 수도 있다. 제어 게이트 전극(68)의 측벽에 스페이서 패턴(72)이 형성될 수 있다.
도시된 것과 같이, 본 발명에 따른 플래시 기억 장치는 리세스 영역의 측벽에 스페이서 구조의 부유 게이트(64)가 형성되어 셀 트랜지스터의 채널은 리세스 영역(50r)의 측벽 및 하부면에 형성될 수 있다. 따라서, 부유 게이트(64)의 폭이 작더라도 충분한 채널 길이를 확보할 수 있다. 또한, 제어 게이트 전극(68)도 스페이서 구조를 가진다. 따라서, 부유 게이트(64)와 제어 게이트 전극(68)의 폭은 사진공정의 한계값보다 작을 수 있다.
도 3a 내지 도 7a는 본 발명의 구현예에 따른 플래시 기억 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3b 내지 도 7b는 각각 도 3a 내지 도 7a의 III-III'를 따라 절취된 단면도들이다.
도 3a 및 도 3b를 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 활성영역을 한정한다. 반도체 기판(50) 상에 포토레지스트 패턴(54)을 형성한다. 포토레지스트 패턴(54)은 활성영역의 상부를 가로질러 반도체 기판(50) 및 소자분리막(52)이 노출되는 오프닝을 가진다. 포토레지스트 패턴(54)을 이온 주입 마스크로 사용하여 불순물을 주입하여 활성영역에 소오스 영역(56)을 형성한다.
도 4a 및 도 4b를 참조하면, 포토레지스트 패턴(54)을 제거하고, 기판의 전면에 도전막 및 캐핑막을 형성하고, 도전막 및 캐핑막을 패터닝하여 활성영역 및 소자 분리막(52)의 상부를 가로지르는 소오스 라인(58)을 형성한다. 소오스 라인(58) 상에는 캐핑 패턴(60)이 형성될 수 있다. 소오스 라인(58)은 폴리실리콘으로 형성하고, 캐핑 패턴(60)은 실리콘 산화막 및 실리콘 질화막이 적층된 구조일 수 있다. 소오스 라인(58)의 폭은 소오스 영역(56)의 폭보다 작게 패터닝한다.
도 5a 및 도 5b를 참조하면, 캐핑 패턴(60) 및 소오스 라인(58)과 소자분리막(52)을 식각마스크로 사용하여 반도체 기판(50)을 식각하여 소오스 영역(56) 양측에 리세스 영역(50r)을 형성한다. 소오스 라인(58)이 폴리실리콘인 경우 캐핑 패턴(60)은 기판을 식각하는 동안 소오스 라인(58)을 보호하는 마스크 역할을 한다.
소오스 영역(56)은 소오스 라인(58)의 폭보다 작기 때문에 리세스 영역(50r)이 형성된 결과물의 소오스 영역(56)은 소오스 라인(58)의 하부에 자기정렬된다.
활성영역 상에 터널 절연막을 형성한다. 일반적으로 터널 절연막은 기판이 열산화된 산화막으로 형성한다. 따라서, 소오스 라인(58)이 폴리실리콘인 경우 터널 절연막(62)은 활성영역 뿐만 아니라 소오스 라인(58)의 측벽까지 신장될 수 있다.
도 6a 및 도 6b를 참조하면, 기판의 전면에 부유 게이트 도전막을 콘포말하게 형성한다. 부유 게이트 도전막은 폴리실리콘으로 형성할 수 있다. 부유 게이트 도전막을 이방성 식각하여 리세스 영역(50r)의 측벽에 스페이서 구조의 부유 게이트(64)를 형성한다. 부유 게이트(64)는 소오스 영역(56) 양측에 인접한 리세스 영 역의 측벽에 각각 형성된다. 부유 게이트(64)가 형성된 기판의 전면에 콘포말한 게이트 층간 유전막(66)을 형성한다. 부유 게이트(64) 상에는 게이트 층간 유전막(66)이 형성되고, 소오스 라인(58)의 측벽에는 터널 절연막(62) 및 게이트 층간 유전막(66)으로 이루어진 두꺼운 절연막이 형성된다.
도 7a 및 도 7b를 참조하면, 기판의 전면에 콘포말한 제어 게이트 도전막을 형성하고, 제어 게이트 도전막을 이방성 식각하여 스페이서 구조의 제어 게이트 전극(68)을 형성한다. 제어 게이트 전극(68)은 소오스 라인(58)의 측벽에 형성되어 활성영역 및 소자 분리막(52)의 상부를 가로지른다. 또한, 제어 게이트 전극(68)은 게이트 층간 유전막(66)을 개재하여 부유 게이트(64) 상부에 형성된다. 제어 게이트 전극(68)과 부유 게이트(64) 사이에는 게이트 층간 유전막(66)이 개재되고, 제어 게이트 전극(58)과 소오스 라인(58) 사이에는 게이트 층간 유전막(66) 및 터널 절연막(64)으로 구성된 절연막이 개재될 수 있다.
계속해서, 활성영역에 불순물을 주입하여 제어 게이트 전극(68)에 정렬된 드레인 영역(70)을 형성할 수 있다. 도시하지는 않았지만, 실리사이드화 공정을 이용하여 제어 게이트 전극(68)과 드레인 영역(70)에 실리사이드층을 더 형성할 수도 있다. 이후 공정은 통상의 플래시 기억 장치 제조 기술을 적용하여 드레인 영역(70)에 접속되는 비트라인 및 배선을 형성할 수 있다.
본 발명에 따르면, 소오스 라인의 양측에 사진공정의 최소 선폭보다 작은 폭의 적층 게이트 구조를 형성하여 소오스 라인의 양측에 대칭 구조의 셀 트랜지스터 를 형성할 수 있다.
본 발명에 따른 플래시 기억 장치는 부유 게이트와 제어 게이트 전극을 사진 공정이 아닌 스페이서 공정으로 형성하기 때문에 사진 공정으로 정의할 수 있는 한계값보다 작은 선폭의 게이트 라인 구조를 형성할 수 있다.
또한, 소오스 영역과 드레인 영역이 활성 영역의 서로 다른 레벨에 형성되고, 부유 게이트는 리세스 영역의 측벽 및 하부면에 대향하여 형성되기 때문에 부유 게이트의 폭에 제한되지 않고 셀 트랜지스터의 채널 길이를 증가시킬 수 있다.
따라서, 부유 게이트의 선폭이 사진 공정의 한계값보다 작더라도 리세스 영역의 깊이를 증가시켜 단채널 효과의 발생을 억제할 수도 있다.
Claims (10)
- 활성영역이 정의된 반도체 기판;상기 활성영역에 형성된 소오스 영역;상기 소오스 영역 양측의 활성영역이 리세스된 리세스 영역;상기 소오스 영역 양측의 리세스 영역의 측벽에 각각 터널 절연막을 개재하여 형성된 부유 게이트들;상기 소오스 영역 상에 형성되어 상기 활성영역을 가로지르는 소오스 라인;상기 소오스 라인의 양 측벽에 각각 형성되어 상기 부유 게이트가 형성된 상기 활성영역의 상부를 가로지르는 제어 게이트 전극들;상기 제어 게이트 전극과, 상기 부유 게이트 및 상기 소오스 라인 사이에 개재된 게이트 층간 유전막; 및상기 제어 게이트 전극에 정렬되어 상기 활성영역에 형성된 드레인 영역을 포함하는 플래시 기억 장치.
- 제1항에서,상기 터널 절연막은 상기 소오스 라인의 측벽까지 신장된 것을 특징으로 하는 플래시 기억 장치.
- 제1항에서,상기 부유 게이트는 상기 리세스 영역의 측벽 및 하부면에 대향하는 면을 가지고, 상기 터널 절연막은 상기 리세스 영역의 측벽 및 상기 부유 게이트 사이와, 상기 리세스 영역의 하부면 및 상기 부유 게이트 사이에 개재된 것을 특징으로 하는 플래시 기억 장치.
- 제1항에서,상기 부유 게이트는 상기 리세스 영역의 측벽에 형성된 스페이서 구조인 것을 특징으로 하는 플래시 기억 장치.
- 제1항에서,상기 제어 게이트 전극은 상기 소오스 라인의 측벽 및 상기 부유 게이트의 외벽에 대향하는 스페이서 구조인 것을 특징으로 하는 플래시 기억 장치.
- 제1항에서,상기 소오스 영역은 상기 소오스 라인의 하부에 자기정렬된 것을 특징으로 하는 플래시 기억 장치.
- 반도체 기판에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역에 소오스 영역을 형성하는 단계;상기 소오스 영역 상에 형성되어 상기 활성영역을 가로지르는 소오스 라인을 형성하는 단계;상기 소오스 라인 양측의 반도체 기판을 식각하여 상기 활성영역에 리세스 영역을 형성하는 단계;상기 리세스 영역의 측벽에 터널 절연막을 개재하여 부유 게이트를 형성하는 단계;상기 부유 게이트 상에 게이트 층간 유전막을 개재하여 상기 활성영역의 상부를 가로지르는 제어 게이트 전극을 형성하는 단계; 및상기 활성영역에 불순물을 주입하여 상기 제어 게이트 전극에 정렬된 드레인 영역을 형성하는 단계를 포함하는 플래시 기억 장치의 제조 방법.
- 제7항에 있어서,상기 소오스 라인은 상기 소오스 영역의 폭보다 작은 폭으로 형성하는 것을 특징으로 하는 플래시 기억 장치의 제조 방법.
- 제7항에 있어서,상기 부유 게이트를 형성하는 단계는,상기 리세스 영역의 측벽 및 상기 소오스 라인의 측벽에 터널 절연막을 형성하는 단계;상기 기판의 전면에 콘포말한 부유 게이트 도전막을 형성하는 단계; 및상기 부유 게이트 도전막을 이방성 식각하여 상기 리세스 영역의 측벽에 부 유 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 기억 장치의 제조 방법.
- 제7항에 있어서,상기 제어 게이트 전극을 형성하는 단계는,상기 기판의 전면에 콘포말한 게이트 층간 유전막을 형성하는 단계;상기 게이트 층간 유전막 상에 콘포말한 제어 게이트 도전막을 형성하는 단계; 및상기 제어 게이트 도전막을 이방성 식각하여 상기 소오스 라인의 측벽 및 상기 부유 게이트 상부에 형성되어 상기 활성영역을 가로지르는 제어 게이트 전극을 형성하는 단계를 포함하는 플래시 기억 장치의 제조 방법.
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