TW202018917A - 非揮發性記憶體及其製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims description 79
- 239000004020 conductor Substances 0.000 claims description 49
- 239000000463 material Substances 0.000 claims description 48
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 229920005591 polysilicon Polymers 0.000 claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 20
- 230000005641 tunneling Effects 0.000 claims description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 7
- 238000009413 insulation Methods 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 239000002019 doping agent Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000011065 in-situ storage Methods 0.000 description 5
- 230000008878 coupling Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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Abstract
一種非揮發性記憶體，具有記憶胞。記憶胞包括源極區與汲極區、選擇閘極、虛擬選擇閘極、浮置閘極、抹除閘極、控制閘極。選擇閘極設置於源極區與汲極區之間的基底上。浮置閘極設置於選擇閘極與源極區之間的基底上，且浮置閘極的頂部兩側具有二對稱之轉角部。浮置閘極的高度高於選擇閘極與虛擬選擇閘極的高度，抹除閘極設置於源極區上，且抹除閘極包覆浮置閘極之源極側的轉角部。控制閘極設置於抹除閘極與浮置閘極上。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種非揮發性記憶體及其製造方法。
非揮發性記憶體由於具有可多次進行資料的存入、讀取、抹除等動作，且存入的資料在斷電後也不會消失的優點，已廣泛採用在個人電腦和電子設備。
典型的一種非揮發性記憶體設計成具有堆疊式閘極(Stack-Gate)結構，其中包括依序設置於基底上的穿隧氧化層、浮置閘極(Floating gate)、閘間介電層以及控制閘極(Control Gate)。對此非揮發性記憶體元件進行程式化或抹除操作時，係分別於源極區、汲極區與控制閘極上施加適當電壓，以使電子注入多晶矽浮置閘極中，或將電子從多晶矽浮置閘極中拉出。
在非揮發性記憶體的操作上，通常浮置閘極與控制閘極之間的閘極耦合率(Gate-Coupling Ratio，GCR)越大，其操作所需之工作電壓將越低，而非揮發性記憶體的操作速度與效率就會大大的提升。其中增加閘極耦合率的方法，包括了增加浮置閘極與控制閘極間之重疊面積(Overlap Area)、降低浮置閘極與控制閘極間之介電層的厚度、以及增加浮置閘極與控制閘極之間的閘間介電層的介電常數(Dielectric Constant；k)等。
在非揮發性記憶體的操作上，通常閘極電阻越小，非揮發性記憶體的操作速度就會大大的提升。其中降低閘極電阻的方法，包括了使用金屬矽化物。
然而，隨著積體電路正以更高的集積度朝向小型化的元件發展，所以必須縮小非揮發性記憶體之記憶胞尺寸以增進其集積度。其中，縮小記憶胞之尺寸可藉由減小記憶胞的閘極長度與位元線的間隔等方法來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度(Channel Length)，容易造成汲極與源極間發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現。而且，在程式化及或抹除記憶胞時，電子重複穿越過穿隧氧化層，將耗損穿隧氧化層，導致記憶體元件可靠度降低。
本發明提供一種非揮發性記憶體及其製造方法，可以低操作電壓操作，進而增加半導體元件的可靠度。
本發明提供一種非揮發性記憶體及其製造方法，可以降低閘極電阻，進而增加半導體元件的操作速度。
本發明提供一種非揮發性記憶體及其製造方法，可以提高元件的積集度。
本發明提出一種非揮發性記憶體，其具有第一記憶胞，第一記憶胞設置於基底上。第一記憶胞包括源極區與汲極區、選擇閘極、虛擬選擇閘極、浮置閘極、抹除閘極、控制閘極、穿隧介電層、抹除閘介電層、選擇閘介電層、絕緣層及閘間介電層。源極區與汲極區分別設置基底中。選擇閘極設置於源極區與汲極區之間的基底上。虛擬選擇閘極設置於源極區的基底上。浮置閘極設置於選擇閘極與源極區之間的基底上，浮置閘極的高度高於選擇閘極與虛擬選擇閘極的高度且浮置閘極的頂部具有二對稱之轉角部。抹除閘極設置於虛擬選擇閘極上，且抹除閘極包覆浮置閘極之其中一個轉角部。控制閘極設置於抹除閘極與浮置閘極上。穿隧介電層設置於浮置閘極與基底之間。抹除閘介電層設置於抹除閘極與浮置閘極之間。選擇閘介電層設置於選擇閘極與基底之間。絕緣層設置於選擇閘極與浮置閘極之間。閘間介電層設置於控制閘極與浮置閘極之間以及控制閘極與抹除閘極之間。
在本發明的一實施例中，抹除閘極取代源極區上方的虛擬選擇閘極之全部，且抹除閘極包覆轉角部。
在本發明的一實施例中，上述非揮發性記憶體更包括第二記憶胞。第二記憶胞設置於基底上。第二記憶胞的結構與第一記憶胞的結構相同，且第二記憶胞與第一記憶胞成鏡像配置，共用源極區或汲極區。
在本發明的一實施例中，第一記憶胞與第二記憶胞共用抹除閘極，且抹除閘極填滿第一記憶胞與第二記憶胞之間的開口。
在本發明的一實施例中，第一記憶胞與第二記憶胞共用控制閘極，且控制閘極覆蓋抹除閘極。
在本發明的一實施例中，控制閘極的材質包括多晶矽及金屬矽化物。
在本發明的一實施例中，選擇閘極的材質包括多晶矽及金屬矽化物。
在本發明的一實施例中，抹除閘極上更包括頂蓋層。
本發明的一實施例中，浮置閘極具有凹口。
在本發明的一實施例中，轉角部角度小於或等於90度。
本發明的一實施例中，選擇閘介電層的厚度小於或等於所述穿隧介電層的厚度。
本發明提出一種非揮發性記憶體的製造方法。首先，提供基底，此基底中已形成有源極區。於基底上形成第一堆疊結構與第二堆疊結構，第一堆疊結構與第二堆疊結構由基底起依序包括選擇閘介電層、選擇閘極及犧牲層，其中第二堆疊結構位於源極區上。於第一堆疊結構與第二堆疊結構之間的基底上形成穿隧介電層。於第一堆疊結構與第二堆疊結構之間的基底上形成自對準之浮置閘極，其中浮置閘極的頂部具有相鄰第一堆疊結構與第二堆疊結構之二對稱轉角部。移除犧牲層，暴露出浮置閘極的轉角部。於包含轉角部的浮置閘極上形成抹除閘介電層。於第二堆疊結構上形成抹除閘極；或者於去除第二堆疊結構之選擇閘極(即虛擬選擇閘極)之後，於基底上形成抹除閘極。抹除閘極包覆靠近源極區側的浮置閘極的轉角部。於浮置閘極及抹除閘極上形成閘間介電層。於浮置閘極上形成控制閘極。
在本發明的一實施例中，於第一堆疊結構與第二堆疊結構之間的基底上形成浮置閘極的步驟包括：於第一堆疊結構與第二堆疊結構之間形成導體間隙壁，然後圖案化導體間隙壁，以形成浮置閘極。
在本發明的一實施例中，非揮發性記憶體的製造方法更包括：於第一堆疊結構的與浮置閘極相鄰的相反側的基底中形成汲極區。
在本發明的一實施例中，非揮發性記憶體的製造方法更包括：於選擇閘極、控制閘極與汲極區形成金屬矽化物層。
在本發明的一實施例中，移除第二堆疊結構後，更包括於浮置閘極的側壁形成抹除閘介電層與間隙壁。
在本發明的一實施例中，於浮置閘極上形成控制閘極的步驟包括：於基底上形成導體材料層，然後圖案化導體材料層，以形成覆蓋浮置閘極與抹除閘極的控制閘極。
在本發明的一實施例中，於浮置閘極上形成控制閘極的步驟包括：於所述基底上形成導體材料層，並進行平坦化製程，以移除部分所述導體材料層，然後圖案化導體材料層，以於抹除閘極的一側、且於浮置閘極的上方形成控制閘極。
在本發明的一實施例中，於抹除閘極更形成有頂蓋層，平坦化製程是移除部分導體材料層直到暴露出頂蓋層。
本發明的非揮發性記憶體及其製造方法中，浮置閘極具有凹口，增加了控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的的耦合率。
本發明的非揮發性記憶體及其製造方法中，由於浮置閘極設置有轉角部，抹除閘極包覆此轉角部。轉角部的角度小於或等於90度，藉由轉角部使電場集中，可降低抹除電壓，有效率的將電子從浮置閘極拉出，提高抹除資料的速度。
本發明的非揮發性記憶體及其製造方法中，由於所形成的選擇閘極下的選擇閘介電層的厚度可以依使用需求製造較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉輔助閘極下方的通道區，亦即可以降低操作電壓。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。圖1B為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖1B所繪示為沿著圖1A中A-A'線的剖面圖。圖1C為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖1D為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。圖1E為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。圖1E所繪示為沿著圖1D中B-B'線的剖面圖。圖1F為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。在圖1B~圖1F中，相同的構件給予相同的符號並省略其說明。
請參照圖1A及圖1B，非揮發性記憶體包括多個記憶胞MC。這些記憶胞MC排列成行/列陣列。非揮發性記憶體設置於基底100上。在基底100中例如設置有規則排列的多個隔離結構101，以定義出具有格狀的主動區103。隔離結構101例如是淺溝渠隔離結構。
各記憶胞MC包括源極區102與汲極區104、選擇閘極106、浮置閘極108、抹除閘極110、控制閘極112、穿隧介電層114、抹除閘介電層116、選擇閘介電層118、絕緣層120、閘間介電層122。
源極區102與汲極區104，分別設置基底100中。源極區102、汲極區104例如是含有N型或P型摻質的摻雜區，端視元件的設計而定。
選擇閘極106例如設置於源極區102與汲極區104之間的基底100上。選擇閘極106例如是在Y方向延伸。選擇閘極106的材質包括摻雜多晶矽等導體材料。在一實施例中，選擇閘極106的材質包括多晶矽及金屬矽化物。
浮置閘極108例如設置於選擇閘極106與源極區102之間的基底100上。浮置閘極108的與選擇閘極106相鄰一側的高度高於選擇閘極106的高度，且浮置閘極108的頂部至少具有轉角部126。浮置閘極108具有凹陷，亦即浮置閘極的高度從中央逐漸變高，而將頂部的轉角部126暴露出來。浮置閘極108的材質例如是摻雜多晶矽等導體材料。浮置閘極108可由一層或多層導體層構成。
抹除閘極110例如設置於源極區102上，且抹除閘極110包覆轉角部126。抹除閘極110例如是在Y方向延伸。抹除閘極110的材質例如是摻雜多晶矽等導體材料。控制閘極112例如設置於抹除閘極110與浮置閘極108上。控制閘極112的材質例如是摻雜多晶矽等導體材料。在抹除閘極110上更包括頂蓋層130。頂蓋層130的材質例如是氧化矽或氮化矽。
穿隧介電層114例如設置於浮置閘極108與基底100之間。穿隧介電層114的材質例如是氧化矽。穿隧介電層114的厚度介於60埃至200埃之間。抹除閘介電層116例如設置於抹除閘極110與浮置閘極108之間。抹除閘介電層116的材質例如是氧化矽。抹除閘介電層116的厚度例如介於60埃至180埃之間。
選擇閘介電層118例如設置於選擇閘極106與基底100之間。選擇閘介電層118的材質例如是氧化矽，所述選擇閘介電層的厚度小於或等於所述穿隧介電層的厚度。絕緣層120例如設置於選擇閘極106與浮置閘極108之間。閘間介電層122例如設置於控制閘極112與浮置閘極108之間以及控制閘極112與抹除閘極110之間。閘間介電層122的材質例如是氧化矽／氮化矽／氧化矽或氮化矽／氧化矽或其他高介電常數的材質(k＞4)。
在本實施例中，非揮發性記憶體更包括虛擬選擇閘極106a。虛擬選擇閘極106a例如設置於基底100與抹除閘極110之間。虛擬選擇閘極106a與浮置閘極108之間例如也設置有絕緣層120。
在X方向(行方向)上，多個記憶胞MC藉由源極區102或汲極區104串接在一起。舉例來說，記憶胞140的結構與記憶胞142的結構相同，且記憶胞140與記憶胞142成鏡像配置，共用源極區102或汲極區104；記憶胞144的結構與記憶胞146的結構相同，且記憶胞144與記憶胞146成鏡像配置，共用源極區102或汲極區104。同時，記憶胞140、記憶胞142、記憶胞144與記憶胞146共用抹除閘極110及控制閘極112，且控制閘極112覆蓋抹除閘極110。
在Y方向(列方向)上，多個記憶胞MC由源極區102、選擇閘極106、抹除閘極110以及控制閘極112串接在一起。亦即，在列方向上，多個記憶胞MC共用同一個源極區102、選擇閘極106、抹除閘極110以及控制閘極112。舉例來說，記憶胞140的結構與記憶胞144的結構相同，記憶胞142的結構與記憶胞146的結構相同，控制閘極112填滿記憶胞140與記憶胞144以及記憶胞142的結構與記憶胞146之間。同一列的記憶胞140與記憶胞144共用同同一個源極區102、選擇閘極106、抹除閘極110以及控制閘極112。
在本實施例中，控制閘極112、選擇閘極106以及汲極區104上更形成有金屬矽化物層124。
在另一實施例中，如圖1C所示，移除了圖1A及圖1B所示的虛擬選擇閘極106a。抹除閘極110a填滿記憶胞140與記憶胞142之間的開口。在抹除閘極110a與浮置閘極108之間設置有由抹除閘介電層116a與間隙壁128形成的絕緣層。
在另一實施例中，如圖1D與圖1E所示，記憶胞140與記憶胞142共用抹除閘極110。但記憶胞140與記憶胞142分別具有控制閘極112a與控制閘極112b，亦即，在X方向上，相鄰的記憶胞MC未共用控制閘極。在抹除閘極110上更包括頂蓋層130。頂蓋層130的材質例如是氧化矽或氮化矽。
在另一實施例中，如圖1F所示，記憶胞140與記憶胞142共用抹除閘極110。但記憶胞140與記憶胞142分別具有控制閘極112a與控制閘極112b，亦即，在X方向上，相鄰的記憶胞MC未共用控制閘極。在抹除閘極110上更包括頂蓋層130。頂蓋層130的材質例如是氧化矽或氮化矽。而且，移除了圖1A及圖1B所示的虛擬選擇閘極106a。抹除閘極110a填滿記憶胞140與記憶胞142之間的開口。在抹除閘極110a與浮置閘極108之間設置有由抹除閘介電層116a與間隙壁128形成的絕緣層。
在上述的非揮發性記憶體中，選擇閘介電層118的厚度較薄，在操作記憶胞時，可以使用較小的電壓打開/關閉選擇閘極106下方的通道區，亦即可以降低操作電壓。浮置閘極108具有凹口，增加了控制閘極112與浮置閘極108之間所夾的面積，而提高了記憶體元件的的耦合率。由於浮置閘極108具有轉角部126。抹除閘極110(110a)包覆轉角部126，且此轉角部126的角度小於或等於90度，藉由轉角部126使電場集中，可降低抹除電壓有效率的將電子從浮置閘極108拉出，提高抹除資料的速度。
圖2A到圖2H為依照本發明之一實施例所繪示的一種非揮發性記憶體的製作流程的剖面示意圖。
請參照圖2A，首先提供基底200。基底200中已形成有源極區202。源極區202的形成方法例如進行離子植入製程。植入的摻質可以是N型或P型摻質，其端視元件的設計而定。
接著，於基底200上依序形成介電層204、導體層206及犧牲層207。介電層204的材質例如是氧化矽，其形成方法例如是熱氧化法。導體層206的材質例如是摻雜多晶矽或多晶矽化金屬等。當導體層206的材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成；或者也可採用臨場(in-situ)植入摻質的方法，利用化學氣相沈積法形成。犧牲層207的材質包括與介電層204的材質具有不同蝕刻選擇性者，例如是氮化矽，其形成方法例如是化學氣相沈積法。
接著，圖案化犧牲層207、導體層206以及介電層204，以形成至少堆疊結構208a及堆疊結構208b。堆疊結構208b位於源極區202上。堆疊結構208a及堆疊結構208b的形成方法例如是先於基底200上形成一層圖案化光阻層(未繪示)，圖案化光阻層的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。然後，以圖案化光阻層為罩幕，移除犧牲層207、導體層206以及介電層204，以形成至少堆疊結構208a及堆疊結構208b。接著，移除圖案化光阻層。移除圖案化光阻層的方法例如是濕式去光阻法或乾式去光阻法。其中，介電層202作為選擇閘介電層。導體層206作為選擇閘極。
請參照圖2B，於此堆疊結構208a及堆疊結構208b的側壁形成絕緣層210。絕緣層210的材質例如是氧化矽／氮化矽／氧化矽或氮化矽／氧化矽或氧化矽。絕緣層210的形成方法例如是先於基底200上依序形成覆蓋各堆疊結構208a及堆疊結構208b的介電層，然後移除部分介電層而於堆疊結構208a及堆疊結構208b的側壁形成絕緣層210。介電層的形成方法例如是化學氣相沈積法。移除部分介電層的方法例如是非等向性蝕刻法。
接著，於堆疊結構208a及堆疊結構208b之間的基底200上形成穿隧介電層212。穿隧介電層212的材質例如是氧化矽，其形成方法例如是熱氧化法。
然後，於基底200上形成一層導體層214。導體層214的材質例如是摻雜多晶矽等。當導體層的材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成；或者也可採用臨場(in-situ)植入摻質的方法，利用化學氣相沈積法形成。然後，移除部份導體層。移除部份導體層的方法例如是非等向性蝕刻法或回蝕法。
請參照圖2C，移除部份導體層214，於堆疊結構208a及堆疊結構208b之間形成導體間隙壁。移除部份導體層的方法例如是非等向性蝕刻法或回蝕法。導體間隙壁的與堆疊結構208a(堆疊結構208b)相鄰部分的高度高於堆疊結構208a(堆疊結構208b)中導體層206的高度。
接著，圖案化導體間隙壁，而形成浮置閘極216。圖案化導體間隙壁的方法如下。於基底200上形成一層圖案化光阻層(未繪示)。圖案化光阻層的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。以圖案化光阻層為罩幕，移除部分導體間隙壁使其成塊狀，而留下堆疊結構208a及堆疊結構208b之間的導體間隙壁。堆疊結構208a及堆疊結構208b之間的成塊狀的導體間隙壁即作為浮置閘極216。浮置閘極216具有凹口且鄰近堆疊結構208a及堆疊結構208b的頂部具有轉角部218。
然後，移除部分絕緣層210而以至少暴露出浮置閘極216的轉角部218。移除部分的絕緣層210的方法例如是濕式蝕刻法或乾式蝕刻法。
請參照圖2D，於浮置閘極216上形成介電層220。介電層220的材質例如是氧化矽。介電層220的形成方法例如是熱氧化法。然後，移除犧牲層207，以使浮置閘極216的轉角部218突出於導體層206的頂面。移除犧牲層207的方法例如是濕式蝕刻法或乾式蝕刻法。
請參照圖2E，移除介電層220後，於基底200上形成介電層222。移除介電層220的方法例如是濕式蝕刻法或乾式蝕刻法。介電層222的材質例如是氧化矽。然後，於基底200上依序形成導體層224及頂蓋層226。導體層224的材質例如是摻雜多晶矽或多晶矽化金屬等。當導體層224的材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成；或者也可採用臨場(in-situ)植入摻質的方法，利用化學氣相沈積法形成。頂蓋層226的材質包括與介電層222的材質具有不同蝕刻選擇性者，例如是氮化矽，其形成方法例如是化學氣相沈積法。
請參照圖2F，圖案化頂蓋層226與導體層224，以形成頂蓋層226與抹除閘極224a。抹除閘極224a位於源極區202上。圖案化頂蓋層226與導體層224的方法例如是先於基底200上形成一層圖案化光阻層(未繪示)，圖案化光阻層的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。然後，以圖案化光阻層為罩幕，移除頂蓋層226與導體層224，以形成至少頂蓋層226與抹除閘極224a。接著，移除圖案化光阻層。移除圖案化光阻層的方法例如是濕式去光阻法或乾式去光阻法。在此步驟，未被抹除閘極224a覆蓋的介電層222亦可一併被移除。抹除閘極224a與浮置閘極216之間的介電層222作為抹除閘介電層。
然後，於基底200上形成閘間介電層228，此閘間介電層228至少覆蓋浮置閘極216以及抹除閘極224a。閘間介電層228的材質包括氧化矽／氮化矽／氧化矽。閘間介電層228的形成方法例如是利用化學氣相沉積法依序形成氧化矽層、氮化矽層與另一層氧化矽層。閘間介電層228的材質也可以是氮化矽／氧化矽或其他高介電常數的材質(k＞4)。
於基底200上形成導體層230。導體層230的材質例如是摻雜多晶矽或多晶矽化金屬等。當導體層230的材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成；或者也可採用臨場(in-situ)植入摻質的方法，利用化學氣相沈積法形成。
請參照圖2G，對導體層230進行平坦化製程，例如以進行化學機械研磨製移除部分導體層230直到暴露出閘間介電層228或頂蓋層226。然後圖案化導體層230而形成控制閘極230a。亦即，於抹除閘極224a的一側、且於浮置閘極216的上方形成控制閘極230a。
接著，於選擇閘極(導體層206)的與浮置閘極216相對一側的基底200中形成汲極區232。汲極區232的形成方法例如是進行離子植入製程。植入的摻質可以是N型或P型摻質，其端視元件的設計而定。源極區202以及汲極區232的摻雜摻質以及摻雜濃度可相同亦可不同。
然後，於控制閘極230a以及選擇閘極(導體層206)的側壁形成間隙壁234。間隙壁234的材質例如是氮化矽。間隙壁234的形成方法例如是於基底200上形成一層絕緣層，利用非等向性蝕刻法或回蝕法移除部份絕緣層。在形成間隙壁234時，一併移除了未被間隙壁234覆蓋的閘間介電層228，而暴露出部分選擇閘極(導體層206)以汲極區232。接著，進行自行對準金屬矽化物(Salicide)製程，而於控制閘極230a、選擇閘極(導體層206)以汲極區232上形成金屬矽化物層236。
在另一實施例中，圖3接續於圖2F之後，直接圖案化導體層230形成覆蓋抹除閘極224a的控制閘極230b。然後，再形成汲極區232、間隙壁234以及金屬矽化物層236，以製作出圖1B所示的非揮發性記憶體。
在另一實施例中，為了製作出圖1C、圖1F所示的非揮發性記憶體，接續於圖2D之後，進行圖4A至圖4C的製程。
請參照圖4A，移除堆疊結構208b的導體層206，並移除介電層220及堆疊結構208b的介電層204。在相鄰的浮置閘極之間形成了凹口。移除堆疊結構208b的導體層206的方法如下。於基底200上形成一層圖案化光阻層(未繪示)，此圖案化光阻層至少暴露堆疊結構208b。圖案化光阻層的形成方法例如是先於整個基底200上形成一層光阻材料層，然後進行曝光、顯影而形成之。以圖案化光阻層為罩幕，移除堆疊結構208b的導體層206。之後，移除圖案化光阻層。移除介電層220及堆疊結構208b的介電層204的方法例如是濕式蝕刻法。
請參照圖4B，於基底200上形成介電層222。介電層222的材質例如是氧化矽。然後，於浮置閘極216的側壁形成間隙壁238。間隙壁238的材質例如是氧化矽。間隙壁238的形成方法例如是於基底200上形成一層絕緣層，利用非等向性蝕刻法或回蝕法移除部份絕緣層。
請參照圖4C，於基底200上依序形成導體層224及頂蓋層226。導體層224填滿了凹口。導體層224的材質例如是摻雜多晶矽或多晶矽化金屬等。當導體層224的材質為摻雜多晶矽時，其形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成；或者也可採用臨場(in-situ)植入摻質的方法，利用化學氣相沈積法形成。頂蓋層226的材質包括與介電層222的材質具有不同蝕刻選擇性者，例如是氮化矽，其形成方法例如是化學氣相沈積法。
後續的製程可依照上述對於圖2F至圖2G的描述，形成填滿了凹口的抹除閘極之後，依序形成閘間介電層228、控制閘極230a、汲極區232、間隙壁234及金屬矽化物層236，以製作出圖1F所示的非揮發性記憶體。
在另一實施例中，後續的製程可依照上述對於圖2F、圖3的描述，依序形成閘間介電層228、控制閘極230b、汲極區232、間隙壁234及金屬矽化物層236，以製作出圖1C所示的非揮發性記憶體。
在上述的非揮發性記憶體的製造方法中，所形成的控制閘極包覆浮置閘極側面與上面，能夠增加控制閘極與浮置閘極之間所夾的面積，而提高了記憶體元件的耦合率。雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200:基底101:隔離結構103:主動區102、202:源極區104、232:汲極區106:選擇閘極106a:虛擬選擇閘極108、216:浮置閘極110、110a、224a:抹除閘極112、112a、112b、230a、230b:控制閘極114、212:穿隧介電層116、116a:抹除閘介電層118:選擇閘介電層120:絕緣層122、228:閘間介電層124、236:金屬矽化物層126、218:轉角部128、234、238:間隙壁130、226:頂蓋層140、142、144、146、MC:記憶胞204、220、222:介電層206、214、224、230:導體層207:犧牲層208a、208b:堆疊結構210:絕緣層
圖1A為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。 圖1B為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。 圖1C為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。 圖1D為依照本發明之實施例所繪示的一種非揮發性記憶體的上視圖。 圖1E為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。 圖1F為依照本發明之實施例所繪示的一種非揮發性記憶體的剖面示意圖。 圖2A到圖2H為依照本發明之一實施例所繪示的一種非揮發性記憶體的製作流程的剖面示意圖。 圖3為依照本發明之一實施例所繪示的一種非揮發性記憶體的製作流程的剖面示意圖。 圖4A到圖4C為依照本發明之一實施例，其是將第二堆疊結構(即虛擬選擇閘極)去除後所繪示的一種非揮發性記憶體的製作流程的剖面示意圖。
100:基底
102:源極區
104:汲極區
106:選擇閘極
108:浮置閘極
110:抹除閘極
112:控制閘極
114:穿隧介電層
116:抹除閘介電層
118:選擇閘介電層
120:絕緣層
122:閘間介電層
124:金屬矽化物層
126:轉角部
128:間隙壁
130:頂蓋層
140、142:記憶胞
Claims (20)
- 一種非揮發性記憶體，包括： 第一記憶胞，設置於基底上，所述第一記憶胞，包括： 源極區與汲極區，分別設置所述基底中； 選擇閘極，設置於所述源極區與所述汲極區之間的所述基底上； 虛擬選擇閘極，設置於所述源極區的所述基底上； 浮置閘極，設置於所述選擇閘極與所述虛擬選擇閘極之間的所述基底上，所述浮置閘極的高度高於所述選擇閘極與所述虛擬選擇閘極的高度，且所述浮置閘極的頂部具有二對稱之轉角部； 抹除閘極，設置於所述虛擬選擇閘極上，且所述抹除閘極包覆所述浮置閘極之其中一個所述轉角部； 控制閘極，設置於所述抹除閘極與所述浮置閘極上； 穿隧介電層，設置於所述浮置閘極與所述基底之間； 抹除閘介電層，設置於所述抹除閘極與所述浮置閘極之間； 選擇閘介電層，設置於所述選擇閘極與所述基底之間； 絕緣層，設置於所述選擇閘極與所述浮置閘極之間；以及 閘間介電層，設置於所述控制閘極與所述浮置閘極之間以及所述控制閘極與所述抹除閘極之間。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述抹除閘極取代所述源極區上方的所述虛擬選擇閘極之全部，且所述抹除閘極包覆所述轉角部。
- 如申請專利範圍第1項所述的非揮發性記憶體，更包括： 第二記憶胞，設置於所述基底上，所述第二記憶胞的結構與所述第一記憶胞的結構相同，且所述第二記憶胞與所述第一記憶胞成鏡像配置，共用所述源極區或所述汲極區。
- 如申請專利範圍第2項所述的非揮發性記憶體，其中所述第一記憶胞與所述第二記憶胞共用所述抹除閘極，且所述抹除閘極填滿所述第一記憶胞與所述第二記憶胞之間的開口。
- 如申請專利範圍第3項所述的非揮發性記憶體，其中所述第一記憶胞與所述第二記憶胞共用所述控制閘極，且所述控制閘極覆蓋所述抹除閘極。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述控制閘極的材質包括多晶矽及金屬矽化物。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述選擇閘極的材質包括多晶矽及金屬矽化物。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述抹除閘極上更包括頂蓋層。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述浮置閘極具有凹口。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述轉角部角度小於或等於90度。
- 如申請專利範圍第1項所述的非揮發性記憶體，其中所述選擇閘介電層的厚度小於或等於所述穿隧介電層的厚度。
- 一種非揮發性記憶體的製造方法，包括： 提供基底，該基底中已形成有源極區； 於所述基底上形成第一堆疊結構與第二堆疊結構，所述第一堆疊結構與所述第二堆疊結構由所述基底起依序包括選擇閘介電層、選擇閘極及犧牲層，其中所述第二堆疊結構位於所述源極區上； 於所述第一堆疊結構與所述第二堆疊結構之間的所述基底上形成穿隧介電層； 於所述第一堆疊結構與所述第二堆疊結構之間的所述基底上形成浮置閘極，其中所述浮置閘極的頂部具有轉角部； 移除所述犧牲層，至少暴露出所述浮置閘極的轉角部； 至少於所述浮置閘極的所述轉角部上形成抹除閘介電層； 於所述基底上形成抹除閘極，其中所述抹除閘極包覆靠近所述源極區側的所述浮置閘極的所述轉角部； 於所述浮置閘極及所述抹除閘極上形成閘間介電層；以及 於所述浮置閘極上形成控制閘極。
- 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，其中於所述第一堆疊結構與所述第二堆疊結構之間的所述基底上形成浮置閘極的步驟包括： 於所述第一堆疊結構與所述第二堆疊結構之間形成導體間隙壁；以及 圖案化所述導體間隙壁，以形成所述浮置閘極。
- 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，更包括： 於所述第一堆疊結構的與所述浮置閘極相鄰的相反側的所述基底中形成汲極區。
- 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，更包括： 於所述選擇閘極、所述控制閘極與所述汲極區形成金屬矽化物層。
- 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，其中移除所述犧牲層之步驟後，更包括移除所述第二堆疊結構。
- 如申請專利範圍第16項所述的非揮發性記憶體的製造方法，其中移除所述第二堆疊結構後，更包括於所述浮置閘極的側壁形成所述抹除閘介電層與間隙壁。
- 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，其中於所述浮置閘極上形成所述控制閘極的步驟包括： 於所述基底上形成導體材料層；以及 圖案化所述導體材料層，以形成覆蓋所述浮置閘極與所述抹除閘極的所述控制閘極。
- 如申請專利範圍第12項所述的非揮發性記憶體的製造方法，其中於所述浮置閘極上形成所述控制閘極的步驟包括： 於所述基底上形成導體材料層； 進行平坦化製程，以移除部分所述導體材料層；以及 圖案化所述導體材料層，以於所述抹除閘極的一側、且於所述浮置閘極的上方形成所述控制閘極。
- 如申請專利範圍第19項所述的非揮發性記憶體的製造方法，其中於所述抹除閘極更形成有頂蓋層，所述平坦化製程是移除部分所述導體材料層直到暴露出所述頂蓋層。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107139890A TWI700819B (zh) | 2018-11-09 | 2018-11-09 | 非揮發性記憶體及其製造方法 |
| CN201910808137.2A CN111180447B (zh) | 2018-11-09 | 2019-08-29 | 非易失性存储器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107139890A TWI700819B (zh) | 2018-11-09 | 2018-11-09 | 非揮發性記憶體及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202018917A true TW202018917A (zh) | 2020-05-16 |
| TWI700819B TWI700819B (zh) | 2020-08-01 |
Family
ID=70653676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW107139890A TWI700819B (zh) | 2018-11-09 | 2018-11-09 | 非揮發性記憶體及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN111180447B (zh) |
| TW (1) | TWI700819B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TWI846432B (zh) * | 2023-02-13 | 2024-06-21 | 物聯記憶體科技股份有限公司 | 非揮發性半導體元件及其製作方法 |
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1282249C (zh) * | 2003-04-01 | 2006-10-25 | 力晶半导体股份有限公司 | 快闪存储单元、快闪存储单元的制造方法及其操作方法 |
| US20040256657A1 (en) * | 2003-06-20 | 2004-12-23 | Chih-Wei Hung | [flash memory cell structure and method of manufacturing and operating the memory cell] |
| TWI239077B (en) * | 2003-10-23 | 2005-09-01 | Powerchip Semiconductor Corp | NAND flash memory cell row and method of forming the same |
| CN101022112A (zh) * | 2006-02-16 | 2007-08-22 | 力晶半导体股份有限公司 | 非易失性存储器及其制造方法 |
| US9368605B2 (en) * | 2013-08-28 | 2016-06-14 | Globalfoundries Inc. | Semiconductor structure including a split gate nonvolatile memory cell and a high voltage transistor, and method for the formation thereof |
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| TWI594378B (zh) * | 2015-05-04 | 2017-08-01 | 北京芯盈速騰電子科技有限責任公司 | 非揮發性記憶體單元及其製作方法 |
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-
2018
- 2018-11-09 TW TW107139890A patent/TWI700819B/zh active
-
2019
- 2019-08-29 CN CN201910808137.2A patent/CN111180447B/zh active Active
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| TWI845109B (zh) * | 2022-01-18 | 2024-06-11 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體元件 |
| TWI846432B (zh) * | 2023-02-13 | 2024-06-21 | 物聯記憶體科技股份有限公司 | 非揮發性半導體元件及其製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111180447B (zh) | 2023-04-18 |
| CN111180447A (zh) | 2020-05-19 |
| TWI700819B (zh) | 2020-08-01 |
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