TWI815380B - 非揮發性記憶體元件的製造方法 - Google Patents

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Abstract

一種非揮發性記憶體元件的製造方法，包括以下步驟。在襯底上形成堆疊結構，堆疊結構包括依次堆疊的閘極介電層、輔助閘極、絕緣層和犧牲層。在堆疊結構的一側形成穿隧介電層。在穿隧介電層上形成浮置閘極。蝕刻堆疊結構，直到浮置閘極的最上邊緣高於絕緣層的頂面。形成介電材料層以覆蓋浮置閘極的側壁。蝕刻介電材料層以形成受蝕刻介電材料層，並暴露出浮置閘極的最上邊緣。在受蝕刻介電材料層上形成上閘極結構，其中受蝕刻介電材料層的一部分係設置在上閘極結構和襯底之間。

Description

非揮發性記憶體元件的製造方法
本揭露係關於一種半導體裝置的製造方法。更具體地，本揭露係關於一種非揮發性記憶體元件的製造方法以及透過該方法所製造的非揮發性記憶體元件。
由於非揮發性記憶體(non-volatile memory)可例如重複施行儲存、讀取和抹除資料等操作，且在關閉非揮發性記憶體後，儲存的資料不會遺失，因此非揮發性記憶體已廣泛應用於個人電腦和電子設備中。
習知非揮發性記憶體的結構具有堆疊閘極結構，包括依次設置在襯底上的穿隧氧化層、浮置閘極、閘間介電層和控制閘極。當在這種快閃記憶體元件上施行編程或抹除操作時，適當的電壓會被分別施加到源極區域、汲極區域和控制閘極，使得電子被注入到浮置閘極中，或者使得電子自浮置閘極中被拉出。
在非揮發性記憶體的編程和抹除操作中，浮置閘極和控制閘極之間較大的閘極耦合比(gate-coupling ratio,GCR)通常代表著操作時所需的操作電壓較低，因此顯著提高了快閃記憶體的操作速度和效率。然而，在編程或抹除操作期間，電子必須流經設置在浮置閘極下方的穿隧氧化物層，以被注入至浮置閘極或自浮置閘極中被取出，此過程通常會對穿隧氧化物層的結構造成損害，因 而降低記憶體元件的可靠性。
為了提昇記憶體元件的可靠性，可採用抹除閘極，並將抹除閘極整合至記憶體元件中。藉由施加正電壓至抹除閘極，抹除閘極便能夠將電子從浮置閘極中拉出。因此，由於浮置閘極中的電子是流經設置在浮置閘極上的穿隧氧化層而被拉出，而並非流經設置在浮置閘極下的穿隧氧化層而被拉出，所以進一步提高了記憶體元件的可靠性。
隨著對高效記憶體元件需求的增加，仍需要提供一種改進的記憶體元件，其得以高效地抹除已儲存的資料，以及此記憶體元件的製造方法。
本揭露提供了一種製造非揮發性記憶體元件的方法和透過此方法所製造的非揮發性記憶體元件。非揮發性記憶體元件能夠以低抹除電壓有效地抹除儲存的資料。
根據本發明的一些實施例，一種製造非揮發性記憶體元件的方法包括以下步驟。在襯底上形成堆疊結構，堆疊結構包括依次堆疊的閘極介電層、輔助閘極、絕緣層和犧牲層。在堆疊結構一側的襯底上形成穿隧介電層。在穿隧介電層上形成浮置閘極。蝕刻堆疊結構，直到浮置閘極的最上邊緣高於絕緣層的頂面。形成介電材料層以覆蓋浮置閘極的側壁。蝕刻介電材料層以形成受蝕刻介電材料層，並暴露出浮置閘極的最上邊緣。在受蝕刻介電材料層上形成上閘極結構，其中受蝕刻介電材料層的一部分係設置在上閘極結構和襯底之間。
根據本揭露的一些實施例，非揮發性記憶體元件包括至少一堆疊閘極結構、穿隧介電層和至少一浮置閘極。堆疊閘極結構設置在襯底上，並且包括依次堆疊的閘極介電層、輔助閘極和上閘極結構。穿隧介電層位於堆疊閘極結構一側的襯底上。浮置閘極設置在穿隧介電層上，並包括最上邊緣、曲面側 壁和兩個橫向側壁。浮置閘極的最上邊緣嵌入上閘極結構中。延伸超過浮置閘極的橫向側壁的上閘極結構的底面會與穿隧介電層分隔開。為了進一步最佳化實施例中描述的非揮發性記憶體元件的操作，可以設置額外的中間閘極，以增加與浮置閘極間的閘極耦合。
藉由使用本揭露實施例的非揮發性記憶體元件，可降低施加至該裝置的抹除電壓，這代表著可有效地將電子拉出浮置閘極，因而提高抹除資料的速度。
為了使本揭露的上述特徵和優點更容易理解，下面結合圖式對實施例進行詳細描述。
對於本技術領域中具有通常知識者而言，在閱讀了以下各圖式中所示的優選實施例的詳細說明後，本揭露的上述和其他目的無疑將變得顯而易見。
102:隔離結構
110:第一記憶體單元區域
112:第二記憶體單元區域
200:襯底
202:閘極介電層
204:輔助閘極
206:絕緣層
208:犧牲層
210:堆疊結構
211:第一側壁
212:隔離材料層
213:第二側壁
214:介電層
216:介電層
218:穿隧介電層
220:導電間隙壁
222:源極區域
224:浮置閘極
224-1:內側壁
224-2:橫向側壁
224-3:曲面側壁
226:最上邊緣
228:介電材料層
230:受蝕刻介電材料層
230-1:第一部分
230-2:第二部分
234:上閘極介電層
235:上閘極
236:上閘極結構
237-1:底部邊緣
237-2:底部邊緣
238:閘極間介電質
239:控制閘極
240:中間閘極結構
242:汲極區域
250:受蝕刻介電材料層
250-1:第一部分
250-2:第二部分
250-3:第三部分
H0:高度
H1:高度
H2:高度
下列圖式之目的在於使本揭露能更容易地被理解，這些圖式會被併入並構成說明書的一部分。圖式繪示了本揭露的實施例，且連同實施方式的段落以闡述發明之作用原理。
第1圖為本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構剖面示意圖，該結構包括堆疊結構和導電間隙壁。
第2圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製程階段的結構剖面示意圖，該結構包括設置在堆疊結構側壁上的浮置閘極。
第3圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製程階段的結構俯視示意圖，該結構包括設置在堆疊結構側壁上的浮置閘。
第4圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製 程階段的結構剖面示意圖，且剖面示意圖係對應第3圖的剖線B-B’和剖線C-C’。
第5圖為本揭露一些實施例在第4圖製造階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣高於堆疊結構的頂面。
第6圖為本揭露一些實施例在第5圖製造階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被介電材料層覆蓋。
第7圖為本揭露一些實施例在第6圖製造階段後的剖面示意圖，其中剖面示意圖係對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁係被受蝕刻介電材料層覆蓋。
第8圖為本揭露一些實施例在第7圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被上閘極結構覆蓋。
第9圖為本揭露一些實施例在第8圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且間隙壁係被移除以暴露出浮置閘極的側壁。
第10圖為本揭露一些實施例在第9圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被中間閘極結構覆蓋。
第11圖為本揭露替代實施例在第9圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁會被中間閘極結構覆蓋。
第12圖為本揭露替代實施例在第6圖製造階段後的剖面示意圖，其中剖面示 意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且殘留間隙壁被設置在上閘極結構和堆疊結構之間。
第13圖為本揭露替代實施例在第12圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’截取的剖面示意圖，且浮置閘極的側壁被中間閘極結構覆蓋。
第14圖為本揭露替代實施例在第5圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被介電材料層覆蓋。
第15圖為本揭露替代實施例在第14圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被上閘極結構覆蓋。
第16圖為本揭露一些實施例在第15圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被中間閘極結構覆蓋。
本揭露提供了數個不同的實施例，可用於實現本揭露的不同特徵。為簡化說明起見，本揭露也同時描述了特定構件與佈置的範例。提供這些實施例的目的僅在於示意，而非予以任何限制。舉例而言，下文中針對「第一特徵形成在第二特徵上或上方」的敘述，其可以是指「第一特徵與第二特徵直接接觸」，也可以是指「第一特徵與第二特徵間另存在有其他特徵」，致使第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種實施例可能使用重複的參考符號和/或文字註記。使用這些重複的參考符號與註記是為了使敘述更簡潔和明確，而非用以指示不同的實施例及/或配置之間的關聯性。
另外，針對本揭露中所提及的空間相關的敘述詞彙，例如：「在...之下」，「低」，「下」，「上方」，「之上」，「下」，「頂」，「底」和類似詞彙時，為便於敘述，其用法均在於描述圖式中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖式中所顯示的擺向外，這些空間相關詞彙也用來描述半導體裝置在使用中以及操作時的可能擺向。隨著半導體裝置的擺向的不同(旋轉90度或其它方位)，用以描述其擺向的空間相關敘述亦應透過類似的方式予以解釋。
雖然下文係藉由具體實施例以描述本揭露的發明，然而本揭露的發明原理係由申請專利範圍所界定，因而亦可被應用至其他的實施例。此外，為了不致使本揭露之精神晦澀難懂，特定的細節會被予以省略，該些被省略的細節係屬於所屬技術領域中具有通常知識者的知識範圍。
第1圖為本揭露一些實施例的非揮發性記憶體元件的製造方法的某一製程階段的結構的剖面示意圖，該結構包括堆疊結構和導電間隙壁。參考第1圖，在此製程階段所形成的結構至少包括襯底200、至少一個堆疊結構210、隔離材料層212、穿隧介電層218、導電間隙壁220和源極區域222。
根據本揭露的一些實施例，襯底200可為具有合適導電型的半導體襯底，例如p型或n型。襯底200的成分可以包括矽、鍺、氮化鎵或其他合適的半導體材料，但不限於此。
至少一個堆疊結構210會位於襯底200上。舉例來說，兩個堆疊結構210會被設置在襯底200上，並且彼此橫向分隔開。每個堆疊結構210包括依次堆疊的閘極介電層202、輔助閘極204、絕緣層206和犧牲層208。每個堆疊結構210包括第一側壁211和第二側壁213，並且相鄰堆疊結構210的第一側壁211彼此相對。輔助閘極204由導電材料組成，並且輔助閘極204被配置為當其被施加合適的電壓時，輔助閘極204會打開/關閉其下方襯底200中的載子通道。絕緣層206由絕 緣材料組成，例如氧化矽、氧化矽或氮氧化矽，但不限於此，其係用於將輔助閘極204電性隔離於設置在輔助閘極204上方的層。犧牲層208是堆疊結構210中的最上層。犧牲層208係為暫時層，因此在後續形成閘極結構(例如上閘極結構)於輔助閘極204之上的步驟之前，此暫時層會被去除。
隔離材料層212被形成在堆疊結構210的第一側壁211和第二側壁213上。隔離材料層212的材料例如是氧化矽/氮化矽/氧化矽、或氮化矽/氧化矽。隔離材料層212的形成方法包括，例如，首先在襯底200上依序形成覆蓋各堆疊結構210的介電層214及介電層216，然後移除部分介電層214及介電層216，以在各堆疊結構210的側壁上形成隔離材料層212。介電層214的材料例如是氮化矽，介電層216的材料例如是氧化矽。介電層214和介電層216的形成方法例如是化學氣相沉積法。移除部分介電層214和介電層216的方法例如是非等向性蝕刻法。
穿隧介電層218至少會被形成在堆疊結構210之間的襯底200上，或進一步被形成在堆疊結構210的兩側。穿隧介電層218的材料例如是氧化矽、或是其他層，其允許熱電子藉由穿隧效應而穿透此層。穿隧介電層218的形成方法例如是熱氧化法或沉積法，但不以此為限。
導電間隙壁220會被形成在每個堆疊結構210的第一側壁211和第二側壁213上。形成導電間隙壁220的方法可以包括以下步驟。首先，在襯底200上形成導電層(未繪示)。導電層的材料例如是摻雜多晶矽、多晶矽化物或其他合適的導電材料。當導電層的材料為摻雜多晶矽時，其形成方法包括，例如，在藉由化學氣相沉積形成未摻雜多晶矽層之後，進行離子佈植步驟；或者利用化學氣相沉積搭配原位(in-situ)摻質佈植方法。然後，施行蝕刻製程，例如非等向性蝕刻製程或回蝕刻製程，以蝕刻導電層。結果，位於堆疊結構210之間的穿隧介電層218會被部分暴露出，而形成導電間隙壁220。
之後，形成源極區域222於相鄰導電間隙壁220之間的襯底200中，且 導電間隙壁220係設置在堆疊結構210的第一側壁211上。形成源極區域222的方法包括例如藉由使用導電間隙壁220作為遮罩以施行離子佈植製程。根據元件的需求，植入的摻質可以是n型或p型摻質。源極區域222可被視為是共享源極區域，因為源極區域222被兩個相鄰的記憶體單元共享，且每個記憶體單元至少包括堆疊結構210和導電間隙壁220。
第2圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製程階段的結構的剖面示意圖，該結構包括設置在堆疊結構側壁上的浮置閘極。參考第2圖，導電間隙壁220會被圖案化和/或修整以形成浮置閘極224。將導電間隙壁220予以圖案化的方法如下。同時參考第1圖和第2圖，圖案化的光阻層(未繪示)會被形成在襯底200上，以覆蓋部分的導電間隙壁220。然後，完全去除從圖案化光阻層暴露出的導電間隙壁220，因而僅保留設置在堆疊結構210的第一側壁211上的導電間隙壁220。此外，導電間隙壁220被設置在堆疊結構210的第一側壁211上的部分可以被圖案化，而使得當從俯視角度觀察時，導電間隙壁220的該部分具有多邊形輪廓。然後，去除圖案化的光阻層。浮置閘極224的高度可以透過施行修整製程以適當控制。根據本揭露的一些實施例，浮置閘極224的最上邊緣226會高於輔助閘極204的頂面，並且高於或略低於犧牲層208的底面。第3圖繪示了對應於第2圖所示結構的俯視示意圖。
第3圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製程階段的結構的俯視示意圖，該結構包括設置在堆疊結構側壁上的浮置閘。第3圖中的剖線A-A’可對應第2圖所示的剖面圖。參考第3圖，隔離結構102(例如淺溝槽隔離結構)之間的襯底200可以作為記憶體元件的主動區，並且主動區可以在第一方向上延伸，例如x方向。輔助閘極204和犧牲層208(兩者都是堆疊結構210的組件)以及源極區域222可以在垂直於第一方向的第二方向上延伸，例如y方向。至少一個浮置閘極，例如兩個浮置閘極224，設置在兩個相鄰的輔助閘極204 之間。每個浮置閘極224包括內側壁224-1、橫向側壁224-2、和曲面側壁224-3，其中內側壁224-1會面向隔離材料層212的側壁，且曲面側壁224-3會連接至內側壁224-1的邊緣和橫向側壁224-2的邊緣。根據本揭露一些實施例，第3圖所示的俯視圖包括至少兩個記憶體單元區域，例如第一記憶體單元區域110和第二記憶體單元區域112。第一記憶體單元區域110和第二記憶體單元區域112可以分別用於容納記憶體單元，並且這兩個記憶體單元可以彼此鏡像對稱。
第4圖為本揭露一些實施例的非揮發性記憶體元件的製造方法中的某一製程階段的結構的剖面示意圖，且剖面示意圖係對應第3圖的剖線B-B’和剖線C-C’。第4圖的視圖BB’和視圖CC’和第2圖的視圖AA’處於相同的製造階段。請參照第4圖的視圖BB’，隔離結構102分別設置於堆疊結構210下方，且源極區域222被定義於兩相鄰的隔離結構102之間。參考第4圖的視圖CC’，隔離結構102被設置在浮置閘極224的兩側，並且主動區(未繪示)可以被限定在兩個相鄰隔離結構102之間的襯底200中。
第5圖為本揭露一些實施例在第4圖製造階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣高於堆疊結構的頂面。參考第5圖，尤其是第5圖的視圖AA’，每個堆疊結構210中的犧牲層208會被完全去除，直到絕緣層206的頂面被暴露。在移除犧牲層208的過程中，絕緣層206的一部分可以被稍微去除。此外，可以去除設置在堆疊結構210和浮置閘極224之間的隔離材料層212的一部分。移除犧牲層208及部分絕緣層206的方法例如為濕式蝕刻法或乾式蝕刻法，但不以此為限。藉由應用上述蝕刻製程，浮置閘極224的最上邊緣226會高於絕緣層206的頂面，並且浮置閘極224的內側壁224-1的一部分可以被暴露出。
第6圖為本揭露一些實施例在第5圖製造階段後的剖面示意圖，其中剖面示意圖係對應第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的 最上邊緣被介電材料層覆蓋。在完成第5圖的製程階段以蝕刻堆疊結構210之後，參照第6圖，在襯底200上形成介電材料層228，以覆蓋浮置閘極224的內側壁224-1、橫向側壁224-2和曲面側壁224-3。參考第6圖的視圖AA’，浮置閘極224的內側壁224-1的一部分與介電材料層228直接接觸。根據本揭露的一些實施例，介電材料層228是保形層，其會保形於位於介電材料層228下方的層的形狀。介電材料層228的材料例如為氧化矽或其他絕緣材料，其形成方法例如為化學氣相沉積法或其他全面性沉積法(blanket deposition)，但不以此為限。
第7圖為本揭露一些實施例在第6圖製造階段後的剖面示意圖，其中剖面示意圖係對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁係被受蝕刻介電材料層覆蓋。參考第7圖，介電材料層228會被蝕刻以形成包括第一部分230-1和第二部分230-2的受蝕刻介電材料層(etched dielectric material layer)230。藉由蝕刻介電材料層228，浮置閘極224的最上邊緣226和浮置閘極224的內側壁224-1的一部分可以被暴露出於受蝕刻介電材料層230。
受蝕刻介電材料層230的第一部分230-1和第二部分230-2呈現間隙壁形結構，其可分別設置在每個堆疊結構210的相對側。例如，受蝕刻介電材料層230的第一部分230-1可以被設置在每個堆疊結構210的第一側，使得第一部分230-1可以覆蓋堆疊結構210的第一側壁211和浮置閘極224的曲面側壁224-3，而受蝕刻介電材料層230的第二部分230-2可以被設置在每個堆疊結構210的相對側(或第二側)，使得第二部分230-2可以覆蓋堆疊結構210的第二側壁213。參考第7圖的視圖AA’，浮置閘極224的高度H0高於受蝕刻介電材料層230的第一部分230-1的高度H1。此外，參考第7圖的視圖AA’和視圖BB’，基於不同的需求，設置在浮置閘極224的曲面側壁224-3上的受蝕刻介電材料層230的第一部分230-1的高度H1可以與設置在堆疊結構的第一側壁211上的受蝕刻介電材料層230的第一部分230-1的高度H2相同或不同。
第8圖為本揭露一些實施例在第7圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被上閘極結構覆蓋。參照第8圖，至少一個汲極區域，例如兩個汲極區域242，可以被形成在堆疊結構210的側面。汲極區域242被分別設置在第一記憶體單元區110和第二記憶體單元區112中，且在後續的製造程序中，多個汲極區域242可藉由通孔(via)或接觸(contact)彼此電耦合。根據本揭露的一些實施例，也可以在形成介電材料層228之前先形成汲極區域242，而不是在形成受蝕刻介電材料層230之後才形成汲極區域242。汲極區域242的形成方法包括例如施行離子佈植製程。根據元件的設計，佈植的摻質可以是n型或p型摻質。源極區域222和汲極區域242的摻質和摻質濃度可以相同，也可以不同。
然後，參考第8圖的AA’視圖，在每個堆疊結構210的頂面上形成至少一個上閘極結構，例如兩個上閘極結構236。當從俯視角度觀察時，上閘極結構236和堆疊結構210可以沿著相同的方向延伸，例如y方向，並且兩個上閘極結構236可以分別設置在第一記憶體單元區110和第二記憶體單元區112中。每個上閘極結構236可以包括上閘極介電層234和上閘極235的堆疊結構，根據實際需求，上閘極結構236可以作為抹除閘極或者同時作為抹除閘極和控制閘極。
上閘極結構236的寬度與輔助閘極204的寬度無關，因此上閘極結構236的寬度可以等於、小於或大於輔助閘極204的寬度。上閘極結構236在橫向方向上的一部分會與浮置閘極224重疊，使得最上邊緣226、內側壁224-1的一部分和浮置閘極224的曲面側壁224-3的一部分可以重疊上閘極結構236。此外，受蝕刻介電材料層230的第一部分230-1和第二部分230-2的外表面會低於上閘極結構236的底部邊緣237-1，並且受蝕刻介電材料層230的第一部分230-1和第二部分230-2會與上閘極235的側壁分隔開。
上閘極介電層234的材料例如是氧化矽或氮氧化矽。上閘極介電層 234的形成方法例如是化學氣相沉積法。上閘極235的形成方法如下：在襯底200上形成導電層(未繪示)，然後圖案化導電層。導電層的材料例如是摻雜多晶矽或多晶矽化物。當導電層的材料為摻雜多晶矽時，其形成方法包括，例如，在藉由化學氣相沉積方法以形成未摻雜多晶矽層之後，進行離子佈植步驟；或者利用化學氣相沉積方法搭配原位摻質佈植方法。形成圖案化導電層的方法包括例如微影製程和蝕刻製程。
參考第8圖的視圖BB’，位於隔離結構102上方的上閘極結構236的部分會覆蓋受蝕刻介電材料層230的第一部分230-1。換句話說，受蝕刻介電材料層230的第一部分230-1可以被設置在上閘極結構236和襯底200之間。此外，設置在隔離結構102上方的上閘極結構236的底部邊緣237-2會低於堆疊結構210的頂面。
參考第8圖的視圖CC’，浮置閘極224的橫向側壁224-2的上部可被上閘極結構236覆蓋，浮置閘極224的橫向側壁224-2的下部可被受蝕刻介電材料層230覆蓋。由於受蝕刻介電材料層230的存在，延伸超過浮置閘極224的橫向側壁224-2的上閘極結構236的底面會與穿隧介電層218分隔開。
當第8圖的製造階段完成時，可獲得包括三個閘電極的非揮發性記憶體單元，其包括輔助閘極204、浮置閘極224和上閘極235。在這種情況下，受蝕刻介電材料層230係由絕緣材料組成而不是導電材料組成，而得以避免不必要的電連接。具體地，輔助閘極204可以作為字線，用於開啟/關閉位於輔助閘極204下的載子通道。浮置閘極224可用於儲存或捕獲電子，並因此確定記憶體單元的狀態，例如狀態“1”或狀態“0”。上閘極結構236不僅可以作為控制閘極，以使熱電子從載子通道穿隧到浮置閘極224中，還可以同時作為抹除閘極，以移除儲存在浮置閘極224中的電子。
根據第8圖所示的結構，例如視圖CC’所示，由於受蝕刻介電材料層230被設置在浮置閘極224的橫向側壁224-2上，且延伸超過浮置閘極224的橫向側 壁224-2的上閘極結構236的底面會與穿隧介電層218隔開。藉由形成受蝕刻介電材料層230，可以減少上閘極結構236和浮置閘極224的橫向側壁224-2之間的重疊區域，此代表著上閘極結構236和浮置閘極224之間的耦合電容可以相應地減小。在抹除操作期間，由於儲存在浮置閘極224中的電子主要會經由浮置閘極224的最上邊緣226而穿隧至上閘極結構236中，所以上閘極結構236和浮置閘極224的橫向側壁224-2之間的減小重疊面積能有效地提高抹除效率並降低所需的抹除電壓。
在下文中，進一步描述了本揭露的多個替代實施例，且為了簡潔起見，下文僅描述了這些實施例之間的主要差異。
第9圖為本揭露一些實施例在第8圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且間隙壁係被移除以暴露出浮置閘極的側壁。參考第9圖的視圖AA’，受蝕刻介電材料層230被進一步去除，使得浮置閘極224的曲面側壁224-3不再被受蝕刻介電材料層230覆蓋。參考第9圖的視圖CC’，延伸超過浮置閘極224的橫向側壁224-2的上閘極結構236的底表面會被暴露，並懸掛在穿隧介電層218上。
第10圖為本揭露一些實施例在第9圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被中間閘極結構覆蓋。參考第10圖的視圖AA’，在形成上閘極結構236之後，在浮置閘極224上形成中間閘極結構240，並且浮置閘極224的曲面側壁224-3被中間閘極結構240覆蓋。中間閘極結構224是包括閘極間介電質238和控制閘極239的堆疊結構。參考第10圖的視圖BB’，設置在隔離結構102上方的上閘極結構236的底部邊緣237-2可以被中間閘極結構240覆蓋。參考第10圖的視圖CC’，中間閘極結構240的一部分會被設置在上閘極結構236的底面和襯底200之間。因此，閘極間介電質238會被連續設置在上閘極結構234的底表面和浮置閘極224的橫向側壁224-2上。
閘極間介電質238的材料包括氧化矽/氮化矽/氧化矽。閘極間介電質238的形成方法包括例如使用化學氣相沉積方法依次形成氧化矽層、氮化矽層和另一氧化矽層。閘間介電質(inter-gate dielectric)238的材料也可以是氮化矽/氧化矽、或其他高介電常數材料(k>4)。控制閘極239的材料例如是摻雜多晶矽或多晶矽化物。控制閘極239的形成方法包括，例如，首先在襯底上形成導電層(未繪示)，然後圖案化導電層以形成控制閘極239。導電層的形成方法例如是化學氣相沉積法。
當第10圖的製造階段完成時，會獲得包括四個閘極電極的非揮發性記憶體單元，其包括輔助閘極204、浮置閘極224、上閘極235和中間閘極結構240。類似地，輔助閘極204和浮置閘極224的功能與第8圖的對應閘極的功能相同。然而，在本實施例中，上閘極236只能作為抹除閘極，以移除儲存在浮置閘極224中的電子。在本實施例中，中間閘極結構240可以是被兩個相鄰記憶體單元共享的控制閘極，並且可以促使熱電子從載子通道穿隧至被選定的記憶體單元的浮置閘極224中。
根據第10圖所示的結構，例如視圖CC’所示，上閘極結構236的底面會延伸超出浮置閘極224的橫向側壁224-2，且此向外延伸的底面會與穿隧介電層218分隔開。因此，上閘極結構236和浮置閘極224的橫向側壁224-2之間的重疊面積會減小，而中間閘極結構236和浮置閘極224的橫向側壁224-2之間的重疊面積會增加。結果，可以降低上閘極結構236和浮置閘極224之間的耦合電容，這代表著可以提高抹除操作的抹除效率。此外，中間閘極結構236和浮置閘極224之間的耦合電容會增加，這代表著也可以提高編程操作的編程效率。
第11圖為本揭露替代實施例在第9圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被中間閘極結構覆蓋。第11圖所示的結構類似於第10圖所示的結構，主要區 別在於第11圖所示的中間閘極結構240的控制閘極239相對較薄，其不僅會覆蓋浮置閘極224的曲面側壁224-3，還會覆蓋上閘極結構236的頂面。
第12圖為本揭露替代實施例在第6圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且殘留間隙壁會被設置在上閘極結構和堆疊結構之間。第12圖中所示的結構類似於第8圖中所示的結構，主要區別在於第12圖中所示的受蝕刻介電材料層250包括殘留間隙壁，例如第三部分250-3，且受蝕刻介電材料層250係藉由蝕刻介電材料層228來形成。參考第12圖的視圖AA’，受蝕刻介電材料層250至少包括第一部分250-1、第二部分250-2、和第三部分250-3。其中，第一部分250-1彼此相連且設置在相對設置的浮置閘極224的側壁之間，第二部分250-2會與第一部分250-1相對設置，且第三部分250-3會被設置在輔助閘極204和上閘極結構236之間。參考第12圖的視圖AA’，受蝕刻介電材料層250的第三部分250-3可以直接接觸浮置閘極224的內側壁224-1，但是浮置閘極224的最上邊緣226仍然高於受蝕刻介電材料層250的第三部分250-3。因此，在抹除操作期間，即使受蝕刻介電材料層250的第三部分250-3係被設置在輔助閘極204和上閘極結構236之間，儲存在浮置閘極224中的電子也可以自浮置閘極224的最上邊緣226穿隧至上閘極結構236中。
第13圖為本揭露替代實施例在第12圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’截取的剖面示意圖，且浮置閘極的側壁被中間閘極結構覆蓋。第13圖中所示的結構類似於第10圖中所示的結構，主要區別在於第13圖的受蝕刻介電材料層250包括殘留間隙壁，例如第三部分250-3，且受蝕刻介電材料層250係藉由蝕刻介電材料層228而形成，使得受蝕刻介電材料層250的第三部分250-3被設置在輔助閘極204和上閘極結構236之間。參考第13圖的視圖AA’，受蝕刻介電材料層250的第三部分250-3可以直接接觸浮置閘極224的內側壁224-1，但是浮置閘極224的最上邊緣226仍然 高於受蝕刻介電材料層250的第三部分250-3。
第14圖為本揭露替代實施例在第5圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被介電材料層覆蓋。參照第14圖，在襯底200上形成具有平坦頂面的受蝕刻介電材料層230。浮置閘極224的上部可突出於受蝕刻介電材料層230，使得浮置閘極224的最上邊緣不直接接觸與受蝕刻介電材料層230。受蝕刻介電材料層230的材料例如是氧化矽或其他導電或絕緣材料。受蝕刻介電材料層230的形成方法可以包括在襯底200上全面性沉積(blanket deposition)介電材料層(未繪示)。然後，平坦化介電材料層，使其具有平坦的頂面。之後，受平坦化的介電材料層會被向下蝕刻到一定深度，以暴露出浮置閘極224的最上邊緣226，因而獲得第14圖所示的結構。
第15圖為本揭露替代實施例在第14圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的最上邊緣被上閘極結構覆蓋。第15圖所示的結構類似於第8圖所示的結構，主要區別在於受蝕刻介電材料層230具有平坦的頂面。此外，參考第15圖的視圖BB’，上閘極結構236的底緣與堆疊結構210的頂面共平面，而非低於堆疊結構210的頂面。
第16圖為本揭露一些實施例在第15圖製造階段後的剖面示意圖，其中剖面示意圖對應至第3圖的剖線A-A’、剖線B-B’和剖線C-C’，且浮置閘極的側壁被中間閘極結構覆蓋。第16圖所示的結構類似於第10圖所示的結構，主要區別在於，參考第16圖的視圖BB’，上閘極結構236具有平坦的底面，而非彎曲的底面。
根據本揭露的一些實施例，提供了一種由上述方法製造的非揮發性記憶體元件，非揮發性記憶體元件的結構可與第8圖、第10圖、第11圖、第12圖、 第13圖、第15圖和第16圖中分別繪示出的結構相同、相似或源自於該些結構。非揮發性記憶體元件包括設置在襯底200上的至少一個堆疊閘極結構，並且至少包括依次堆疊的閘極介電層202、輔助閘極204、絕緣層206和上閘極結構236。非揮發性記憶體元件進一步包括設置在堆疊閘極結構一側的襯底200上的穿隧介電層218。非揮發性記憶體元件進一步包括至少一個浮置閘極224。浮置閘極224被設置在穿隧介電層218上，並包括最上邊緣226、曲面側壁224-3和兩個橫向側壁224-2。浮置閘極224的最上邊緣226嵌入上閘極結構236中，且延伸超過浮置閘極224的橫向側壁224-2的上閘極結構236的底面會與穿隧介電層218分隔開。在一些實施例中，參考第10圖、第11圖、第13圖、第15圖和第16圖，可以設置額外的中間閘極結構240，以覆蓋浮置閘極224的曲面側壁224-3。中間閘極結構240的目的是為了增加與浮置閘極224的閘極耦合，藉此進一步最佳化非揮發性記憶體元件的操作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
102:隔離結構
110:第一記憶體單元區域
112:第二記憶體單元區域
200:襯底
210:堆疊結構
222:源極區域
224:浮置閘極
224-2:橫向側壁
224-3:曲面側壁
226:最上邊緣
230:受蝕刻介電材料層
230-1:第一部分
230-2:第二部分
234:上閘極介電層
235:上閘極
236:上閘極結構
237-1:底部邊緣
237-2:底部邊緣
242:汲極區域

Claims (20)

  1. 一種非揮發性記憶體元件的製造方法，包括：提供一襯底；在該襯底上形成至少一堆疊結構，其中該至少一堆疊結構包括依次堆疊的一閘極介電層、一輔助閘極、一絕緣層和一犧牲層；在該至少一堆疊結構的側壁上形成一隔離材料層；在該至少一堆疊結構的一側的該襯底上形成一穿隧介電層；在該隔離材料層的側壁上和該穿隧電介質層上形成至少一浮置閘極，其中該至少一浮置閘極包括：一內側壁，面向該隔離材料層的該側壁；一橫向側壁；以及一曲面側壁，連接到該內側壁的邊緣和該橫向側壁的邊緣；蝕刻該至少一堆疊結構，直到該至少一浮置閘極的一最上邊緣高於該絕緣層的一頂面；在蝕刻該至少一堆疊結構之後，形成一介電材料層，以覆蓋該至少一浮置閘極的該內側壁、該橫向側壁和該曲面側壁；蝕刻該介電材料層，以形成一受蝕刻介電材料層並暴露出該至少一浮置閘極的該最上邊緣；以及在蝕刻該介電材料層之後，形成至少一上閘極結構於該受蝕刻介電材料層上，其中該受蝕刻介電材料層的一部分被設置在該至少一上閘極結構和該襯底之間。
  2. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，在蝕刻該至少一堆疊結構的過程中，進一步包括蝕刻該隔離材料層以暴露出該至少 一浮置閘極的該內側壁。
  3. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，在形成該介電材料層的過程中，該至少一浮置閘極的該內側壁的一部分與該介電材料層直接接觸。
  4. 如請求項3所述的非揮發性記憶體元件的製造方法，其中，在蝕刻該介電材料層的過程中，進一步包括將該至少一浮置閘極的該內側壁的該部分暴露出於該介電材料層。
  5. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，該至少一堆疊結構包括該側壁和相對於該側壁的另一側壁，並且該受蝕刻介電材料層包括一第一部分和一第二部分，分別覆蓋該至少一堆疊結構的該側壁和該另一側壁。
  6. 如請求項5所述的非揮發性記憶體元件的製造方法，其中該受蝕刻介電材料層的該第一部分進一步覆蓋該至少一浮置閘極的該曲面側壁。
  7. 如請求項5所述的非揮發性記憶體元件的製造方法，其中該受蝕刻介電材料層的該第一部分的高度低於該至少一浮置閘極的高度。
  8. 如請求項5所述的非揮發性記憶體元件的製造方法，其中該受蝕刻介電材料層的該第一部分的外表面和該第二部分的外表面低於該至少一上閘極結構的一底表面。
  9. 如請求項5所述的非揮發性記憶體元件的製造方法，其中該受蝕刻介電材料層的該第一部分和該第二部分係與該至少一上閘極結構的側壁分隔開。
  10. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，設置在該至少一上閘極結構和該襯底之間的該受蝕刻介電材料層的該部分係覆蓋該至少一浮置閘極的該橫向側壁。
  11. 如請求項1所述的非揮發性記憶體元件的製造方法，進一步包括：在蝕刻該介電材料層之前，平坦化該介電材料層；以及藉由蝕刻該介電材料層，以形成具有一平坦頂面的該受蝕刻介電材料層。
  12. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，該介電材料層是一保形層。
  13. 如請求項12所述的非揮發性記憶體元件的製造方法，其中，該受蝕刻介電材料層包括一間隙壁狀結構，覆蓋該至少一浮置閘極的該曲面側壁。
  14. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，該至少一上閘極結構的寬度小於該輔助閘極的寬度。
  15. 如請求項1所述的非揮發性記憶體元件的製造方法，其中該受蝕刻介電材料層的一部分係設置在該輔助閘極和該至少一上閘極結構之間。
  16. 如請求項1所述的非揮發性記憶體元件的製造方法，進一步包括去除該受蝕刻介電材料層，以暴露出該至少一上閘極結構的一底表面。
  17. 如請求項16所述的非揮發性記憶體元件的製造方法，其中，在形成該至少一上閘極結構之後，進一步包括形成一中間閘極結構在該至少一浮置閘極上，其中該中間閘極結構的一部分係被設置在該至少一上閘極結構和該襯底之間。
  18. 如請求項17所述的非揮發性記憶體元件的製造方法，其中，該至少一浮置閘極的該曲面側壁係被該中間閘極結構覆蓋。
  19. 如請求項17所述的非揮發性記憶體元件的製造方法，其中該中間閘極結構包括一閘間介電質和一控制閘極，且該閘間介電質係連續設置在該至少一上閘極結構的該底表面和該至少一浮置閘極的該橫向側壁上。
  20. 如請求項1所述的非揮發性記憶體元件的製造方法，其中，在形成該至少一堆疊結構之後，進一步包括形成一共享源極區在該襯底中，該至少一堆疊結構包括二堆疊結構，該至少一浮置閘極包括二浮置閘極，且該至少一上閘極結構包括二上閘極結構，其中，該非揮發性記憶體元件包括二記憶體單元，該些記憶體單元包括該些堆疊結構、該些浮置閘極、該些上閘極結構和該共享源極區，且該些記憶體單元彼此間鏡像對稱。
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