KR100932133B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 개시된다. 이 방법은 소자 분리 영역과 활성 영역으로 정의되는 반도체 기판 상에 제1 절연층을 형성하는 단계와, 제1 절연층의 상부에 소자 분리 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 식각 마스크로 이용하여 제1 절연층 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 트렌치를 포함하는 반도체 기판의 전면에 제2 및 제3 절연층들을 순차적으로 형성하는 단계 및 트렌치에 제3 절연층과 다른 식각비를 갖는 절연물질을 갭필하여 소자 분리 영역에 소자 분리막을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 공통 소스 영역을 형성하는 거리를 줄일 수 있으므로, 소스 저항을 줄이고, 동일 인가 전압으로 더 많은 셀에 현재 수준의 소스 전압을 인가할 수 있게 하여 반도체 소자의 집적도를 더욱 향상시키고 보다 안정적으로 공통 소스 영역을 형성할 수 있도록 하는 효과를 갖는다.
플래시 메모리(flash memory) 소자, 소자 분리막(STI), 트렌치(trench), SiN, 소스 저항, 공통 소스 영역

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 플래시 메모리(flash memory) 소자 등의 반도체 소자에 관한 것으로서, 특히, 플래시 메모리 소자 등을 위한 소자 분리막을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리(flash memory) 소자는 프로그래밍(programming) 및 소거(erase) 특성을 구비한 이피롬(EEPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 소자 분리막, 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1개의 트랜지스터로서 1비트의 저장상태를 실현하고, 아울러 전기적으로 프로그래밍과 소거를 수행한다. 이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결 층을 갖는다. 이러한 소스 연결층은 자기 정렬 소스(SAS:Self Aligned Source) 공정을 통해 불순물 이온을 주입함으로써 만들어진다. 구체적으로, SAS 공정이란, 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접한 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(field oxide) 및 소자 분리막을 제거하는 이등방성(anisotropic) 식각을 실시하는 공정을 말한다. 이와 같은 일반적인 소스 연결층은 공통 소스 라인(common source line)을 적용하고 있다.
전술한 일반적인 플래시 메모리 셀에서 공통 소스 영역을 형성하는 공정은 제어 게이트 사이의 산화막을 제거하고, 공통 소스 영역의 형성을 위해 필요한 불순물을 강제로 주입한다. 이러한 공정에 의할 경우, 플래시 메모리 셀의 워드 라인 방향을 따라 여러 셀들이 연결된 공통 소스 라인의 길이가 길어지게 된다. 따라서, 공통 소스 라인의 길이가 길수록, 소스 저항이 증가하게 되고 전류 손실이 증가하게 되는 문제점들이 있다.
본 발명이 이루고자 하는 기술적 과제는, 질화 실리콘과 같은 물질을 이용하여 소자 분리막을 형성하기 때문에 플래시 메모리 셀에서 공통 소스 영역의 소스 저항을 줄일 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 소자 분리 영역과 활성 영역으로 정의되는 반도체 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 포함하는 상기 반도체 기판의 전면에 제2 및 제3 절연층들을 순차적으로 형성하는 단계; 상기 트렌치에 상기 제3 절연층과 다른 식각비를 갖는 절연물질을 갭필하여 상기 소자 분리 영역에 소자 분리막을 형성하는 단계; 공통 소스 영역을 형성하기 위하여 상기 갭필된 절연 물질을 식각하는 단계; 및 상기 식각된 결과물에 이온을 주입하여 소스 영역을 형성하는 단계를 구비하며, 상기 갭필된 절연물질을 식각하는 단계는 상기 소자분리막의 아래 방향보다 상기 소자 분리막 사이의 활성 영역 상부의 실리콘이 더 많이 식각되어 상기 소스영역은 라운드 모양으로 형성되는 것을 특징으로 한다.
본 발명에 의한 반도체 소자의 제조 방법은 질화 실리콘과 같은 물질을 이용하여 소자 분리막을 형성하므로, 이후에 공통 소스 영역을 형성할 때 트렌치의 하부 보다는 활성 영역 상부의 실리콘이 더 많이 식각되도록 하여, 공통 소스 영역을 형성하는 거리를 줄일 수 있으므로, 소스 저항을 줄이고, 동일 인가 전압으로 더 많은 셀에 현재 수준의 소스 전압을 인가할 수 있게 하여 반도체 소자의 집적도를 더욱 향상시키고 보다 안정적으로 공통 소스 영역을 형성할 수 있도록 하는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1f들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 소자 분리 영역과 활성 영역으로 정의되는 반도체 기판(10) 상에 제1 절연층(12 내지 16)을 형성한다. 예를 들어, 제1 절연층(12 내지 16)을 형성하기 위해, 반도체 기판(10)의 전면에 패드 산화막(pad oxide)(12)을 형성하고, 패드 산화막(12)의 전면에 제1 질화 실리콘(SiN)막(14)을 형성하고, 제1 질화 실리콘막(14)의 전면에 TEOS(Tetra ethyl ortho silicate) 막(16)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 트렌치(20)를 형성한다. 이를 위해, 본 발명에 의하면, 도 1a에 도시된 제1 절연층(16)의 상부에 소자 분리 영역을 노출시키는 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 이용하여, 제1 절연층(12, 14 및 16) 및 반도체 기판(10)을 건식 식각하여 도 1b에 도시된 바와 같이 트렌치(20)를 형성한다. 즉, 트렌치(20)는 반도체 기판(10A) 및 제1 절연층(12A, 14A 및 16A)으로 에워 싸인 형태로 형성된다. 이후, 감광막 패턴을 애 슁(ashing)에 의해 제거한다.
도 1c 및 도 1d에 도시된 바와 같이, 트렌치(20)를 포함하는 반도체 기판(10A)의 전면에 제2 및 제3 절연층들(30 및 40)을 순차적으로 형성한다. 부연하면, 도 1c에 도시된 바와 같이, 제2 절연층(30)으로서 제1 산화막(oxide)을 트렌치(20)를 포함한 반도체 기판(10A)의 전면에 형성한다. 제2 절연층(30)은 트렌치(20)를 형성할 때 제1 질화 실리콘막(14)이 받은 스트레스를 보상하는 역할을 한다. 도 1d에 도시된 바와 같이 제2 절연층(30)의 전면에 제3 절연층(40)으로서 제2 질화 실리콘(SiN) 막을 얇게 형성한다.
도 1e 및 도 1f를 참조하면, 트렌치(20)에 절연 물질을 갭필하여 소자 분리 영역에 소자 분리막(50A)을 형성한다. 즉, 도 1e에 도시된 바와 같이, 트렌치(20)를 포함하는 제3 절연층(40)의 전면에 절연 물질(50)을 갭필하여 형성한다. 여기서, 절연물질(50)은 제2 산화막으로서, 제3 절연층(40A)과 다른 식각비를 가질 수 있다. 이후, 화학 기계적 연마(CMP:Chemical Mechanical Polarization) 공정을 통해 반도체 기판(10A)의 상부 표면이 노출될 때까지 반도체 기판(10A) 상부의 절연물질(50), 제1 절연층(12A, 14A 및 16A), 제2 및 제3 절연층들(30 및 40)을 연마하여, 도 1f에 도시된 바와 같이 소자 분리막(50A)을 형성한다.
전술한 소자 분리막(50A)을 형성하는 과정은 플래시 메모리 셀의 제조 공정에 적용될 수 있다. 본 발명에 의한 반도체 소자가 플래시 메모리 셀일 경우, 본 발명에 의한 반도체 소자의 제조 방법을 다음과 같이 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명의 실시예에 의한 플래시 메모리 셀의 배치도를 나타낸다. 도 1f는 도 2에 도시된 Ⅱ-Ⅱ' 선을 절취한 단면도에 해당한다.
도 2에 도시된 플래시 메모리 셀은 소자 분리 영역에 대응하는 트렌치 라인(119)이 반도체 기판(10A)에 형성되어 있으며, 복수 개의 트렌치 라인(119)은 비트 라인(BL:Bit Line) 방향으로 평행하게 형성되어 있다. 여기서, 트랜치 라인(119)은 도 1b에 도시된 트렌치(20)들이 복수 개 형성되어 이루어지고, 점선은 트렌치 라인(119)의 측벽 경사면의 경계를 나타낸다.
그리고, 반도체 기판(10A)의 표면 아래에는 워드 라인(WL:Word Line) 방향으로 불순물 이온이 주입되어 이루어진 공통 소스 영역(112)이 형성되어 있다. 트렌치 라인(119)과 수직 방향 즉, 워드 라인(WL)과 평행한 방향으로 복수 개의 게이트 라인(113)이 형성되어 있다. 이러한 게이트 라인(113)을 기준으로 공통 소스 영역(112)과 반대되는 영역에는 드레인 영역(115)이 형성되어 있으며, 드레인 영역(115)의 일부에는 드레인 콘텍(117)이 형성되어 있다.
도 2에 도시된 SAS 마스크(200)는 게이트 라인(113)의 일부 및 서로 이웃하는 게이트 라인(113)의 사이를 노출시키며, SAS 마스크(200)의 노출 부분 경계선은 게이트 라인(113) 상부에서 게이트 라인(113)과 나란히 정렬되어 있다.
도 3a 및 도 3b는 소스 영역(112)을 형성한 이후의 소스 영역(112)을 나타내는 도면들이다. 구체적으로, 도 3a는 도 2에 도시된 도 2에 도시된 Ⅱ-Ⅱ' 선을 절취한 단면도에 해당하고, 도 3b는 도 3a에 도시된 단면을 전자 현미경(SEM)에 의해 획득한 사진을 나타낸다.
도 1f에 도시된 바와 같이 소자 분리막(50A)을 형성한 이후, 웰(well)(미도시)을 형성하고, 터널 산화막(미도시), 부유 게이트(floating gate)(미도시), 제어 게이트(control gate)(미도시)를 형성하기 위한 공정을 진행한다. 이러한 공정은 일반적인 사항이므로 여기서는 상세한 설명을 생략하며, 예를 들면, 10-2007-0031545의 공개번호를 갖는 대한민국 공개 특허 공보에 개시되어 있다. 이후, 공통 소스 영역(112)을 형성하기 위해, 도 1f에 도시된 갭필된 절연 물질(50A)을 식각한다. 즉, SAS 공정을 수행한다. 이때, 절연 물질인 제2 산화막(50A)과 제3 절연층인 제2 질화 실리콘막(40A) 간의 식각 선택비가 서로 다르므로, 소자 분리막(50A)의 아래 방향보다는 소자 분리막(50A) 사이의 활성 영역 상부의 실리콘이 더 많이 제거된다. 따라서, 도 3a에 도시된 바와 같이 워드 라인 방향의 단면이 형성된다. 소자 분리막(50A)의 아래 방향 즉, 비트 라인 방향 보다는 활성 영역의 상부 즉, 워드 라인 방향으로 실리콘이 더 많이 제거되므로, 도 3a에 도시된 바와 같이 둥그스런(round) 모양의 소스 영역(130)이 형성될 수 있다.
이후, 절연 물질(50A)을 식각한 결과물에 이온을 강제로 주입하여 소스 영역(112)을 형성한다. 따라서, 도 3b에 도시된 바와 같이, 이온 주입된 소스 영역(140)이 형성됨을 알 수 있다. 예를 들어, 소스 영역을 형성하기 위한 이온 주입에 대해서는, 공개 번호 10-2006-0072751를 갖는 대한민국 공개 특허 공보에 개시되어 있으므로, 이에 대한 상세한 설명은 생략한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1f들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2는 본 발명의 실시예에 의한 플래시 메모리 셀의 배치도를 나타낸다.
도 3a 및 도 3b는 소스 영역을 형성한 이후의 소스 영역을 나타내는 도면들이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 패드 산화막
14 : 제1 질화 실리콘막 16 : TEOS 막
20 : 트렌치 30 : 제2 절연층
40 : 제3 절연층 50 : 절연물질

Claims (5)

  1. 소자 분리 영역과 활성 영역으로 정의되는 반도체 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 상기 반도체 기판의 전면에 제2 및 제3 절연층들을 순차적으로 형성하는 단계;
    상기 트렌치에 상기 제3 절연층과 다른 식각비를 갖는 절연물질을 갭필하여 상기 소자 분리 영역에 소자 분리막을 형성하는 단계;
    공통 소스 영역을 형성하기 위하여 상기 갭필된 절연 물질을 식각하는 단계; 및
    상기 식각된 결과물에 이온을 주입하여 소스 영역을 형성하는 단계를 구비하며,
    상기 갭필된 절연물질을 식각하는 단계는 상기 소자분리막의 아래 방향보다 상기 소자 분리막 사이의 활성 영역 상부의 실리콘이 더 많이 식각되어 상기 소스영역은 라운드 모양으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 절연층을 형성하는 단계는
    상기 반도체 기판의 전면에 패드 산화막을 형성하는 단계;
    상기 패드 산화막의 전면에 제1 질화 실리콘막을 형성하는 단계; 및
    상기 제1 질화 실리콘막의 전면에 TEOS 막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제2 절연층은 제1 산화막이고, 상기 제3 절연층은 제2 질화 실리콘막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 절연물질은 제2 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 삭제
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