JP2010021493A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】周辺回路部のＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにするＮＡＮＤ型フラッシュメモリの半導体装置と製造方法を提供する。
【解決手段】ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面を、ＥＢ加工により、セル領域１０４のＳＴＩ４０４の上面と同時にエッチングする。こうして、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の上面の高さはそのままに、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面のみを、第１の電極膜１２の上面の高さよりも下げる。上面の高さを下げた分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４での素子分離用絶縁膜の膜厚を削減して、塗布膜の収縮応力を緩和させる。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関するもので、たとえば、周辺回路部に低電圧（ＬＶ）系トランジスタ領域と高電圧（ＨＶ）系トランジスタ領域とを有し、各領域で素子分離構造の異なる不揮発性半導体記憶装置に関する。
データの電気的書き換え（書き込みおよび消去）が可能な不揮発性の半導体記憶装置として、たとえばＮＡＮＤ型フラッシュメモリがある。このフラッシュメモリの場合、メモリセル部の周辺に複数のトランジスタ回路（周辺回路部）が配置されている。フラッシュメモリの周辺回路部は、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とに大別される。
このような構成のフラッシュメモリは、既によく知られている（たとえば、特許文献１参照）。
近年、ＮＡＮＤ型フラッシュメモリにおいては、素子分離領域の微細化が進められている。今後は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）となる埋め込み素子分離用絶縁膜の形成プロセスにおいて、溝の埋め込みにＰＳＺ（ポリシラザン）などの塗布膜を採用する可能性が有る。つまり、ＰＳＺ膜はカバレッジ特性がよいため、素子分離用溝内をＰＳＺ膜で埋め込むことによって、微細なＳＴＩを形成しようとするものである。
しかしながら、ＰＳＺ膜は収縮応力が大きいといる性質がある。そのため、周辺回路部のＳＴＩにＰＳＺ膜を用いた場合、ＬＶ系トランジスタ領域では結晶欠陥を発生しやすく、接合リークなどの問題が懸念される。この問題は、ＰＳＺ膜の量に依存しており、膜量を減らす、つまり、ＳＴＩの深さを浅くすることで軽減することが可能である。ところが、周辺回路部のＳＴＩは同時に形成されることから、ＳＴＩの深さを浅くすると、今度は、ＨＶ系トランジスタ領域でのＳＴＩ反転リークなどが問題となってくる。
特開２００２−０６４１５７号公報
本発明は、トレードオフとなる、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでのＳＴＩ反転リークの増加を抑制することが可能な半導体装置およびその製造方法を提供することを目的としている。
本願発明の一態様によれば、半導体基板と、前記半導体基板上の第１のトランジスタ領域に設けられた第１のゲート絶縁膜、および、前記半導体基板上の第２のトランジスタ領域に設けられた、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜と、前記第１のゲート絶縁膜上にそれぞれ形成された第１のゲート電極部を有する複数の第１のＭＯＳトランジスタと、前記第２のゲート絶縁膜上にそれぞれ形成された第２のゲート電極部を有する複数の第２のＭＯＳトランジスタと、前記第１のトランジスタ領域の、前記複数の第１のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に絶縁膜を埋め込んでなる第１の素子分離領域と、前記第２のトランジスタ領域の、前記複数の第２のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第２の素子分離領域とを具備し、前記第２の素子分離領域は、その上面の高さが、前記第１の素子分離領域の上面の高さよりも低く形成されていることを特徴とする半導体装置が提供される。
また、本願発明の一態様によれば、半導体基板上の第１のトランジスタ領域に第１のゲート絶縁膜を形成するとともに、前記半導体基板上の第２のトランジスタ領域に、上面が前記第１のゲート絶縁膜の上面と同じ高さになるようにして、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を形成し、前記第１のトランジスタ領域に、第１の素子分離領域を形成するための第１の溝、および、前記第２のトランジスタ領域に、第２の素子分離領域を形成するための第２の溝を形成し、前記第１のトランジスタ領域の、前記第１の溝内に絶縁膜を埋め込んで前記第１の素子分離領域を形成するとともに、前記第２のトランジスタ領域の、前記第２の溝内に前記絶縁膜を埋め込んで前記第２の素子分離領域を形成した後、前記第２の素子分離領域の形成に用いた前記絶縁膜の上部の一部を除去して、前記第２の素子分離領域の上面を前記第１の素子分離領域の上面よりも低く形成し、前記第１の素子分離領域が形成された前記第１のトランジスタ領域に、前記第１のゲート絶縁膜を介して、第１のゲート電極部をそれぞれ有する複数の第１のＭＯＳトランジスタを形成するとともに、前記第２の素子分離領域が形成された前記第２のトランジスタ領域に、前記第２のゲート絶縁膜を介して、第２のゲート電極部をそれぞれ有する、前記複数の第１のＭＯＳトランジスタよりも低電圧で動作する複数の第２のＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法が提供される。
本発明によれば、トレードオフとなる、ＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでのＳＴＩ反転リークの増加を抑制することが可能な半導体装置およびその製造方法を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
［第１の実施形態］
図１および図２は、本発明の第１の実施形態にしたがった、半導体装置の構成例を示すものである。なお、本実施形態では、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。因みに、図１（ａ）は、メモリチップにおける周辺回路部のＨＶ系トランジスタ領域を示す平面図、図１（ｂ）は、周辺回路部のＬＶ系トランジスタ領域を示す平面図、図１（ｃ）は、メモリセル部の平面図である。また、図２（ａ）は、図１（ａ）の２ａ−２ａ線に沿うＨＶ系トランジスタ領域の断面図、図２（ｂ）は、図１（ａ）の２ｂ−２ｂ線に沿うＨＶ系トランジスタ領域の断面図、図２（ｃ）は、図１（ｂ）の２ｃ−２ｃ線に沿うＬＶ系トランジスタ領域の断面図、図２（ｄ）は、図１（ｃ）の２ｄ−２ｄ線に沿うメモリセル部の断面図である。
ここで、２ａ−２ａ線、２ｃ−２ｃ線および２ｄ−２ｄ線に沿う方向をチャネル幅方向と称し、２ｂ−２ｂ線に沿う方向をチャネル長方向と称する。また、２ｄ−２ｄ線に沿う方向をＷＬ方向と称する場合もある。また、２ｄ−２ｄ線に沿う方向と直交する方向をＢＬ方向と称する。
図１（ａ）に示すように、チップ上の周辺回路部１０１におけるＨＶ系トランジスタ領域１０２には、複数のＨＶ系トランジスタ（ＭＯＳトランジスタ）２０１が形成されている。ＨＶ系トランジスタ２０１は、素子領域２０２とゲート電極部２０３との交差部にそれぞれ配置されている。本例の場合、ゲート電極部２０３が、２つの素子領域２０２にまたがるようにして配置されて、１組（対）のＨＶ系トランジスタ２０１（２０１ａ，２０１ｂ）を構成している。素子領域２０２は、その周囲が、収縮応力の大きいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）２０４によって囲まれている。また、ゲート電極部２０３には開口２０３ａが形成されている。なお、各組のＨＶ系トランジスタ２０１，２０１は、通常、ＨＶ系トランジスタ領域１０２内にランダムに配置されている。
２ａ−２ａ線に沿う断面において、ＳＴＩ２０４は、Ｐ型のＳｉ（シリコン）基板１０中に底部を有し、上部がＳｉ基板１０の上面から突出している。ＨＶ系トランジスタ２０１のゲート電極部２０３は、たとえば図２（ａ）に示すように、Ｓｉ基板１０上に、４０ｎｍ厚程度のゲート下絶縁膜（第１の絶縁膜）１１を介して設けられている。ゲート電極部２０３としては、浮遊ゲート電極を形成するための第１の電極膜１２上に、開口２０３ａを有する、ゲート間絶縁膜（第３の絶縁膜）１３および第１の制御ゲート電極を形成するための第２の電極膜１４が下から順に形成され、さらに、その第２の電極膜１４上に、第２の制御ゲート電極を形成するための第３の電極膜１５が形成されている。この第３の電極膜１５は、開口２０３ａを介して、第１の電極膜１２と接続されている。そして、ゲート電極部２０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。
チャネル幅方向において、ＳＴＩ２０４は、ゲート下絶縁膜１１および第１の電極膜１２と側面を接し、その上面は、第１の電極膜１２の上面とほぼ一致している。ゲート間絶縁膜１３および第２の電極膜１４は、一部が第１の電極膜１２上に位置し、素子領域２０２間の、ＳＴＩ２０４の上面を覆うようにして設けられている。
一方、２ｂ−２ｂ線に沿う断面において、ゲート電極部２０３には、第１の電極膜１２と第３の電極膜１５との間に、開口２０３ａを有するゲート間絶縁膜１３および第２のゲート電極膜１４が形成されている。この開口２０３ａを通じて、第１の電極膜１２と第３の電極膜１５とが電気的に接続されている。
素子領域２０２に対応するＳｉ基板１０上には、たとえば図２（ｂ）に示すように、ゲート電極部２０３の側壁に沿って第４の絶縁膜からなるスペーサ膜１７が設けられている。また、素子領域２０２に対応するＳｉ基板１０の表面部には、ＬＤＤ構造を有する拡散層領域１８ａ（ｎ−），１８ｂ（ｎ＋）が形成されている。そして、ゲート電極部２０３，２０３間に挟まれた、この拡散層領域１８ａ，１８ｂ上を含む、ＳＴＩ２０４上には、第５の絶縁膜１９および第６の絶縁膜２０が形成されている。この断面におけるＳＴＩ２０４の上面は、Ｓｉ基板１０の上面とほぼ同じ高さとなっているが、Ｓｉ基板１０の上面よりも高くなってもよい。
図１（ｂ）に示すように、チップ上の周辺回路部１０１におけるＬＶ系トランジスタ領域１０３には、複数のＬＶ系トランジスタ（ＭＯＳトランジスタ）３０１が形成されている。ＬＶ系トランジスタ３０１は、素子領域３０２とゲート電極部３０３との交差部にそれぞれ配置されている。本例の場合、ゲート電極部３０３が、２つの素子領域３０２にまたがるようにして配置されて、１組（対）のＬＶ系トランジスタ３０１（３０１ａ，３０１ｂ）を構成している。素子領域３０２は、その周囲が、収縮応力の大きいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）３０４によって囲まれている。なお、各組のＬＶ系トランジスタ３０１，３０１は、通常、ＬＶ系トランジスタ領域１０３内にランダムに配置されている。
２ｃ−２ｃ線に沿う断面において、ＳＴＩ３０４は、Ｓｉ基板１０中に底部を有し、上部がＳｉ基板１０の上面から突出している。ＬＶ系トランジスタ３０１のゲート電極部３０３は、たとえば図２（ｃ）に示すように、Ｓｉ基板１０上に、８ｎｍ厚程度のゲート下絶縁膜（第２の絶縁膜）２１を介して設けられている。本実施形態においては、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０には、Ｐ−ｗｅｌｌ領域１０ａが形成されている。その結果、ＬＶ系トランジスタ３０１，３０１はＰ型の拡散層を有するｎ型トランジスタとなっている。一方、Ｐ−ｗｅｌｌ領域１０ａに代えてＮ−ｗｅｌｌ領域を形成し、Ｐ型の拡散層を形成すれば、ＬＶ系トランジスタ３０１，３０１はｐ型トランジスタとなる。ゲート電極部３０３としては、浮遊ゲート電極を形成するための第１の電極膜１２上に、開口３０３ａを有する、ゲート間絶縁膜（第３の絶縁膜）１３および第１の制御ゲート電極を形成するための第２の電極膜１４が下から順に形成され、さらに、その第２の電極膜１４上に、第２の制御ゲート電極を形成するための第３の電極膜１５が形成されている。この第３の電極膜１５は、開口３０３ａを介して、第１の電極膜１２と接続されている。そして、ゲート電極部３０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。ゲート間絶縁膜１３および第２の電極膜１４は、一部が第１の電極膜１２上に位置し、素子領域３０２間の、ＳＴＩ３０４の上面を覆うようにして設けられている。
チャネル長方向において、ＳＴＩ３０４は、ゲート下絶縁膜２１および第１の電極膜１２と側面を接し、その上面は、ゲート下絶縁膜２１の上面よりも高く、第１の電極膜１２の上面よりか低くなっている。また、このＬＶ系トランジスタ領域１０３のゲート下絶縁膜２１の上面は、ＨＶ系トランジスタ領域１０２のゲート下絶縁膜１１の上面とほぼ同じ高さとなっている。
図１（ｃ）に示すように、チップ上のメモリセル部４０１におけるセル領域（セルアレイ）１０４には、複数のメモリセルトランジスタＭＣが形成されている。メモリセルトランジスタＭＣは、積層ゲート電極構造のゲート電極部４０３を有するＭＯＳトランジスタであって、ワード線（制御ゲート電極）ＷＬとビット線ＢＬとの交差部にそれぞれ配置されている。ゲート電極部４０３は制御ゲート電極と浮遊ゲート電極とからなり、メモリセルトランジスタＭＣは、たとえば、ＦＮトンネル電流を用いて浮遊ゲート電極に対する電荷（電子）の出し入れを行うことにより、データの書き換え（書き込みおよび消去）が行われる。通常は、浮遊ゲート電極に電子が注入された状態を“０”書き込み、電子が注入されない状態を“１”書き込みとしている。浮遊ゲート電極は素子領域４０２に対応して設けられ、ワード線ＷＬは、複数の素子領域４０２にまたがるようにして配置されている。素子領域４０２は、その周囲が、収縮応力の大きいＰＳＺ膜などの塗布膜を埋め込んでなる素子分離領域（ＳＴＩ）４０４によって囲まれている。
２ｄ−２ｄ線に沿う断面において、ＳＴＩ４０４は、Ｓｉ基板１０中に底部を有し、上部がＳｉ基板１０の上面から突出している。メモリセルトランジスタＭＣのゲート電極部４０３は、たとえば図２（ｄ）に示すように、Ｓｉ基板１０上に、トンネル絶縁膜としての８ｎｍ厚程度のゲート下絶縁膜（第２の絶縁膜）２１を介して設けられた浮遊ゲート電極となる第１の電極膜１２、この第１の電極膜１２の上面および側面からＳＴＩ４０４上に連続して形成されたゲート間絶縁膜（第３の絶縁膜）１３を介して設けられた第１の制御ゲート電極となる第２の電極膜１４、および、第２の制御ゲート電極となる第３の電極膜１５を積層してなる構成とされている。ゲート電極部４０３上には、低抵抗化のための金属サリサイド膜１６が設けられている。
チャネル長方向において、ＳＴＩ４０４は、ゲート下絶縁膜２１および第１の電極膜１２と側面を接し、その上面は、ゲート下絶縁膜２１の上面よりも高く、第１の電極膜１２の上面よりか低くなっている。
また、このセル領域１０４のＳｉ基板１０の上面は、ＬＶ系トランジスタ領域１０３のＳｉ基板１０の上面とほぼ同じ高さとなっている。そのため、ＬＶ系トランジスタ領域１０３とセル領域１０４のゲート下絶縁膜２１の上面は一致している。セル領域１０４に対応するＳｉ基板１０には、Ｐ−ｗｅｌｌ領域１０ａが形成されている。また、このＰ−ｗｅｌｌ領域１０ａの下にはＮ−ｗｅｌｌ領域１０ｂが形成されている。
なお、ＮＡＮＤ型フラッシュメモリの場合、所定個のメモリセルトランジスタＭＣが直列に接続され、そのセル列の一端がドレイン側セレクトトランジスタを介してビット線ＢＬに、他端がソース側セレクトトランジスタを介してソース線に、それぞれ接続されている。
ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト（上層配線）２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト（上層配線）２０６とが、形成されている。
また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト（上層配線）３０５が、形成されている。
また、ＳＴＩ２０４，３０４，４０４はＰＳＺ膜の単層膜でなく、Ｓｉ基板１０と接する部分にシリコン酸化膜などの絶縁膜が形成された２層構造としていてもよい。少なくとも、Ｓｉ基板１０間（Ｓｉ基板１０の主平面の表面より低い位置）に形成しないと、ＰＳＺ膜の応力により結晶欠陥が発生してしまうからである。
本実施形態の特徴について詳細に説明する。ＨＶ系トランジスタ領域１０２とＬＶ系トランジスタ領域１０３とで素子分離構造が異なる。すなわち、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４は、その上面が、ＳＴＩ３０４の上面よりも高く形成されている。また、その底面が、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の底面よりも、ゲート下絶縁膜１１とゲート下絶縁膜２１との膜厚差の分だけ上方に位置している。これに対し、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４は、その上面が、ゲート間絶縁膜１３および第２の電極膜１４の厚さの分だけ、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の最上面よりも下方に位置している。これにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の上面に位置する第２の電極膜１４からＳＴＩ２０４の底部までの距離を大きく保つことができ、反転リークの増加を抑えることができる。一方、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４は、結晶欠陥の発生を防止できる程度に浅く（断面積または体積を小さく）することが可能となる。
また、ＨＶ系トランジスタ２０１のゲート長は、ソース・ドレイン間に高電圧を加えてもブレイクダウンしないように、１μｍ〜１０μｍと長くなっている。一方、ＬＶ系トランジスタ３０１のゲート長は、高速動作のために、０．１５μｍ〜０．５μｍと短くなっている。すなわち、チャネル長方向において、ＨＶ系トランジスタ２０１の素子領域２０２は、ＬＶ系トランジスタ３０１の素子領域３０２よりも長くなる。この結果、ＨＶ系トランジスタ２０１はＰＳＺ膜の応力に対して強い構造を有しているといえ、チャネル長方向におけるＳＴＩ２０４の断面積が大きくなっても結晶欠陥が発生しにくい。
なお、ゲート下絶縁膜１１，２１の上面の高さがほぼ等しいので、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３は、それぞれ、同一の高さとなるようにして形成されている。その結果、第８の絶縁膜２３などの下面が平坦になり、加工マージンが向上する。
次に、図３〜図１６を参照して、上述したＮＡＮＤ型フラッシュメモリの製造方法について説明する。なお、各図（ａ）は図２（ａ）にそれぞれ対応する断面であり、各図（ｂ）は図２（ｂ）にそれぞれ対応する断面であり、各図（ｃ）は図２（ｃ）にそれぞれ対応する断面図であり、各図（ｄ）は図２（ｄ）にそれぞれ対応する断面図である。
まず、図３（ａ）〜（ｄ）に示すように、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３の高さを揃えるために、ＨＶ系トランジスタ領域１０２に対応するＳｉ基板１０の上面をエッチングする。
次いで、図４（ａ）〜（ｄ）に示すように、Ｓｉ基板１０の全面に、ＨＶ系トランジスタ２０１のゲート下絶縁膜１１となる、たとえばシリコン酸化膜などの第１の絶縁膜を、４０ｎｍ程度の厚さとなるように堆積する。なお、第１の絶縁膜の形成に前後して、ＬＶ系トランジスタ領域１０３およびセル領域１０４に対応するＳｉ基板１０の表面部には、それぞれ、Ｐ−ｗｅｌｌ領域１０ａが形成される。さらに、セル領域１０４のＰ−ｗｅｌｌ領域１０ａの下にはＮ−ｗｅｌｌ領域１０ｂが形成される。なお、ＬＶ系トランジスタ３０１をｐ型トランジスタにする場合には、Ｐ−ｗｅｌｌ領域１０ａに代えて、Ｎ−ｗｅｌｌ領域を形成する。
次いで、図５（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＬＶ系トランジスタ領域１０３に対応するＳｉ基板１０の上面に形成された第１の絶縁膜を除去し、ＬＶ系トランジスタ３０１のゲート下絶縁膜２１となる、たとえばシリコン酸化膜などの第２の絶縁膜を、また、セル領域１０４に対応するＳｉ基板１０の上面には、メモリセルトランジスタＭＣのゲート下絶縁膜（トンネル絶縁膜）２１となる第２の絶縁膜を、それぞれ８ｎｍ程度の厚さとなるように形成する。
次いで、図６（ａ）〜（ｄ）に示すように、メモリセルトランジスタＭＣの浮遊ゲート電極となる、たとえばポリシリコンなどの第１の電極膜１２を全面に堆積するとともに、その上に、ＳＴＩ２０４，３０４，４０４を形成するための、たとえばシリコン窒化膜などの第１のマスク材３１を堆積させる。
次いで、図７（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＳＴＩ２０４，３０４，４０４を形成するための素子分離溝２０４ａ，３０４ａ，４０４ａを形成する。
ここで、ゲート下絶縁膜１１，２１とＳｉ基板１０との間に選択比が有る状態でエッチングを行った場合、たとえば、ゲート下絶縁膜１１，２１よりもＳｉ基板１０のエッチングレートが高い場合、素子分離溝３０４ａ，４０４ａの底面の位置は、ＬＶ系トランジスタ領域１０３とセル領域１０４とでほぼ同じである。なお、素子分離溝は幅が細くなるとエッチングレートが下がるため、ＬＶ系トランジスタ領域１０３の素子分離溝３０４ａの底面よりもセル領域１０４の素子分離溝４０４ａの底面のほうが浅くなる場合がある。よって、「素子分離溝３０４ａ，４０４ａの底面の位置は、ＬＶ系トランジスタ領域１０３とセル領域１０４とでほぼ同じである」とは、ＬＶ系トランジスタ領域１０３とセル領域１０４とを同時に同じ条件でエッチングを行った場合を意味する。
一方、素子分離溝２０４ａ，３０４ａの底面は、ゲート下絶縁膜１１の膜厚がゲート下絶縁膜２１の膜厚よりも厚いため、ＨＶ系トランジスタ領域１０２の素子分離溝２０４ａのほうが、ＬＶ系トランジスタ領域１０３の素子分離溝３０４ａよりも、浅くなっている。ここで、ゲート下絶縁膜１１，２１のエッチングレートに対してＳｉ基板１０のエッチングレートが２倍の場合、ゲート下絶縁膜１１，２１の膜厚差の分（この例の場合、約３０ｎｍ）だけ浅くなる。
次いで、図８（ａ）〜（ｄ）に示すように、素子分離溝２０４ａ，３０４ａ，４０４ａ内にそれぞれＰＳＺ膜などの塗布膜を埋め込み、たとえばマスク材３１をストッパとしてＣＭＰを行うことにより、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４、および、セル領域１０４のＳＴＩ４０４を形成する。
次いで、図９（ａ）〜（ｄ）に示すように、エッチングによりＳＴＩ２０４，３０４，４０４の上面の高さを第１の電極膜１２の上面の高さに合せる。
次いで、図１０（ａ）〜（ｄ）に示すように、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４およびセル領域１０４のＳＴＩ４０４の上部をエッチングする。その結果、ＳＴＩ３０４およびＳＴＩ４０４の上面の高さが、第１の電極膜１２の上面の高さよりも下がる（エッチバック加工）。このとき、ＨＶ系トランジスタ領域１０２はフォトレジストなどで覆われており、ＳＴＩ２０４の上部はエッチングされない。
本実施形態においては、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面の高さを、セル領域１０４のＳＴＩ４０４と同様に、第１の電極膜１２の上面の高さよりも下げた点がポイントとなる。つまり、従来から、セル領域においては、カップリング容量を増加させるために、ＳＴＩの上面を第１の電極膜の上面よりも下げていた。しかし、素子分離用絶縁膜に収縮応力の大きいＰＳＺ膜などを用いることにより、ＬＶ系トランジスタ領域での結晶欠陥の発生が問題となってきたため、ＬＶ系トランジスタ領域のＳＴＩの上面もセル領域のＳＴＩと同様に第１の電極膜の上面よりも下げることにした。
次いで、図１１（ａ）〜（ｄ）に示すように、第１のマスク材３１を除去した後、全面に、メモリセルトランジスタＭＣのゲート間絶縁膜１３を形成するための第３の絶縁膜、および、メモリセルトランジスタＭＣの第１の制御ゲート電極を形成するための第２の電極膜１４を、順に堆積する。
次いで、図１２（ａ）〜（ｄ）に示すように、後工程で形成されるメモリセルトランジスタＭＣの第２の制御ゲート電極となる第３の電極膜１５と第１，第２の電極膜１２，１４とを電気的に接続するため、ＨＶ系トランジスタ領域１０２およびＬＶ系トランジスタ領域１０３の一部の第２の電極膜１４と第３の絶縁膜１３とを剥離して開口２０３ａ，３０３ａを形成した後、全面に、第３の電極膜１５および絶縁膜３２とを順に堆積させる。
次いで、図１３（ａ）〜（ｄ）に示すように、リソグラフィー技術とエッチング技術とを用いて、ＨＶ系トランジスタ２０１のゲート電極部２０３、ＬＶ系トランジスタ３０１のゲート電極部３０３、および、メモリセルトランジスタＭＣのゲート電極部４０３を、それぞれ加工（パターニング）する。また、たとえば図１３（ｂ）に示すように、素子領域２０２に対応するＳｉ基板１０の表面部にＮ型不純物を打ち込んで拡散層領域１８ａを形成する。そして、第４の絶縁膜を堆積した後、異方性エッチング技術を用いて、ゲート電極部２０３の側壁部にＨＶ系トランジスタ２０１のゲート側壁構造であるスペーサ膜１７を形成する（ゲート側壁構造であるスペーサ膜は、ＬＶ系トランジスタ３０１のゲート電極部３０３に対しても同様に形成される）。その後、Ｓｉ基板１０の表面部に選択的にＮ型不純物を打ち込んで拡散層領域１８ｂを形成する。
なお、第４の絶縁膜としては、第１の電極膜１２、第２の電極膜１４、および、第３の電極膜１５との間に所望のエッチング選択比が得られる絶縁膜を用いることが好ましい。また、ｐ型トランジスタを形成したい場合はＮ型不純物に代えてＰ型不純物を打ち込めばよい。
次いで、図１４（ａ）〜（ｄ）に示すように、全面に、第５の絶縁膜１９および第６の絶縁膜２０を順に堆積させる。
次いで、図１５（ａ）〜（ｄ）に示すように、エッチング技術を用いて、ＨＶ系トランジスタ２０１およびＬＶ系トランジスタ３０１のゲート電極部２０３，３０３上の、絶縁膜３２、第５の絶縁膜１９、第６の絶縁膜２０を剥離した後、金属サリサイド膜１６を形成する。
次いで、図１６（ａ）〜（ｄ）に示すように、全面に、第７の絶縁膜２２および第８の絶縁膜２３を順に堆積させる。
最後に、一般的なコンタクト形成工程と配線形成工程とを経て、図１および図２に示した構成のＮＡＮＤ型フラッシュメモリが完成する。すなわち、ＨＶ系トランジスタ領域１０２においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト２０５と、第５の絶縁膜１９、第６の絶縁膜２０、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、拡散層領域１８ｂにつながるコンタクト２０６とが形成される。また、ＬＶ系トランジスタ領域１０３においては、第７の絶縁膜２２および第８の絶縁膜２３を貫通し、金属サリサイド膜１６につながるコンタクト３０５が形成される。また、セル領域１０４においては、図示していない、ソース線コンタクトとソース線およびビット線コンタクトとビット線などが形成される。
上記したように、ＨＶ系トランジスタ領域のＳＴＩとＬＶ系トランジスタ領域のＳＴＩとを同時に形成するプロセスにおいて、埋め込み素子分離用絶縁膜にＰＳＺ膜のような収縮応力の大きい塗布膜を用いる場合、周辺回路部のＬＶ系トランジスタ領域内の埋め込み素子分離用絶縁膜に対してエッチバック加工を行う、つまり、ＬＶ系トランジスタ領域のＳＴＩの上面の高さを、セル領域のＳＴＩと同様に、第１の電極膜の上面の高さよりも下げるようにしている。すなわち、ＬＶ系トランジスタ領域のＳＴＩの上面の高さを、ＨＶ系トランジスタのＳＴＩの上面の高さよりも低くするようにしている。これにより、ＨＶ系トランジスタのゲート下絶縁膜とＬＶ系トランジスタのゲート下絶縁膜との膜厚差程度の深さの違いを有するものの、埋め込み素子分離用絶縁膜を掘り下げた分だけ、上面の高さがＨＶ系トランジスタ領域のＳＴＩよりも低い、ＬＶ系トランジスタ領域のＳＴＩを形成できる。したがって、その掘り下げた分だけ、ＬＶ系トランジスタ領域のＳＴＩでの埋め込み素子分離用絶縁膜の膜厚（膜量）を削減できるため、収縮応力を緩和することが可能となり、ＬＶ系トランジスタ領域での結晶欠陥の発生を抑制できるとともに、ＨＶ系トランジスタ領域では十分な膜厚を有する埋め込み素子分離用絶縁膜によって、ＳＴＩ反転リークの増加を抑制することが可能となるものである。
また、周辺回路部のＬＶ系トランジスタ領域の埋め込み素子分離用絶縁膜の高さを、セル領域の埋め込み素子分離用絶縁膜の落とし込みと同時に下げることにより、このＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なるＮＡＮＤ型フラッシュメモリを容易に実現できる。
［第２の実施形態］
図１７は、本発明の第２の実施形態にしたがった、半導体装置の構成例を示すものである。なお、本実施形態では、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる半導体装置として、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。因みに、本実施形態は、素子分離用溝を形成する際の、ゲート下絶縁膜とＳｉ基板とのエッチング条件を変更した場合の例である。また、第１の実施形態と同一部分には同一の符号を付して、詳しい説明は割愛する。
すなわち、本実施形態のＮＡＮＤ型フラッシュメモリは、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４’の底面（下面の高さ）が、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の底面と同じ高さを有して構成されている（セル領域１０４のＳＴＩ４０４の底面も高さは同じ）。
ＨＶ系トランジスタ領域１０２のＳＴＩ２０４’は、その上面の高さが、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面よりも、エッチバック加工の分だけ高くなっている。つまり、ＳＴＩ２０４’は、ＳＴＩ３０４と上面の高さの差分だけ、底部から上面までの高さがＳＴＩ３０４よりも高く形成されている。同様に、ＳＴＩ２０４’は、ＳＴＩ４０４と上面の高さの差分だけ、底部から上面までの高さがＳＴＩ４０４よりも高く形成されている。ただし、素子分離溝は幅が細くなるとエッチングレートが下がるため、「ＳＴＩ２０４’は、ＳＴＩ４０４と上面の高さの差分だけ、底部から上面までの高さがＳＴＩ４０４よりも高く形成」とは、ＨＶ系トランジスタ領域１０２とセル領域１０４とを同時に同じ条件でエッチングを行った場合を意味する。
図１８は、下面の高さが同じ素子分離用溝を形成する際の製造方法を示すものである。なお、図３から図６の工程までは第１の実施形態と同様の工程であるため説明を省略する。また、同図（ａ）は、第１の実施形態の説明で用いた図７（ａ）に、同図（ｂ）は図７（ｂ）に、同図（ｃ）は図７（ｃ）に、同図（ｄ）は図７（ｄ）に、それぞれ対応するものである。
たとえば、図１８（ａ）〜（ｄ）に示すように、ゲート下絶縁膜１１，２１が形成されたＳｉ基板１０上に、第１の電極膜１２および第１のマスク材３１を順に堆積させた状態において、リソグラフィー技術とエッチング技術とを用いて、ＳＴＩ２０４’，３０４，４０４を形成するための素子分離溝２０４ａ’，３０４ａ，４０４ａを形成する。この場合、ゲート下絶縁膜１１，２１とＳｉ基板１０との選択比がない状態でエッチングが行われる。
エッチングの選択比がないと、素子分離溝２０４ａ’，３０４ａ，４０４ａの下面は、ＨＶ系トランジスタ領域１０２、ＬＶ系トランジスタ領域１０３およびセル領域１０４において、共に同じ位置（深さ）になる。言い換えれば、ゲート下絶縁膜１１，２１の上面から素子分離溝２０４ａ’，３０４ａ，４０４ａの底面までの高さが、全て等しいことになる。
本実施形態の場合も、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面は、セル領域１０４のＳＴＩ４０４と同様に、第１の電極膜１２の上面の高さよりも下げるようにしているので、各ＳＴＩ２０４’，３０４，４０４のチャネル長方向における体積（断面積）の関係は、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４’＞ＬＶ系トランジスタ領域１０３のＳＴＩ３０４＝セル領域１０４のＳＴＩ４０４となる。
このように、本実施形態によれば、第１の実施形態の場合（ＳＴＩ２０４）に比べて、ＨＶ系トランジスタ２０１のＳＴＩ２０４’をより深く形成することが可能となる。その結果、第１の実施形態の効果に加えて、ＨＶ系トランジスタ領域１０２での埋め込み素子分離用絶縁膜下の反転チャネルを効果的に防止できるようになるものである。
なお、上記した各実施形態においては、いずれも、ＮＡＮＤ型フラッシュメモリを例に説明したが、これに限らず、ＬＶ系トランジスタ領域とＨＶ系トランジスタ領域とで素子分離構造の異なる各種の半導体装置に同様に適用できる。
また、ＰＳＺ膜に限らず、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）またはＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ）などの塗布膜のほか、収縮応力の大きい各種の絶縁膜を用いることも可能である。
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
本発明の第１の実施形態にしたがった、半導体装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示す平面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの構成例を示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。 本発明の第２の実施形態にしたがった、半導体装置（ＮＡＮＤ型フラッシュメモリ）の構成例を示す断面図。 第２の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図。
符号の説明
１０１…周辺回路部、１０２…ＨＶ系トランジスタ領域、１０３…ＬＶ系トランジスタ領域、１０４…セル領域（セルアレイ）、２０１…ＨＶ系トランジスタ、２０４…ＳＴＩ（ＨＶ系用）、３０１…ＬＶ系トランジスタ、３０４…ＳＴＩ（ＬＶ系用）、４０１…メモリセル部、４０４…ＳＴＩ（セル用）、ＭＣ…メモリセルトランジスタ。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上の第１のトランジスタ領域に設けられた第１のゲート絶縁膜、および、前記半導体基板上の第２のトランジスタ領域に設けられた、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上にそれぞれ形成された第１のゲート電極部を有する複数の第１のＭＯＳトランジスタと、
    前記第２のゲート絶縁膜上にそれぞれ形成された第２のゲート電極部を有する複数の第２のＭＯＳトランジスタと、
    前記第１のトランジスタ領域の、前記複数の第１のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に絶縁膜を埋め込んでなる第１の素子分離領域と、
    前記第２のトランジスタ領域の、前記複数の第２のＭＯＳトランジスタの相互間に配設された、前記半導体基板中に前記絶縁膜を埋め込んでなる第２の素子分離領域と
    を具備し、
    前記第２の素子分離領域は、その上面の高さが、前記第１の素子分離領域の上面の高さよりも低く形成されていることを特徴とする半導体装置。
  2. さらに、複数のメモリセルトランジスタが配置されるとともに、前記複数のメモリセルトランジスタの相互間に対応する前記半導体基板中に前記絶縁膜を埋め込んでなる第３の素子分離領域が配設されたメモリセル領域を有し、
    前記第２の素子分離領域は、その上面および下面の高さが、前記第３の素子分離領域の上面および下面の高さと等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の素子分離領域は、その下面の高さが、前記第２の素子分離領域の下面の高さと等しいか、もしくは、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜との膜厚差の分だけ、前記第２の素子分離領域の下面の高さよりも高いことを特徴とする請求項１に記載の半導体装置。
  4. 半導体基板上の第１のトランジスタ領域に第１のゲート絶縁膜を形成するとともに、前記半導体基板上の第２のトランジスタ領域に、上面が前記第１のゲート絶縁膜の上面と同じ高さになるようにして、前記第１のゲート絶縁膜よりも膜厚の薄い第２のゲート絶縁膜を形成し、
    前記第１のトランジスタ領域に、第１の素子分離領域を形成するための第１の溝、および、前記第２のトランジスタ領域に、第２の素子分離領域を形成するための第２の溝を形成し、
    前記第１のトランジスタ領域の、前記第１の溝内に絶縁膜を埋め込んで前記第１の素子分離領域を形成するとともに、前記第２のトランジスタ領域の、前記第２の溝内に前記絶縁膜を埋め込んで前記第２の素子分離領域を形成した後、前記第２の素子分離領域の形成に用いた前記絶縁膜の上部の一部を除去して、前記第２の素子分離領域の上面を前記第１の素子分離領域の上面よりも低く形成し、
    前記第１の素子分離領域が形成された前記第１のトランジスタ領域に、前記第１のゲート絶縁膜を介して、第１のゲート電極部をそれぞれ有する複数の第１のＭＯＳトランジスタを形成するとともに、前記第２の素子分離領域が形成された前記第２のトランジスタ領域に、前記第２のゲート絶縁膜を介して、第２のゲート電極部をそれぞれ有する、前記複数の第１のＭＯＳトランジスタよりも低電圧で動作する複数の第２のＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
  5. さらに、
    上面が前記第２のゲート絶縁膜の上面と同じ高さになるようにして、前記半導体基板上のメモリセル領域に、前記第２のゲート絶縁膜と同じ膜厚の第３のゲート絶縁膜を形成し、
    前記メモリセル領域に、前記第２の溝と同じ深さの、第３の素子分離領域を形成するための第３の溝を形成し、
    前記メモリセル領域の、前記第３の溝内に前記絶縁膜を埋め込んで第３の素子分離領域を形成した後、前記第３の素子分離領域の形成に用いた前記絶縁膜の上部の一部を除去し、
    前記第３の素子分離領域が形成された前記メモリセル領域に、前記第３のゲート絶縁膜を介して、第３のゲート電極部をそれぞれ有する複数のメモリセルトランジスタを形成する工程を具備し、
    前記第２の素子分離領域の上面を前記第１の素子分離領域の上面よりも低く形成する工程は、前記第３の素子分離領域の形成に用いた前記絶縁膜の上部の一部を除去するのと同時に行われることを特徴とする請求項４に記載の半導体装置の製造方法。
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