JP2004111917A

JP2004111917A - 半導体装置及びその製造方法、不揮発性半導体記憶装置及びその製造方法、並びに不揮発性半導体記憶装置を備える電子装置

Info

Publication number: JP2004111917A
Application number: JP2003196056A
Authority: JP
Inventors: Yuichiro Murahama; 村　濱　優一郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-07-23
Filing date: 2003-07-11
Publication date: 2004-04-08

Abstract

【課題】異なる酸化膜厚を有する装置を高い歩留まりで得ることが可能な、半導体装置及びその製造方法、不揮発性半導体記憶装置及びその製造方法、並びに不揮発性半導体記憶装置を備える電子装置を提供する。
【解決手段】半導体基板１０１の表面に膜厚の異なるゲート絶縁膜を形成する領域の間で高さに段差を設けることで、以降の工程で異なる膜厚のゲート絶縁膜を形成した状態において、ゲート絶縁膜１１０、１１１の表面の高さが平坦になる。これにより、異なる酸化膜厚を有しつつ、ゲート電極形成時に下地となるゲート絶縁膜１１０、１１１の上面が平坦化されるので、素子分離形成後のＣＭＰ後にシリコン酸化膜１１５にＮＨ_４Ｆ等にてエッチングをした際にも、従来ゲート絶縁膜の膜厚の相違が招いていたエッチング液の界面への進行によりシリコン酸化膜１１５が過剰に削られて、ゲート絶縁膜の初期不良を発生させたり、寿命が短くなる問題を防ぐことができる。
【選択図】　図１５

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、不揮発性半導体記憶装置及びその製造方法、不揮発性半導体記憶装置を備える電子装置に関する。
【０００２】
【従来の技術】
従来の半導体装置において、膜厚の異なる酸化膜を形成する場合、半導体基板上に熱酸化法により第１の膜厚分酸化させ、フォトリソグラフィ法、エッチング技術を用いて一方の能動領域上に残存させる。次に、第１の酸化膜厚とは異なる第２の膜厚を有する酸化膜を、上記工程と同様に熱酸化法を用いて他方の能動領域上に形成する。このようにして、同一半導体基板上に異なる膜厚の酸化膜を形成する。
【０００３】
しかし、異なる酸化膜厚を有するが故に、酸化膜形成後のゲート電極材の堆積時もしくは堆積したゲート電極材のフォトリソグラフィ及び反応性イオンエッチング（以下、ＲＩＥという）等によるパターニング加工時、また素子分離形成後における埋め込み絶縁膜の化学的機械的研磨（以下、ＣＭＰという）時に所望のパターニングを行うことが困難となり、場合によっては能動領域上においてパターン崩れ等の影響から酸化膜の初期不良を発生させたり、装置寿命が短くなる等の問題があった。
【０００４】
また、トレンチを用いた素子分離法は、シリコン基板中に溝を形成し、その溝を化学的気相成長法（以下、ＣＶＤという）等により絶縁膜を埋め込んで素子分離領域を形成する、というものである。ゲート絶縁膜を半導体基板上に形成してからトレンチ素子分離を行う方法もある。
【０００５】
以下に、異なる膜厚を有する酸化膜を形成すると共にトレンチを用いて素子分離を行う方法について、図面を参照して説明する。
【０００６】
図４６に示されたように、半導体基板３０１上にシリコン酸化膜３０２を熱酸化法により形成する。
【０００７】
図４７に示されたように、フォトリソグラフィ工程によりフォトレジスト膜３０４を形成し、フッ化水素及びフッ化アンモニウム等を用いたウェットエッチングもしくはＲＩＥ工程によりフォトレジスト膜３０４で覆われていない領域を除去するようにパターニングを行う。
【０００８】
フォトレジスト膜３０４で覆われていない領域上に、シリコン酸化膜３０２と異なる膜厚のシリコン酸化膜３０３を同様な熱酸化法により形成する。これにより、図４８のように同一半導体基板３０１上に異なる膜厚のシリコン酸化膜３０２及び３０３を形成する。
【０００９】
図４９のように、第１層のゲート電極材として多結晶シリコン膜３０５、ＣＭＰ法においてストッパ材となるシリコン窒化膜３０６を順次形成する。
【００１０】
図５０に示されたように、フォトリソグラフィ法を用いて能動領域を覆うフォトレジスト膜３０７を形成する。このフォトレジスト膜３０７を用いて、能動領域上のシリコン酸化膜３０２、多結晶シリコン膜３０５、シリコン窒化膜３０６を残存させ、素子分離領域上の膜を除去するようにパターニングを行い、さらに素子分離領域における半導体基板３０１の表面部分にＲＩＥを行って溝を形成する。ここで、半導体基板３０１の溝３２０の底面には、図示されたような厚いゲート絶縁膜を形成する領域よりも薄いゲート絶縁膜を形成する領域の方が低い段差３５０が形成される。この後、図５１に示されたようにフォトレジスト膜３０７を除去する。
【００１１】
図５２に示されたように、ＣＶＤ法等を用いてシリコン酸化膜３１１を堆積して溝３２０に埋め込む。
【００１２】
シリコン酸化膜３１１の表面には、能動領域上及び素子分離領域上に凹凸が存在することから、ＣＭＰ法を用いて表面の平滑化を行う。膜厚の厚いシリコン酸化膜３０２上のシリコン窒化膜３０６と、膜厚の薄いシリコン酸化膜３０３上のシリコン窒化膜とは表面の高さにずれがある。しかし、シリコン窒化膜３０６上のシリコン酸化膜３１１が残存しないように完全に取り除く必要がある。そこで、図５２において一点鎖線Ｌで示された高さまでＣＭＰを行い、図５３に示されたようにシリコン窒化膜３０６の表面を削る必要がある。ここで、膜厚の厚いシリコン酸化膜３０２上のシリコン窒化膜３０６ａは表面を多く削られるので、その膜厚Ｘ１は、膜厚の薄いシリコン酸化膜３０３上のシリコン窒化膜３０６ｂの膜厚Ｘ２よりも薄くなる。
【００１３】
後のゲート電極の加工の際に、素子分離領域脇の段差が大きいと加工マージンが劣化するので、予め段差緩和のためにフッ化アンモニウム等を用いて図５４のように素子分離領域におけるシリコン酸化膜３１１をエッチングし高さを低くしておく。
【００１４】
図５５のように、多結晶シリコン膜３０５上のシリコン窒化膜３０６、３０６ａをＲＩＥ、ケミカルドライエッチングもしくは燐酸等によるウェットエッチングを行って除去する。
【００１５】
次に、多結晶シリコン膜３０５の表面に存在する自然酸化膜を除去する処理を施す。そして多結晶シリコン膜を堆積し、フォトリソグラフィ工程及びＲＩＥ工程を経て、図５６に示されたようにゲート電極３０７を得る。
【００１６】
【発明が解決しようとする課題】
ここで、図５４に示されたシリコン酸化膜３１１を加工する工程において、上述したように膜厚が厚いシリコン酸化膜３０２上のシリコン窒化膜３０６ａは、膜厚が薄いシリコン酸化膜３０３上のシリコン窒化膜３０６ｂより薄いため、フッ化アンモニウム等のエッチング液が界面から進行してシリコン酸化膜３０２付近まで削られることになる。このシリコン酸化膜３０２はゲート絶縁膜として作用するものであり、ゲート絶縁膜の初期不良を発生させたり、寿命が短くなる問題を引き起こすことになる。さらには、ゲート絶縁膜に不良が生じると、後に形成した多結晶シリコン膜から成るゲート電極３０５が能動領域上の半導体基板３０１にまで接触して電位的に接合不良を起こすおそれもあった。
【００１７】
本発明は上記事情に鑑み、異なる酸化膜厚を有する装置を高い歩留まりで得ることが可能な、半導体装置及びその製造方法、不揮発性半導体記憶装置及びその製造方法、並びに不揮発性半導体記憶装置を備える電子装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の一態様による半導体装置は、半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜と、前記半導体基板の第２の能動領域上に前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜とを備える半導体装置であって、前記半導体基板における前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さが低いことを特徴とする。
【００１９】
また本発明の半導体装置は、半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜と、前記半導体基板の第２の能動領域上に前記第１の膜厚よりも薄い第２の膜厚を有する第２のゲート絶縁膜と、前記第１の能動領域と前記第２の能動領域間に設けられたトレンチ素子分離絶縁領域とを備えた半導体装置であって、前記トレンチ素子分離領域底面の前記第１の能動領域側部分の前記半導体基板面高さである第１の高さが、前記トレンチ素子分離領域底面の前記第２の能動領域側部分の前記半導体基板面高さである第２の高さよりも低いことを特徴とする。
【００２０】
本発明の一態様による半導体装置の製造方法は、半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜と、前記半導体基板の第２の能動領域上に前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜とを有する装置を製造する方法であって、前記半導体基板における前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さが低くなるように、前記半導体基板の表面部分に加工を行う工程を備えることを特徴とする。
【００２１】
あるいは本発明の一態様による半導体装置の製造方法は、半導体基板における第１の能動領域の表面を露出し第２の能動領域を覆うマスクを形成する工程と、前記マスクを用いて酸化法により前記第１の能動領域の表面上に第１の酸化膜を形成する工程と、前記マスク及び前記第１の酸化膜を除去し、前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面より高さが低くなるようにする工程と、前記第１及び第２の能動領域の表面上に第２の酸化膜を形成する工程と、前記第２の酸化膜のうち、前記第１の能動領域にあるものを残存させ前記第２の能動領域にあるものを除去する工程と、前記半導体基板における前記第１の能動領域の前記第２の酸化膜の表面上に、前記第２の酸化膜より膜厚が薄い第３の酸化膜を、前記第２の能動領域の表面上に前記第３の酸化膜と略膜厚が等しい第４の酸化膜を形成する工程とを備えることで、第１の能動領域上には前記第２及び第３の酸化膜を含む第１のゲート絶縁膜を形成し、前記第２の能動領域上には前記第４の酸化膜を含む第２のゲート絶縁膜を形成し、前記第１のゲート絶縁膜の表面と前記第２のゲート絶縁膜の表面との高さが略等しいことを特徴とする。
【００２２】
本発明の一態様による不揮発性半導体記憶装置は、メモリセルアレイと周辺回路とを備え、前記周辺回路に含まれるトランジスタは、半導体基板の第１の能動領域上に形成され、第１の膜厚を有する第１のゲート絶縁膜を有し、前記メモリセルアレイに含まれるトランジスタは、前記半導体基板の第２の能動領域上に形成され、前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜を有し、前記半導体基板における前記第１の能動領域の半導体基板表面が、前記第２の能動領域の半導体基板表面よりも高さが低いことを特徴とする。
【００２３】
また本発明の一態様による不揮発性半導体記憶装置は、メモリセルアレイと周辺回路とを備え、前記周辺回路に含まれるトランジスタは、半導体基板の第１の能動領域上に形成され、第１の膜厚を有する第１のゲート絶縁膜を有し、前記メモリセルアレイに含まれるトランジスタは、前記半導体基板の第２の能動領域上に形成され、前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜を有し、前記第１の能動領域と前記第２の能動領域との間に設けられたトレンチ素子分離絶縁領域の底面において、前記第１の能動領域側の前記半導体基板の表面の第１の高さが、前記第２の能動領域側の前記半導体基板の表面の第２の高さよりも低いことを特徴とする。
【００２４】
本発明の一態様によるメモリセルアレイと周辺回路とを備える不揮発性半導体記憶装置の製造方法は、前記周辺回路に含まれるトランジスタは、半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜を有し、前記メモリセルアレイに含まれるトランジスタは、前記半導体基板の第２の能動領域上に前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜を有し、前記第１の能動領域における前記半導体基板の表面が、前記第２の能動領域における前記半導体基板の表面よりも高さが低くなるように、前記半導体基板の表面部分に加工を行う工程を備えることを特徴とする。
【００２５】
本発明の一態様による電子装置は、カードインタフェースと、前記カードインタフェースに接続されたカードスロットと、前記カードスロットに電気的に接続されることが可能な電子カードとを備え、前記電子カードには、前記不揮発性半導体記憶装置が搭載されている。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２７】
（１）第１の実施の形態
図１〜図１４に、本発明の第１の実施の形態による半導体装置の構成及びその製造方法を工程別に示す。
【００２８】
図１に示されたように、半導体基板１０１上に約１０００Åの膜厚でシリコン酸化膜１０２を形成し、その表面上に約１０００Åの膜厚のシリコン窒化膜１０３を形成する。このシリコン窒化膜１０３は、膜厚の厚いゲート絶縁膜を形成する領域以外の領域を保護するために形成する。
【００２９】
図２のように、フォトリソグラフィ工程により、膜厚の厚いゲート絶縁膜を形成する領域が除去されたレジスト膜１０４をシリコン窒化膜１０３上に形成する。
【００３０】
図３のように、このレジスト膜１０４をマスクとしてシリコン窒化膜１０３にＲＩＥを行ってパターニングする。さらに、ウェットエッチングを行ってシリコン窒化膜１０３下のシリコン酸化膜１０２をパターニングすることで、厚いシリコン酸化膜を形成する領域を開口して半導体基板１０１の表面を露出する。
【００３１】
図４に示されたように、酸化工程を行いシリコン窒化膜１０３で覆われていない領域に例えば約６４０Åの膜厚のシリコン酸化膜１０５を形成する。この酸化工程は、例えばＬＯＣＯＳ法等を用いてもよい。この結果、シリコン酸化膜１０５が形成された領域における半導体基板１０１の表面と、シリコン酸化膜１０５が形成されずシリコン窒化膜１０３で保護された領域における半導体基板１０１の表面とにおいて、基板の高さに段差（ここでは、約３２０Å）が生じることになる。
【００３２】
このような基板の高さに段差を設けたのは、これ以降の工程で異なる膜厚のゲート絶縁膜を形成した状態において、ゲート絶縁膜の表面の高さが平坦であるようにするためである。従って、ゲート絶縁膜の膜厚の差（約３２０Å）に相当する分だけ半導体基板１０１の表面を落としこむように考慮した膜厚でシリコン酸化膜１０５を形成する必要がある。
【００３３】
図５に示されたように、燐酸等を用いたウェットエッチングを施しシリコン窒化膜１０３を除去し、フッ化水素、フッ化アンモニウム等を用いたウェットエッチングでシリコン酸化膜１０５、１０２を除去する。
【００３４】
図６のように、膜厚の厚いゲート絶縁膜を形成するため、熱酸化法により所望の膜厚（ここでは、約３２０Å）のシリコン酸化膜１０６を形成する。これにより、シリコン酸化膜１０６が、膜厚の厚いゲート絶縁膜を形成する領域と膜厚の薄いゲート絶縁膜を形成する領域との両方に形成される。
【００３５】
図７に示されたように、フォトリソグラフィ工程により膜厚の厚いゲート絶縁膜を形成する領域を保護するレジスト膜１０７を形成し、このレジスト膜１０７をマスクとしてウェットエッチングを行い薄い膜厚のゲート絶縁膜を形成する領域上のシリコン酸化膜１０６を除去する。
【００３６】
図８に示されたように、熱酸化法を用いてシリコン酸化膜を全体に形成する。これにより、厚い膜厚のゲート絶縁膜を形成する領域におけるシリコン酸化膜１０６上と、薄い膜厚のゲート絶縁膜を形成する領域における半導体基板１０１上とには、略等しい膜厚（ここでは、約８０Å）のシリコン酸化膜が形成される。この結果、厚い膜厚のゲート絶縁膜を形成する領域には約４００Åのゲート絶縁膜１１０が形成され、薄い膜厚のゲート絶縁膜を形成する領域には約８０Åのゲート絶縁膜１１１が形成されることになる。
【００３７】
図９に示されたように、ゲート絶縁膜１１０、１１１上に、例えば約１００Åの膜厚でゲート電極材として多結晶シリコン膜１１２、約１０００Åの膜厚でＣＭＰ工程における研磨ストッパ材となるシリコン窒化膜１１３を順に形成する。さらに、フォトリソグラフィ法を用いて能動領域を保護し素子分離領域が除去されたレジスト膜１１４を形成する。
【００３８】
このレジスト膜１１４を用いて、図１０に示されたように多結晶シリコン膜１１２、シリコン窒化膜１１３にパターニングを行い、ＲＩＥにより素子分離領域における半導体基板１０１に溝１２０を形成する。
【００３９】
ここで、半導体基板１０１の溝１２０の底面には段差１５０が生じる。この段差１５０は、図５６を用いて説明した従来の装置における段差３５０とは向きが異なり、膜厚の厚いゲート絶縁膜１１０が形成された領域から膜厚の薄いゲート絶縁膜１１１が形成された領域に向かって高くなるように形成される。
【００４０】
図１１に示されたように、ＣＶＤ法を用いてシリコン酸化膜１１５を堆積して溝１２０を埋め込む。
【００４１】
図１２のように、シリコン窒化膜１１３をストッパ材としてＣＭＰを行い、シリコン酸化膜１１５を平滑化する。
【００４２】
後のゲート電極加工の際に、素子分離脇における高さの段差が大きいと加工マージンを劣化させる。そこで、予め段差を緩和させるためフッ化アンモニウム等を用いて素子分離領域におけるシリコン酸化膜１１５にウェットエッチングを行い、点線Ｍで示されたように高さを低く設定しておく。
【００４３】
図１３のように、多結晶シリコン膜１１２上のシリコン窒化膜１１３をＲＩＥ、あるいはケミカルドライエッチング、あるいはまた燐酸等を用いたウェットエッチングにより除去する。
【００４４】
次に、多結晶シリコン膜１１２の表面上の自然酸化膜を除去する処理を施した後、多結晶シリコン膜を堆積し、図１４に示されたようにフォトリソグラフィ工程、ＲＩＥ工程を経て２層目のゲート電極１１６を形成する。
【００４５】
図１５に本実施の形態による半導体装置の一工程における縦断面を示し、図１６に従来の半導体装置の一工程における縦断面を示す。
【００４６】
図１６に示されたように、従来は厚いゲート絶縁膜３０２が形成される領域と、薄いゲート絶縁膜３０３が形成される領域とで、半導体基板３０１の高さは一致している。尚、ここで半導体基板３０１の高さとは、この場合は、半導体基板裏面（ゲート酸化膜等の非形成面）からゲート酸化膜３０２，３０３形成面までの距離を意味している。これにより、ゲート絶縁膜３０２、３０３の表面上の高さが膜厚の相違分だけ異なり、この上のシリコン窒化膜３０６の表面上の高さが異なってくる。上述したように、シリコン窒化膜３０６上のシリコン酸化膜３１１は完全に除去する必要があり、図示された位置までＣＭＰを行うと、厚いゲート絶縁膜３０２が形成された領域上のシリコン窒化膜３０６ａは、薄いゲート絶縁膜３０３が形成された領域上のシリコン窒化膜３０６ｂより膜厚が薄くなる。この結果、シリコン酸化膜３１１にエッチングを行った際にシリコン窒化膜３０６ａ側の方がよりシリコン酸化膜３１１が大きく除去され、ゲート絶縁膜３０２付近まで除去されて酸化膜の不良を招くことになる。
【００４７】
一方、図１５に示されたように、本実施の形態では厚いゲート絶縁膜１１０が形成される領域と、薄いゲート絶縁膜１１１が形成される領域とで、ゲート絶縁膜１１０、１１１の高さの相違分が吸収されるように半導体基板１０１の高さが異なっている。これにより、ゲート絶縁膜１１０、１１１の表面上の高さが略一致し、この上のシリコン窒化膜１１３の高さが略一致する。従って、シリコン酸化膜１１５にＣＭＰを行う工程において、膜厚の異なるゲート絶縁膜１１０、１１１上のそれぞれのシリコン窒化膜１１３が同じ高さでＣＭＰを停止することができる。
【００４８】
このように本実施の形態によれば、厚い膜厚のゲート絶縁膜１１０を形成する領域で半導体基板１０１の表面が低くなるようにすることで、ゲート電極材となる多結晶シリコン膜１１２を形成する表面上においては、膜厚の異なるゲート絶縁膜１１０、１１１の表面において段差が殆ど存在せず平坦化される。これにより、従来発生していた、膜厚の異なるゲート絶縁膜間に段差が存在した状態で、その表面上にゲート電極材を堆積し素子分離を行った場合に発生していたゲート絶縁膜の初期不良や装置寿命の劣化、半導体基板へのリークの発生等の問題を回避することが可能である。
【００４９】
（２）第２の実施の形態
本発明の第２の実施の形態による半導体装置の構成及びその製造方法を工程別に図１７〜図３０に示す。
【００５０】
本実施の形態は上記第１の実施の形態に対し、構成を一部変更したものに相当する。上記第１の実施の形態では、図１〜図１４に示されたようにシリコン酸化膜１０２上にシリコン窒化膜１０３を形成し、レジスト膜１０４をマスクとして、膜厚の厚いゲート絶縁膜を形成する領域上のシリコン酸化膜１０２及びシリコン窒化膜１０３をウェットエッチングにより除去している。これに対し、本実施の形態ではシリコン酸化膜上にシリコン窒化膜は形成せず、膜厚の厚いゲート絶縁膜を形成する領域上のシリコン酸化膜をウェットエッチングでなくＲＩＥにより除去する。
【００５１】
図１７に示されたように、半導体基板２０１上に約１０００Åの膜厚でシリコン酸化膜２０２を形成する。上述したように、シリコン酸化膜２０２上には、膜厚の厚いゲート絶縁膜を形成する領域以外の領域を保護するシリコン窒化膜の形成は行わない。
【００５２】
この状態で、図１８のようにフォトリソグラフィ工程により、膜厚の厚いゲート絶縁膜を形成する領域が除去されたレジスト膜２０４をシリコン酸化膜２０２上に形成する。
【００５３】
図１９のように、このレジスト膜２０４をマスクとしてシリコン酸化膜２０２にＲＩＥを行い、マスクで保護されていない領域上のシリコン酸化膜２０２を除去して半導体基板２０１の表面を露出し、さらにゲート絶縁膜の膜厚差に相当する分（ここでは、約３２０Å）だけ半導体基板の表面部分をエッチングして除去する加工を一括して行う。
【００５４】
図２０に示されたように、熱酸化法を用いてシリコン窒化膜２０２で覆われていない領域に例えば約６４０Åの膜厚のシリコン酸化膜２０５を形成する。この酸化工程は、例えばＬＯＣＯＳ法等を用いてもよい。このようなシリコン酸化膜２０５を形成するのは、ＲＩＥ工程により表面が荒れた基板表面における不純物を除去するためである。
【００５５】
この結果、シリコン酸化膜２０５が形成された領域における半導体基板２０１の表面と、シリコン酸化膜２０５が形成されずシリコン酸化膜２０２が形成された領域における半導体基板２０１の表面とにおいて、基板の高さに段差（ここでは、約３２０Å）が生じることになる。
【００５６】
このような基板の高さに段差を設けたのは、上記第１の実施の形態と同様に、以降の工程で異なる膜厚のゲート絶縁膜を形成した状態において、ゲート絶縁膜の表面の高さが平坦であるようにするためである。
【００５７】
図２１に示されたように、フッ化水素、フッ化アンモニウム等を用いたウェットエッチングを施してシリコン酸化膜２０２、２０５を除去し、半導体基板２０１の表面を露出する。
【００５８】
以降の工程は、上記第１の実施の形態と同様である。図２２のように、膜厚の厚いゲート絶縁膜を形成するため、例えば３２０Åのシリコン酸化膜２０６を膜厚の厚いゲート絶縁膜を形成する領域と、膜厚の薄いゲート絶縁膜を形成する領域とに形成する。
【００５９】
図２３に示されたように、フォトリソグラフィ工程により膜厚の厚いゲート絶縁膜を形成する領域を保護するレジスト膜２０７を形成し、このレジスト膜２０７をマスクとしてウェットエッチングを行い薄い膜厚のゲート絶縁膜を形成する領域上のシリコン酸化膜２０６を除去する。
【００６０】
図２４に示されたように、約８０Åのシリコン酸化膜を全体に形成し、厚い膜厚のゲート絶縁膜を形成する領域には約４００Åのゲート絶縁膜２１０、薄い膜厚のゲート絶縁膜を形成する領域には約８０Åのゲート絶縁膜２１１を形成する。
【００６１】
図２５に示されたように、ゲート絶縁膜２１０、２１１上に、約１００Åの膜厚で多結晶シリコン膜２１２、約１０００Åの膜厚で研磨ストッパ材となるシリコン窒化膜２１３を順に形成する。さらに、フォトリソグラフィ法を用いて能動領域を保護し素子分離領域が除去されたレジスト膜２１４を形成する。
【００６２】
このレジスト膜２１４を用いて、図２６に示されたように多結晶シリコン膜２１２、シリコン窒化膜２１３にパターニングを行い、ＲＩＥにより素子分離領域における半導体基板２０１に溝２２０を形成する。
【００６３】
半導体基板２０１の溝２２０の底面には、上記第１の実施の形態と同様に、膜厚の厚いゲート絶縁膜２１０が形成された領域から膜厚の薄いゲート絶縁膜２１１が形成された領域に向かって高くなる段差２５０が形成される。
【００６４】
図２７に示されたように、ＣＶＤ法を用いてシリコン酸化膜２１５を堆積して溝２２０を埋め込み、図２８のようにシリコン窒化膜２１３をストッパ材としてＣＭＰを行い、シリコン酸化膜２１５を平滑化する。
【００６５】
素子分離脇における段差を緩和させるため、フッ化アンモニウム等を用いて素子分離領域におけるシリコン酸化膜２１５にウェットエッチングを行って点線Ｎで示されたように高さを低くする。
【００６６】
図２９のように、多結晶シリコン膜２１２上のシリコン窒化膜２１３をＲＩＥ、あるいはケミカルドライエッチング、あるいはまた燐酸等を用いたウェットエッチングにより除去する。多結晶シリコン膜２１２の表面上の自然酸化膜を除去した後、多結晶シリコン膜を堆積し、図３０に示されたようにフォトリソグラフィ工程、ＲＩＥ工程を経てゲート電極２１６を形成する。
【００６７】
上記第１の実施の形態と同様に本実施の形態によれば、ゲート電極材となる多結晶シリコン膜２１２を形成する表面上において、膜後の異なるゲート絶縁膜２１０、２１１の表面に段差が殆ど存在せず平坦化される。このため、ゲート絶縁膜の初期不良や装置寿命の劣化、半導体基板へのリークの発生を防止することができる。
【００６８】
上記各実施の形態では、厚い酸化膜の膜厚を４００Å、薄い酸化膜の膜厚を８０Åとし、段差を３２０Åとしたが、これに限るものではない。但し、段差は厚いゲート酸化膜と薄いゲート酸化膜との差分程度が望ましい。また、段差は差分の半分程度以上あればよい。
【００６９】
上述した第１、第２の実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、ゲート酸化膜の形成法は熱酸化法によるものだけでなく、ＣＶＤ法等でもよく、例えばＴａ_２Ｏ_５膜等、シリコン酸化膜よりも誘電率の高い膜を用いても良く、また、膜厚の厚い酸化膜と薄い酸化膜とで一部材料が異なっても良い。同様に、ゲート電極材は多結晶シリコンに限ることはなく、高融点金属でも良く、またそれらの積層電極でも良い。
【００７０】
各々の膜の形成法、膜厚、材料は必要に応じて様々に変形することができる。
【００７１】
（３）第３の実施の形態
本発明の第３の実施の形態による不揮発性半導体記憶装置について、図３１〜図３３を参照して説明する。本実施の形態は、上記第１、第２の実施の形態における構造を不揮発性半導体記憶装置に適用したものに相当する。
【００７２】
図３１に、本実施の形態による不揮発性半導体記憶装置であって、特にＮＡＮＤ型フラッシュメモリの概略構成を示す。
【００７３】
この半導体記憶装置は、メモリセルアレイＭＡと、メモリセルアレイＭＡの図中左右両側に分割して配置されたローデコーダＲＤ１及びＲＤ２と、メモリセルアレイＭＡの入出力側の端面に配置されたカラムデコーダ及びセンスアンプＣＤ＆Ｓ／Ａとを備えている。
【００７４】
メモリセルアレイＭＡは、ＮＡＮＤ型セル構造のブロックを複数有し、各ブロック毎に、複数のメモリセルトランジスタが、それぞれ隣接するトランジスタ同士でソース、ドレインを共有するように直列に接続され、その両側に選択トランジスタが配置されている。
【００７５】
メモリセルアレイＭＡにおいて、ローデコーダＲＤ１又はＲＤ２がワード線を選択し、このワード線に接続されたメモリセルトランジスタが選択される。
【００７６】
カラムデコーダ及びセンスアンプＣＤ＆ＳＡがビット線を選択し、このビット線に接続されたメモリセルトランジスタが選択されて、書き込み又は読み出しが行われる。
【００７７】
ここで、メモリセルアレイＭＡの各セルトランジスタは、半導体基板上に形成された薄いゲート絶縁膜（トンネル絶縁膜）を介して浮遊ゲート電極が形成され、更に浮遊ゲート電極上にインターポリ絶縁膜（ＯＮＯ膜等）を介して制御ゲート電極が積層された状態で形成されている。これらのトランジスタには、低電圧ＶＣＣが供給される。
【００７８】
一方、ローデコーダＲＤ１及びＲＤ２、カラムデコーダ及びセンスアンプＣＤ＆ＳＡは、周辺回路に相当し、低電圧ＶＣＣより高いプログラム電圧ＶＰＰを供給され、高耐圧が要求されるので、メモリセルアレイＭＡにおけるセルトランジスタのゲート絶縁膜（トンネル絶縁膜）よりも厚いゲート絶縁膜を有するトランジスタで構成されている。
【００７９】
図３１における４００部分を拡大した図３２に、周辺回路におけるトランジスタとメモリセルアレイＭＡにおけるトランジスタの配列の概要を示した平面図を示す。さらに、この図３２におけるＡ−Ａ線に沿う縦断面を図３３に示す。
【００８０】
周辺回路におけるトランジスタは、半導体基板６０１の表面において、素子分離領域（ＳＴＩ）によって区画形成された能動領域ＡＡ１内に形成されたソース領域６６１、チャネル領域６６２及びドレイン領域６６３を有し、チャネル領域６６２上に厚いゲート絶縁膜６１１を介して形成されたゲート電極５００を有する。
【００８１】
一方、メモリセルアレイＭＡにおけるトランジスタは、半導体基板６０１の表面において、素子分離領域（ＳＴＩ）によって区画形成された能動領域ＡＡ２内に形成されたソース領域６７１、チャネル領域６７２及びドレイン領域６７３を有し、チャネル領域６７２上に薄いゲート絶縁膜６２１を介して形成されたゲート電極５０１を有する。上述したように、隣接するトランジスタがソース又はドレイン領域を共有する状態で、直列に接続されている。
【００８２】
そして、各能動領域ＡＡ１、ＡＡ２の間の素子分離領域（シャロートレンチアイソレーション、以下ＳＴＩという）には、シリコン酸化膜５０３が形成されている。
【００８３】
図３３に示されたように、半導体基板６０１の表面部分において、上記第１の実施の形態又は第２の実施の形態と同様の工程を経て、周辺回路側に膜厚の厚いゲート絶縁膜６１１、メモリセルアレイＭＡ側に膜厚の薄いゲート絶縁膜（トンネル絶縁膜）６２１を形成する。
【００８４】
ここで、ゲート絶縁膜６１１、６２１のそれぞれの表面の高さは略一致している。
【００８５】
周辺回路における各トランジスタの能動領域ＡＡ１の間は、ＳＴＩによって素子分離され、同様にメモリセルアレイＭＡにおけるセルアレイが形成された能動領域ＡＡ２と、周辺回路の能動領域ＡＡ１との間もＳＴＩによって素子分離されている。
【００８６】
ここで、周辺回路とメモリセルアレイＭＡとの間のＳＴＩには、上記第１、第２の実施の形態と同様に、半導体基板６０１の底面に段差６５０が存在する。この段差６５０は、厚いゲート絶縁膜６１１が形成された周辺回路から、薄いゲート絶縁膜６２１が形成されたメモリセルアレイＭＡに向かって高くなるように形成される。
【００８７】
メモリセルアレイＭＡにおいて、ゲート絶縁膜６２１の表面上に順に、浮遊ゲート電極となる多結晶シリコン膜６２２、ＯＮＯ膜等から成るインターポリ絶縁膜６２３、制御ゲート電極となる多結晶シリコン膜６２４、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）等から成る制御ゲート低抵抗化金属膜６２５が積層されて、ゲート電極５０１を構成している。
【００８８】
一方、周辺回路では、メモリセルトランジスタにおける浮遊ゲート電極は不要ではあるが、同一プロセスにより製造するため、材質、厚さが同様のゲート電極が形成されている。
【００８９】
即ち、ゲート絶縁膜６１１の表面上に順に、浮遊ゲート電極となる多結晶シリコン膜６１２、インターポリ絶縁膜６１３、制御ゲート電極となる多結晶シリコン膜６１４、制御ゲート低抵抗化金属膜６１５が積層されて、ゲート電極５００を構成している。
【００９０】
そして、各ＳＴＩ間には、シリコン酸化膜５０３が形成されている。
【００９１】
本実施の形態によれば、上記第１、第２の実施の形態と同様の構成を不揮発性半導体記憶装置に適用することで、厚いゲート絶縁膜６１１を形成する周辺回路では、薄いゲート絶縁膜６２１を形成するメモリセルアレイＭＡよりも半導体基板６０１の表面を低く形成し、浮遊ゲート電極材となる多結晶シリコン膜６１２、６２２の表面において段差が殆ど存在せず平坦化される。
【００９２】
これにより、従来発生していたゲート絶縁膜の初期不良や装置寿命の劣化、半導体基板へのリークの発生等の問題を回避することができる。
【００９３】
次に、本発明の第４の実施の形態として、上記第３の実施の形態による不揮発性半導体記憶装置を用いた電子カードと、この電子カードを用いた、本発明の第５の実施の形態による電子装置について説明する。
【００９４】
（４）第４、第５の実施の形態
図３４に、第４の実施の形態による電子カードと、この電子カードを用いた、第５の実施の形態による電子装置の構成を示す。
【００９５】
ここでは、電子装置の一例として携帯電子機器、さらにその一例としてデジタルスチルカメラを示す。電子カードは、例えばメモリカード１０５１であり、デジタルスチルカメラ１１０１の記録メディアとして用いられ、内部に上記第３の実施の形態による不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有している。
【００９６】
ディジタルスチルカメラ１１０１のケースには、カードスロット１１０２、このカードスロット１１０２に接続された、図示されていない回路基板が収納されている。
【００９７】
メモリカード１０５１は、デジタルスチルカメラ１１０１のカードスロット１１０２に取り外しが可能な状態で装着される。メモリカード１０５１がカードスロット１１０２に装着されると、回路基板上の電子回路に電気的に接続される。
【００９８】
電子カードが、例えば非接触型のＩＣカードであった場合には、カードスロット１１０２に収納し、あるいは近づけることで、回路基板上の電子回路に、無線信号により電気的に接続される。
【００９９】
図３５に、デジタルスチルカメラの基本的な構成を示す。
【０１００】
被写体からの光が、レンズ１１０３によって集光されて撮像装置１１０４に入力される。撮像装置１１０４は、例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、例えばアナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）で増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【０１０１】
画像をモニタする場合、カメラ信号処理回路１１０５から出力された信号がビデオ信号処理回路１１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えば、ＮＴＳＣ（Ｎａｔｉｏｎａｌ　Ｔｅｌｅｖｉｓｉｏｎ　Ｓｙｓｔｅｍ　Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。
【０１０２】
ビデオ信号は、表示信号処理回路１１０７を介して、ディジタルスチルカメラ１１０１に取り付けられた表示部１１０８に出力される。表示部１１０８は、例えば液晶モニタとしてもよい。
【０１０３】
ビデオ信号は、ビデオドライバ１１０９を介してビデオ出力端子１１１０に与えられる。ディジタルスチルカメラ１１０１により撮像された画像は、ビデオ出力端子１１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１１０８以外でも表示することができる。撮像装置１１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１１０５は、マイクロコンピュータ１１１１によって制御される。
【０１０４】
画像をキャプチャする場合、操作ボタン、例えばシャッタボタン１１１２を操作者が押す。これにより、マイクロコンピュータ１１１１が、メモリコントローラ１１１３を制御し、カメラ信号処理回路１１０５から出力された信号がフレーム画像としてビデオメモリ１１１４に書き込まれる。ビデオメモリ１１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１１６を介してカードスロットに装着されているメモリカード１０５１に記録される。
【０１０５】
記録した画像を再生する場合、メモリカード１０５１に記録されている画像を、カードインタフェース１１１６を介して読み出し、圧縮／伸張処理回路１１１５により伸張した後、ビデオメモリ１１１４に書き込む。書き込まれた画像は、ビデオ信号処理回路１１０６に入力され、画像をモニタする場合と同様に、表示部１１０８や画像機器に映し出される。
【０１０６】
尚、この構成では、回路基板１１００上に、カードスロット１１０２、撮像装置１１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１１０５、ビデオ信号処理回路１１０６、表示装置１１０７、ビデオドライバ１１０９、マイクロコンピュータ１１１１、メモリコントローラ１１１３、ビデオメモリ１１１４、圧縮／伸張処理回路１１１５、及びカードインタフェース１１１６が実装される。
【０１０７】
ここで、カードスロット１１０２については、回路基板１１００上に実装される必要はなく、コネクタケーブル等により回路基板１１００に接続されてもよい。
【０１０８】
また、回路基板１１００上には、さらに電源回路１１１７が実装される。電源回路１１１７は、外部電源、あるいは電池から電源の供給を受け、ディジタルスチルカメラ１１０１の内部で使用する内部電源電圧を発生する。電源回路１１１７として、例えばＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１１８、表示部１１０８にも供給される。
【０１０９】
このように、本実施の形態による電子カードは、上述したデジタルスチルカメラ等の携帯電子機器に用いることが可能である。しかしこの電子カードは携帯電子機器だけでなく、例えば図３６〜図４５に示された例のように、各種機器にも適用することができる。即ち、図３６に示されたビデオカメラ、図３７に示されたテレビジョン、図３８に示されたオーディオ機器、図３９に示されたゲーム機器、図４０に示された電子楽器、図４１に示された携帯電話、図４２に示されたパーソナルコンピュータ、図４３に示されたパーソナルディジタルアシスタント（ＰＤＡ）、図４４に示されたヴォイスレコーダ、図４５に示されたＰＣカード等にも、上記電子カードを用いることができる。
【０１１０】
上述した実施の形態はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲で様々に変形することが可能である。
【０１１１】
【発明の効果】
以上説明したように、本発明によれば、膜厚の異なるゲート絶縁膜を有しつつも、膜厚の厚いゲート絶縁膜を形成する第１の能動領域の方が膜厚の薄いゲート絶縁膜を形成する第２の能動領域よりも半導体基板表面の高さが低いことにより、ゲート絶縁膜表面の段差がより小さくなり、その上のゲート電極形成工程、また第１、第２の能動領域間の素子分離形成工程においてゲート絶縁膜の不良等を防止することができ、歩留まりを向上させることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図３】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図４】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図６】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図７】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図８】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図９】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１０】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１１】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１２】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１３】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１４】同第１の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１５】同第１の実施の形態による半導体装置の断面構造を示す縦断面図。
【図１６】従来の半導体装置の断面構造を示す縦断面図。
【図１７】本発明の第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１８】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図１９】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２０】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２１】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２２】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２３】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２４】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２５】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２６】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２７】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２８】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図２９】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図３０】同第２の実施の形態による半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図３１】本発明の第３の実施の形態による不揮発性半導体記憶装置のレイアウトを示した平面図。
【図３２】同第３の実施の形態による不揮発性半導体記憶装置におけるメモリセルアレイ領域と周辺回路領域とを対比して示した平面図。
【図３３】図４３におけるＡ−Ａ線に沿う縦断面を示した縦断面図。
【図３４】上記第３の実施の形態による不揮発性半導体記憶装置を用いた、本発明の第４の実施の形態による電子カードと、同電子カードを用いることが可能な本発明の第５の実施の形態による電子装置の構成を示したブロック図。
【図３５】同電子装置の構成を示したブロック図。
【図３６】同電子装置の具体的な例を示した説明図。
【図３７】同電子装置の具体的な例を示した説明図。
【図３８】同電子装置の具体的な例を示した説明図。
【図３９】同電子装置の具体的な例を示した説明図。
【図４０】同電子装置の具体的な例を示した説明図。
【図４１】同電子装置の具体的な例を示した説明図。
【図４２】同電子装置の具体的な例を示した説明図。
【図４３】同電子装置の具体的な例を示した説明図。
【図４４】同電子装置の具体的な例を示した説明図。
【図４５】同電子装置の具体的な例を示した説明図。
【図４６】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図４７】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図４８】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図４９】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５０】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５１】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５２】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５３】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５４】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５５】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【図５６】従来の半導体装置の断面構造及びその製造方法を工程別に示す素子の縦断面図。
【符号の説明】
１０１、２０１　半導体基板
１０２、１０５、１０６、１１５、２０２、２０５、２０６、２１５　シリコン酸化膜
１０３、１１３、２１３　シリコン窒化膜
１０４、１０７、１１４、２０４、２０７、２１４　フォトレジスト膜
１１０、１１１、２１０、２１１　ゲート絶縁膜
１１２、２１２　多結晶シリコン膜
１１６、２１６　ゲート電極
１２０、２２０　溝
１５０、２５０　段差
５００、５０１　ゲート電極
５０３　シリコン酸化膜
６０１　半導体基板
６１１、６２１　ゲート絶縁膜
６１２、６１４、６２２、６２４　多結晶シリコン膜
６１３、６２３　インターポリ絶縁膜
６１５、６２５　制御ゲート低抵抗化金属膜
６５０　段差
ＭＡ　メモリセルアレイ
ＲＤ１、ＲＤ２　ローデコーダ
ＣＤ＆Ｓ／Ａ　カラムデコーダ・センスアンプ
ＡＡ１、ＡＡ２　能動領域
１０５１　メモリカード
１１０１　デジタルスチルカメラ
１１０２　カードスロット
１１０３　レンズ
１１０４　撮像装置
１１０５　カメラ信号処理回路
１１０６　ビデオ信号処理回路
１１０７　表示信号処理回路
１１０８　表示部
１１０９　ビデオドライバ
１１１１　マイクロコンピュータ
１１１２　シャッタボタン
１１１３　メモリコントローラ
１１１４　ビデオメモリ
１１１５　圧縮／伸張処理回路
１１１６　カードインタフェース
１１１７　電源回路
１１１８　ストロボ

Claims

半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜と、前記半導体基板の第２の能動領域上に前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜とを備える半導体装置であって、
前記半導体基板における前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さが低いことを特徴とする半導体装置。
前記第１の膜厚と前記第２の膜厚との差に対応する分、前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さが低いことにより、前記第１のゲート絶縁膜の表面と前記第２のゲート絶縁膜の表面の高さが略等しいことを特徴とする請求項１記載の半導体装置。
前記第１の能動領域と前記第２の能動領域との間は、絶縁膜が埋め込まれた溝によって素子分離されており、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上にはそれぞれゲート電極が形成されていることを特徴とする請求項１又は２記載の半導体装置。
前記第１のゲート絶縁膜上の前記ゲート電極と、前記第２のゲート絶縁膜上の前記ゲート電極は、材質が同一で、厚さがほぼ同一であることを特徴とする請求項３記載の半導体素子。
半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜と、
前記半導体基板の第２の能動領域上に前記第１の膜厚よりも薄い第２の膜厚を有する第２のゲート絶縁膜と、
前記第１の能動領域と前記第２の能動領域間に設けられたトレンチ素子分離絶縁領域とを備えた半導体装置であって、
前記トレンチ素子分離領域底面の前記第１の能動領域側部分の前記半導体基板面高さである第１の高さが、前記トレンチ素子分離領域底面の前記第２の能動領域側部分の前記半導体基板面高さである第２の高さよりも低いことを特徴とする半導体装置。
前記第１の膜厚と前記第２の膜厚の差分が前記第１の高さと前記第２の高さの差分の１／２以上、２倍以下であることを特徴とする請求項５記載の半導体装置。
半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜と、前記半導体基板の第２の能動領域上に前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜とを有する半導体装置を製造する方法であって、
前記半導体基板における前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さが低くなるように、前記半導体基板の表面部分に加工を行う工程を備えることを特徴とする半導体装置の製造方法。
前記半導体基板の表面部分に加工を行う工程では、前記第１の膜厚と前記第２の膜厚との差に対応する分、前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さを低くすることにより、前記第１のゲート絶縁膜の表面と前記第２のゲート絶縁膜の表面の高さが略等しくなるようにすることを特徴とする請求項７記載の半導体装置の製造方法。
半導体基板における第１の能動領域の表面を露出し第２の能動領域を覆うマスクを形成する工程と、
前記マスクを用いて酸化法により前記第１の能動領域の表面上に第１の酸化膜を形成する工程と、
前記マスク及び前記第１の酸化膜を除去し、前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面より高さが低くなるようにする工程と、
前記第１及び第２の能動領域の表面上に第２の酸化膜を形成する工程と、
前記第２の酸化膜のうち、前記第１の能動領域にあるものを残存させ前記第２の能動領域にあるものを除去する工程と、
前記半導体基板における前記第１の能動領域の前記第２の酸化膜の表面上に、前記第２の酸化膜より膜厚が薄い第３の酸化膜を、前記第２の能動領域の表面上に前記第３の酸化膜と略膜厚が等しい第４の酸化膜を形成する工程と、
を備えることで、
第１の能動領域上には前記第２及び第３の酸化膜を含む第１のゲート絶縁膜を形成し、前記第２の能動領域上には前記第４の酸化膜を含む第２のゲート絶縁膜を形成し、前記第１のゲート絶縁膜の表面と前記第２のゲート絶縁膜の表面との高さが略等しいことを特徴とする半導体装置の製造方法。
前記第３及び第４の酸化膜上に導電材料から成る第１の膜を堆積し、前記第１の膜上に研磨ストッパ材となる第２の膜を堆積する工程と、
前記第１及び第２の膜に対し、前記第１、第２の能動領域上において電極の形状にパターニングし、前記第１、第２の能動領域の間の素子分離領域における前記半導体基板の表面部分に溝を形成する工程と、
表面全体に絶縁膜を堆積する工程と、
前記第２の膜を研磨ストッパ材として前記絶縁膜に平坦化を行う工程と、
前記素子分離領域における前記絶縁膜にエッチングを行って高さを低くする工程と、
前記第２の膜を除去する工程と、
表面全体に導電材料から成る第３の膜を堆積する工程と、
前記第３の膜に対し、前記第１、第２の能動領域上において電極の形状にパターニングする工程と、
をさらに備えることを特徴とする請求項９記載の半導体装置の製造方法。
メモリセルアレイと周辺回路とを備える不揮発性半導体記憶装置であって、
前記周辺回路に含まれるトランジスタは、半導体基板の第１の能動領域上に形成され、第１の膜厚を有する第１のゲート絶縁膜を有し、
前記メモリセルアレイに含まれるトランジスタは、前記半導体基板の第２の能動領域上に形成され、前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜を有し、
前記半導体基板における前記第１の能動領域の半導体基板表面が、前記第２の能動領域の半導体基板表面よりも高さが低いことを特徴とする不揮発性半導体記憶装置。
前記第１の膜厚と前記第２の膜厚との差に対応する分、前記第１の能動領域の半導体基板表面が前記第２の能動領域の半導体基板表面よりも高さが低いことにより、前記第１のゲート絶縁膜の表面と前記第２のゲート絶縁膜の表面の高さが略等しいことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
前記第１の能動領域と前記第２の能動領域との間は、絶縁膜が埋め込まれた溝によって素子分離されており、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜上には、それぞれ浮遊ゲート電極、インターポリ絶縁膜、制御ゲート電極及び制御ゲート低抵抗化金属膜が形成されていることを特徴とする請求項１１記載の不揮発性半導体記憶装置。
前記メモリセルアレイは、複数のメモリセルトランジスタがそれぞれ隣接するトランジスタ同士でソース、ドレインを共有するように直列接続され、その両端に選択トランジスタが配置されていることを特徴とする請求項１１記載の不揮発性半導体記憶装置。
メモリセルアレイと周辺回路とを備える不揮発性半導体記憶装置であって、
前記周辺回路に含まれるトランジスタは、半導体基板の第１の能動領域上に形成され、第１の膜厚を有する第１のゲート絶縁膜を有し、
前記メモリセルアレイに含まれるトランジスタは、前記半導体基板の第２の能動領域上に形成され、前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜を有し、
前記第１の能動領域と前記第２の能動領域との間に設けられたトレンチ素子分離絶縁領域の底面において、前記第１の能動領域側の前記半導体基板の表面の第１の高さが、前記第２の能動領域側の前記半導体基板の表面の第２の高さよりも低いことを特徴とする不揮発性半導体記憶装置。
前記メモリセルアレイは、複数のメモリセルトランジスタがそれぞれ隣接するトランジスタ同士でソース、ドレインを共有するように直列接続され、その両端に選択トランジスタが配置されていることを特徴とする請求項１５記載の不揮発性半導体記憶装置。
メモリセルアレイと周辺回路とを備える不揮発性半導体記憶装置の製造方法であって、
前記周辺回路に含まれるトランジスタは、半導体基板の第１の能動領域上に第１の膜厚を有する第１のゲート絶縁膜を有し、
前記メモリセルアレイに含まれるトランジスタは、前記半導体基板の第２の能動領域上に前記第１の膜厚より薄い第２の膜厚を有する第２のゲート絶縁膜を有し、
前記第１の能動領域における前記半導体基板の表面が、前記第２の能動領域における前記半導体基板の表面よりも高さが低くなるように、前記半導体基板の表面部分に加工を行う工程を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
前記半導体基板の表面部分に加工を行う工程では、前記第１の膜厚と前記第２の膜厚との差に対応する分、前記第１の能動領域の前記半導体基板の表面が前記第２の能動領域の前記半導体基板の表面よりも高さを低くすることにより、前記第１のゲート絶縁膜の表面と前記第２のゲート絶縁膜の表面の高さが略等しくなるようにすることを特徴とする請求項１７記載の不揮発性半導体記憶装置の製造方法。
請求項１１記載の前記不揮発性半導体記憶装置が、電子カードに搭載されている、半導体装置。
電子装置が、
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続されることが可能な電子カードとを備え、
前記電子カードには、請求項１１記載の前記不揮発性半導体記憶装置が搭載されている、電子装置。
請求項１５記載の前記不揮発性半導体記憶装置が、電子カードに搭載されている、半導体装置。
電子装置が、
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続されることが可能な電子カードとを備え、
前記電子カードには、請求項１５記載の前記不揮発性半導体記憶装置が搭載されている、電子装置。