JP2008227535A - Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 - Google Patents

Abstract

【課題】ＳＯＮＯＳフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】本発明は、素子分離領域によって限定された活性領域を有する基板と、前記活性領域及び前記素子分離領域上に提供されたゲートラインと、前記ゲートラインと交差する活性領域上にのみ提供されたメモリ膜を含み、前記活性領域上のゲートラインの上部面は前記素子分離領域上のゲートラインの上部面より低く、前記活性領域上のゲートラインの下部面は前記素子分離領域上のゲートラインの下部面より低い非揮発性メモリ素子である。
【選択図】図４

Description

本発明は半導体メモリ素子及びその形成方法に係るものであり、より詳細にはＳＯＮＯＳフラッシュメモリ素子及びその形成方法に関するものである。

ＳＯＮＯＳトランジスタは、半導体（Semiconductor）基板上に不揮発性絶縁物質として、酸化膜（Oxide）−窒化膜（Nitride）−酸化膜（Oxide）のＯＮＯ膜を挟んで形成されたシリコン（Silicon）ゲート電極及びその両側のソース電極及びドレイン電極からなったトランジスタである。従来のＳＯＮＯＳトランジスタの構造が図１及び図２、そして図３に概略的に示されている。図１は、従来技術によるＳＯＮＯＳフラッシュメモリ素子を示す透視図であり、図２は、図１の１Ａ−１Ａ’ラインに沿って切り取った断面図である。図３は、図１の１Ｂ−１Ｂ’ラインに沿って取り切った断面図である。図面を参照すると、従来のＳＯＮＯＳトランジスタは、シリコン半導体基板１００上に下部酸化膜１０６−窒化膜１０８−上部酸化膜１１０のＯＮＯ膜１１２が形成され、前記ＯＮＯ膜１１２上にシリコンゲートライン１１４が形成されている。しかし、前記ＯＮＯ膜１１２が前記ゲートライン１１４と交差する活性領域１０４だけでなく、前記活性領域１０４互いに電気的に隔離させる素子分離領域１０２上にも形成されていることが分かる。即ち、前記ＯＮＯ膜１１２が前記ゲートライン１１４下の全ての領域（活性領域及び素子分離領域）に形成されている。

従って、後述するような問題点が発生する。ＳＯＮＯＳフラッシュメモリ素子は、書き込みモード、消去モード及び読出しモードがある。書き込みモード時には、ゲート１１４に書き込み電圧Ｖｐｐが印加されて前記ゲート１１４の一側の活性領域１０４に形成されたソース１１６ａ領域、前記ゲート１１４の他側の活性領域１０４に形成されたドレイン１１６ｂ領域及び半導体基板１００を接地させると、前記半導体基板１００に誘起された電子（electron）が、前記窒化膜１０８にＦ−Ｎ（Fowler-Nordheim）トンネルリングにより、前記下部酸化膜１０６を通過して捕獲され、これはトランジスタのしきい電圧を高めてデータを書き込む。

一方、消去モード時には、ゲート１１４、ドレイン領域１１６ｂ及びソース領域１１６ａはオープンさせて、基板１００にＶｐｐを印加して窒化膜１０８にトラップされていた電子を基板１００の方に押出してしきい電圧を低めることによってデータを消去する。

そして、読出しモード時には、ゲート１１４には読出し電圧Ｖｒが印加されて、ソース１１６ａ及びドレイン１１６ｂの間に流れる電流を感知する。読出し電圧Ｖｒが印加された条件で流れる電流を測定するセンシング回路を利用して特定セルに対して読出し動作をすることができる。

しかし、半導体メモリ素子がだんだん高集積化されていくことにより、活性領域１０４及び素子分離領域１０２が占める領域が続いて減っていて、これにより、隣接セルの間の間隔が減っている。従って、前述したようにＳＯＮＯＳフラッシュメモリ素子は、ＯＮＯ膜１１２、特に窒化膜１０８の内の電子を捕獲するかあるいは捕獲された電子を放出することによって、その動作を遂行するので、素子分離領域１０２上にもＯＮＯ膜が存在する構造において、即ち、隣接セルとＯＮＯ膜が連結された構造において、データ損失が発生し得る。隣接セルの間の間隔が狭ければ、即ち、素子分離領域のサイズが小さければ、狭い素子分離領域上に形成されたＯＮＯ膜の内にトラップされた電子が隣接セルの動作に影響を与えることがあり得る。
特開２０００−２８６３４９号公報 特開平０９−２０５０８５号公報 米国特許第５９６６６０３号明細書

従って、本発明は、前述した諸般問題点を解決するために提案されたものであり、メモリ素子セル動作時隣接セルによる影響を最小化できる高集積ＳＯＮＯＳフラッシュメモリ素子構造及びその形成方法を提供することにその目的がある。

前述した技術的な課題を解決するための本発明の構成によるＳＯＮＯＳフラッシュメモリ素子は、半導体基板の所定領域に形成され、互いに平行した複数の素子分離領域、前記複数の素子分離領域及びこれらの間の複数の活性領域を横切りながら互いに平行した多数のゲートライン、前記多数のゲートラインと交差する前記複数の活性領域上にのみ形成された誘電体メモリ物質膜、そして前記多数のゲートライン両側の前記複数の活性領域に形成された不純物拡散領域を含む。即ち、誘電体メモリ物質膜が活性領域上にのみ存在し、その中でも活性領域とゲートラインが交差する部分にのみ存在してゲートラインは直接前記素子分離領域と接触する。従って、セル単位で誘電体メモリ物質膜が完全に分離され、隣接セルによる影響を除去できる。

望ましい実施形態において、前記誘電体メモリ物質膜は下部酸化膜―窒化膜―上部酸化膜が順次にスタックされた膜質で形成される。

前述した技術的な課題を解決するための本発明のＳＯＮＯＳフラッシュメモリ素子形成方法によると、半導体基板上に誘電体メモリ物質膜及びエッチングマスク膜を順次に形成する。前記エッチングマスク膜及び前記誘電体メモリ物質膜をパターニングして前記半導体基板の所定領域を露出させる。この時、露出された半導体基板は素子分離領域になり、露出されず前記誘電体メモリ物質膜により覆われた部分は活性領域になる。従って、誘電体メモリ物質膜が自己整合的に活性領域上に形成される。前記露出された半導体基板の所定領域に互いに平行した複数の素子分離領域を形成する。前記パターニングされたエッチングマスク膜を除去する。前記エッチングマスク膜が除去された結果物の全面に上部導電物質を形成する。前記上部導電物質及び前記パターニングされた誘電体メモリ物質膜をパターニングして前記活性領域及び前記素子分離領域を横切る複数のゲートラインを形成する。

望ましい実施形態において、前記誘電体メモリ物質膜と前記エッチングマスク膜との間に下部導電物質をさらに形成する。この時、前記エッチングマスク膜及び前記誘電体メモリ物質膜をパターニングする時前記下部導電物質もパターニングされ、前記上部導電物質及び前記パターニングされた誘電体メモリ物質膜をパターニングする時、前記パターニングされた下部導電物質も同時にパターニングされ、前記上部導電物質と共にゲートラインを形成する。

前記露出された半導体基板の所定領域に形成された互いに平行した素子分離領域は、トレンチ隔離方法により形成することが望ましい。即ち、前記露出された半導体基板の所定領域をエッチングして互いに平行したトレンチを形成し、前記トレンチを完全に満たすよう前記パターニングされたエッチングマスク膜上にトレンチ充填絶縁体を形成した後、次いで、前記パターニングされたエッチングマスク膜の上部が露出されるまで前記トレンチ充填絶縁体を平坦化エッチングして前記平行した素子分離領域を形成する。

他の方法では、前記露出された半導体基板の所定領域に形成された互いに平行した素子分離領域は、局部的シリコン酸化方法により形成することもできる。即ち、熱酸化工程を進行して前記露出された半導体基板の所定領域上に熱酸化膜を成長させて前記素子分離領域を形成する。

望ましい実施形態において、前記誘電体メモリ物質膜は前記半導体基板上に順次にスタックされた下部酸化膜，窒化膜及び上部酸化膜がスタックされたＯＮＯ膜からなる。

前述した技術的な課題を解決するための望ましい工程構成によるＳＯＮＯＳフラッシュメモリ素子形成方法は、半導体基板上に誘電体メモリ物質膜、下部導電物質膜及びエッチングマスク膜を順次に形成する段階と、前記エッチングマスク膜、前記下部導電物質膜及び前記誘電体メモリ物質膜をパターニングして前記半導体基板の所定領域を露出させる段階と、前記露出された半導体基板の所定領域をエッチングして互いに平行したトレンチを形成する段階と、前記トレインを完全に満たすよう前記パターニングされたエッチングマスク膜上にトレンチ充填絶縁体を形成する段階と、前記エッチングマスク膜が露出されるまで前記トレンチ充填絶縁体を平坦化エッチングする段階と、前記露出されたパターニングされたエッチングマスク膜を除去して互いに平行した素子分離領域を形成する段階と、前記並行した素子分離領域上に、そしてこれらの間の活性領域上部に形成された前記パターニングされた下部導電物質膜上に上部導電物質膜を形成する段階と、そして前記上部導電物質膜、前記パターニングされた下部導電物質膜及び前記パターニングされた誘電体メモリ物質膜をパターニングして前記活性領域上部及び前記素子分離領域上を横切る多数のゲートラインを形成する段階を含む。

従って、前述した本発明によると、ゲートラインが通る活性領域上にのみ、誘電体メモリ物質膜が形成され、活性領域を隔離させる素子分離領域上には形成されないメモリ素子構造を取っているので、高集積化による隣接セルによる干渉を最小化できる。

又、前記構造を形成するための方法によると、素子分離領域形成のための工程で誘電体メモリ物質膜が自己整合的に活性領域上部にのみ形成されるので、工程の単純化をすることができ、高集積半導体製造工程に適合である。

以下、添付された図を参照して、本発明の実施形態に対して説明する。本発明は半導体メモリ素子及びその形成方法に関するものである。具体的に誘電体メモリ物質（dielectric memory material）を利用したメモリ素子に関するものである。誘電体メモリ物質としては、酸化膜―窒化膜―酸化膜がスタックされたＯＮＯ膜が代表的であり、これを半導体基板とゲートラインの間に介して半導体基板のキャリア(carrier)をＯＮＯ膜の窒化膜に捕獲させてしきい電圧を変更させることによってメモリ素子としての機能をするようにする。本発明は、ＳＯＮＯＳフラッシュメモリ素子及びその形成方法に関するものである。

図４は本発明による新しいＳＯＮＯＳフラッシュメモリ素子を概略的に示めす透視図であり、図５は図４の３Ａ−３Ａ’ラインに沿って切り取った断面図であり、図６は図４の３Ｂ−３Ｂ’ラインに沿って切り取った断面図である。示されたように、本発明による半導体メモリ素子によると、誘電体メモリ物質膜２１２が活性領域２０４上部にのみ、さらに具体的に前記活性領域２０４がゲートライン２１４と交差する部分の活性領域上にのみ介していることを特徴とする。図４を参照すると、本発明によるＳＯＮＯＳフラッシュメモリ素子は、半導体基板２００の所定領域に複数の素子分離領域２０２ａを含む。前記複数の素子分離領域２０２ａは互いに平行し、これらの間の領域は活性領域２０４に画定される。従って、前記活性領域２０４は複数が画定され、これらの活性領域２０４もやはり互いに平行する。前記素子分離領域２０２ａ及び前記活性領域２０４上部を複数のゲートライン２１４が各々横切る。前記ゲートライン２１４の間の前記活性領域２０４に不純物拡散領域であるソース／ドレイン領域２１６ｄが形成されている。この時、前記複数のゲートライン２１４及び前記活性領域２０４が交差する部分の活性領域上にのみ誘電体メモリ物質膜２１２が介す。即ち、前記素子分離領域２０２ａと前記ゲートライン２１４は直接接触する。結果的に、前記活性領域２０４を隣接した活性領域と電気的に隔離させる前記素子分離領域２０２ａ上には、前記誘電体メモリ物質膜２１２が形成されていないので、素子の高集積化により、活性領域及び素子分離領域のピッチが減少しても、ＳＯＮＯＳｓメモリ素子動作時、隣接セルによる干渉を最小化できる。

これからは図４及び図５、そして、図６に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法に対して詳細に説明することとする。

図７乃至図１２は、本発明の一実施形態により図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示された図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。

先ず、図７を参照すると、半導体基板２００上に誘電体メモリ物質膜２１２が形成される。前記誘電体メモリ物質膜２１２は、前記半導体基板２００上に順次にスタックされた下部酸化膜２０６、窒化膜２０８及び上部酸化膜２１０であるＯＮＯ膜で形成されることが望ましい。例えば、前記下部酸化膜２０６は、約８０Å以下の厚さで形成され、前記窒化膜２０８は、約１００Å以下の厚さで形成され、前記上部酸化膜２１０は、約２００Å以下の厚さで形成される。前記誘電体メモリ物質膜２１２上に下部導電膜２１４ａが形成される。前記下部導電膜２１４ａは、ドーピングされたポリシリコンで形成して後続工程でパターニングされてゲートラインの一部に使用される。前記下部導電膜２１４ａ上にエッチングマスク膜２１６が形成される。前記エッチングマスク膜２１６はシリコン導電膜で形成される。前記エッチングマスク膜２１６は、後続平坦化工程で平坦化停止層に使用される。

次いで、前記エッチングマスク膜２１６、下部導電膜２１４ａ及び誘電体メモリ物質膜２１２がパターニングされて素子分離領域になる半導体基板の表面が露出される。ここで、パターニング結果、前記誘電体メモリ物質膜２１２及び下部導電膜２１４ａで覆われた半導体基板は活性領域２０４になる。従って、メモリ素子の一部を構成する前記メモリ物質膜２１２及び下部導電膜２１４ａが自己整合的に活性領域２０４上に形成される。

工程によっては、前記下部導電膜２１４ａを形成されないこともでき、又前記エッチングマスク膜２１６上に酸化膜がさらに形成されることができる。

次の図８を参照すると、パターニングされたエッチングマスク膜２１６を使用して、露出された半導体基板をエッチングして複数の平行したトレンチ２１８を形成する。その結果これらの間の半導体基板に画定される活性領域２０４やはり平行するようになる（図５５、図６参照）。

次の図９を参照すると、前記トレンチ２１８を完全に満たすよう前記パターニングされたエッチングマスク膜２１６上にトレンチ充填絶縁体２０２が形成される。前記トレンチ充填絶縁体２０２は化学気相成長酸化膜で形成される。工程によっては前記トレンチ充填絶縁体２０２を緻密化させるため熱処理工程をさらに進行できる。又、たとえ図面には示されないでも、前記トレンチ２１８内部に熱酸化膜及び窒化膜ライナーがさらに形成されることができる。熱酸化膜は、トレンチ形成のための半導体基板エッチング時発生する損傷を治るためのものであり、窒化膜ライナーは、トレンチ内部の酸化膜を防止するためのものである。従って、熱酸化膜及び窒化膜ライナーを形成することがさらに望ましい。

次いで、前記パターニングされたエッチングマスク膜２１６が露出されるまで、前記トレンチ充填絶縁体２０２に対して、平坦化エッチング工程を進行して図１０に示されたように、互いに平行した複数の素子分離領域２０２ａを形成する。

次の図１１を参照すると、露出されたパターングされたエッチングマスク膜２１６を除去する。この時、前記活性領域２０４上には、誘電体メモリ物質膜２１２及び下部導電膜２１４ａが順次に形成されている。

本発明によると、素子分離工程を進行すると同時に誘電体メモリ物質膜及びゲートラインの一部で使用される下部導電膜が自己整合的に活性領域上にのみ形成される。即ち、素子分離領域上部には、メモリ素子の構成要素である誘電体メモリ物質膜及び下部導電膜が存在しなくなる。従って、素子分離領域から誘電体メモリ膜を除去するための追加のフォトリソグラフィが必要なくなる。

次の後続工程でゲートライン形成のための上部導電物質を前記素子分離領域２０２ａが形成された結果物上に形成される。即ち前記パターニングされた下部導電物質２１４ａ及び素子分離領域２０２ａ上に上部導電物質を形成する。続いて、図１２及び図４に示されたように、前記上部導電物質及び前記パターニングされた下部導電物質２１４ａをパターニングして前記活性領域２０４上部及び前記素子分離領域２０２ａ上を横切る複数のゲートライン２１４が形成される。結果的に、前記ゲートライン２１４は、前記素子分離領域２０２ａと直接接するようになり、前記誘電体メモリ物質膜２１２が前記活性領域２０４のうちでも前記ゲートライン２１４と交差する領域にのみ存在するようになって、メモリセル単位に完全に分離される。ここで、前記下部導電膜２１４ａは、前記ゲートライン２１４両側の活性領域２０４に不純物拡散領域であるソース／ドレイン領域２１６ａ−ｄを形成する。

次は本発明の他の実施形態によるメモリ素子形成方法を説明する。本実施形態において、前述した実施形態と違う点は、局部的シリコン酸化工程（LOCal Oxidation of Silicon）により素子分離領域を形成することにある。

図１３乃至図１５は、本発明の他の実施形態により、図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に応じて示された図面として、図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。

先ず、図１３は図７に対応するものとして、半導体基板１００上に素子分離領域を露出させるパターニングされた膜質（誘電体メモリ物質膜２１２、下部導電膜２１４ａ及びエッチングマスク膜２１６）が形成される。トレンチ隔離工程とは違い、熱酸化工程を進行して前記露出された半導体基板に熱酸化膜を形成して素子分離領域２０２ｂを図１４に示されたように完成する。

次いで、前記エッチングマスク膜２１６を除去して、前述した実施形態のようにゲートライン用導電物質を形成してパターニングしてゲートライン２１４を図１５に示されたように形成する。

従来方法によるＳＯＮＯＳフラッシュメモリ素子の構造を概略的に示された透視図である。 図１の１Ａ−１Ａ’ラインに沿って取り切った断面図である。 図１の１Ｂ−１Ｂ’ラインに沿って取り切った断面図である。 本発明による新しいＳＯＮＯＳフラッシュメモリ素子を概略的に示される透明図である。 図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 図４の３Ｂ−３Ｂ’ラインに沿って取り切った断面図である。 本発明の一実施形態によって図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の一実施形態によって図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の一実施形態によって図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の一実施形態によって図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の一実施形態によって図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の一実施形態によって図４に概略的に示されたＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の他の実施形態によって図４に概略的に示したＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の他の実施形態によって図４に概略的に示したＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。 本発明の他の実施形態によって図４に概略的に示したＳＯＮＯＳフラッシュメモリ素子を形成する方法を工程順序に従って示した図面として図４の３Ａ−３Ａ’ラインに沿って取り切った断面図である。

符号の説明

２００ 半導体基板
２００ａ，２００ｂ 素子分離領域
２０４ 活性領域
２０６，２１０ 酸化膜
２０８ 窒化膜
２１２ ＯＮＯ膜
２１４ ゲートライン
２１６ａ−ｄ 不純物拡散領域
２１８ トレンチ
２０２ トレンチ充填絶縁体
２１６ 平坦化停止層

Claims (7)

1. 素子分離領域によって限定された活性領域を有する基板と、
   前記活性領域及び前記素子分離領域上に提供されたゲートラインと、
   前記ゲートラインと交差する活性領域上にのみ提供されたメモリ膜を含み、
   前記活性領域上のゲートラインの上部面は前記素子分離領域上のゲートラインの上部面より低く、前記活性領域上のゲートラインの下部面は前記素子分離領域上のゲートラインの下部面より低い非揮発性メモリ素子。
2. 前記ゲートラインは前記素子分離膜と接触することを特徴とする請求項１に記載の非揮発性メモリ素子。
3. 前記メモリ膜は下部酸化膜、窒化膜及び上部酸化膜（ＯＮＯ膜）からなることを特徴とする請求項１に記載の非揮発性メモリ素子。
4. 前記ゲートラインは上部導電膜を含み、前記活性領域上のゲートラインは前記上部導電膜と前記メモリ膜との間に下部導電膜をさらに含み、前記下部導電膜は前記メモリ膜と接触し、前記上部導電膜は前記素子分離膜と接触することを特徴とする請求項１に記載の非揮発性メモリ素子。
5. 前記下部導電膜の上部面は前記素子分離膜の上部面より低いことを特徴とする請求項４に記載の非揮発性メモリ素子。
6. 前記活性領域上のゲートラインの厚さは前記素子分離膜上のゲートラインよりさらに厚いことを特徴とする請求項１に記載の非揮発性メモリ素子。
7. 前記メモリ膜の上部面は前記素子分離膜の上部面より低いことを特徴とする請求項１に記載の非揮発性メモリ素子。

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