JPH07211807A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH07211807A JPH07211807A JP587894A JP587894A JPH07211807A JP H07211807 A JPH07211807 A JP H07211807A JP 587894 A JP587894 A JP 587894A JP 587894 A JP587894 A JP 587894A JP H07211807 A JPH07211807 A JP H07211807A
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Abstract
(57)【要約】
【構成】 素子領域に設ける二酸化シリコン膜からなる
トンネル酸化膜１５とメモリナイトライド膜１７と半導
体膜からなるメモリ膜１９と二酸化シリコン膜からなる
トップ酸化膜２１からなるメモリゲート絶縁膜２３と、
メモリゲート絶縁膜２３上に設けるゲート電極２５と、
ゲート電極の整合した領域に設ける高濃度領域２９とを
備える半導体不揮発性記憶装置およびその製造方法。 【効果】 電荷のトラップを窒化シリコン膜からなるメ
モリナイトライド膜と半導体膜からなるメモリ膜の二層
膜を用いることにより、情報消去時のメモリゲート絶縁
膜の電界を高めることが可能となる。その結果、情報消
去時間を短縮することができる。
トンネル酸化膜１５とメモリナイトライド膜１７と半導
体膜からなるメモリ膜１９と二酸化シリコン膜からなる
トップ酸化膜２１からなるメモリゲート絶縁膜２３と、
メモリゲート絶縁膜２３上に設けるゲート電極２５と、
ゲート電極の整合した領域に設ける高濃度領域２９とを
備える半導体不揮発性記憶装置およびその製造方法。 【効果】 電荷のトラップを窒化シリコン膜からなるメ
モリナイトライド膜と半導体膜からなるメモリ膜の二層
膜を用いることにより、情報消去時のメモリゲート絶縁
膜の電界を高めることが可能となる。その結果、情報消
去時間を短縮することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の構造とその製造方法とに関する。
の構造とその製造方法とに関する。
【０００２】
【従来の技術】従来、ゲート電極と、酸化シリコン膜か
らなるトップ酸化膜と、窒化シリコンからなるメモリナ
イトライド膜と、酸化シリコン膜からなるトンネル酸化
膜と、半導体基板構造からなる、いわゆるＭＯＮＯＳ構
造を有する半導体不揮発性記憶装置がある。
らなるトップ酸化膜と、窒化シリコンからなるメモリナ
イトライド膜と、酸化シリコン膜からなるトンネル酸化
膜と、半導体基板構造からなる、いわゆるＭＯＮＯＳ構
造を有する半導体不揮発性記憶装置がある。
【０００３】このＭＯＮＯＳ構造を有するメモリトラン
ジスタにおいては、メモリナイトライド膜中に電子を蓄
積した状態を書き込み状態とし、電子を放出した状態を
消去状態として、書き込みおよび消去状態のしきい値電
圧の差を利用して、情報を記憶させている。このＭＯＮ
ＯＳ構造の半導体不揮発性記憶装置を図５に示す。
ジスタにおいては、メモリナイトライド膜中に電子を蓄
積した状態を書き込み状態とし、電子を放出した状態を
消去状態として、書き込みおよび消去状態のしきい値電
圧の差を利用して、情報を記憶させている。このＭＯＮ
ＯＳ構造の半導体不揮発性記憶装置を図５に示す。
【０００４】図５に示すように、素子分離領域３３の素
子分離絶縁膜１３に囲まれた素子領域３１に、膜厚５ｎ
ｍのトップ酸化膜２１と、膜厚９ｎｍのメモリナイトラ
イド膜１７と、膜厚２ｎｍのトンネル酸化膜１５とから
なるメモリゲート絶縁膜２３を設ける。そしてこのメモ
リゲート絶縁膜２３上にゲート電極２５を設ける。
子分離絶縁膜１３に囲まれた素子領域３１に、膜厚５ｎ
ｍのトップ酸化膜２１と、膜厚９ｎｍのメモリナイトラ
イド膜１７と、膜厚２ｎｍのトンネル酸化膜１５とから
なるメモリゲート絶縁膜２３を設ける。そしてこのメモ
リゲート絶縁膜２３上にゲート電極２５を設ける。
【０００５】さらにこのゲート電極２５の整合した領域
の半導体基板１１にソース領域とドレイン領域となる高
濃度領域２９を設けることにより不揮発性記憶装置を形
成する。
の半導体基板１１にソース領域とドレイン領域となる高
濃度領域２９を設けることにより不揮発性記憶装置を形
成する。
【０００６】
【発明が解決しようとする課題】この図５を用いて説明
した半導体不揮発性記憶装置においては、情報を消去す
る際必要となる時間が長くなるという問題が発生する。
した半導体不揮発性記憶装置においては、情報を消去す
る際必要となる時間が長くなるという問題が発生する。
【０００７】この原因は、従来のＭＯＮＯＳ構造を有す
る半導体不揮発性記憶装置においては、電荷のトラップ
に窒化シリコン膜からなるメモリナイトライド膜１７を
用いている。窒化シリコン膜の誘電率は約７．４程度と
小さく、また、メモリ特性を得るためにはある程度の膜
厚が必要となる。
る半導体不揮発性記憶装置においては、電荷のトラップ
に窒化シリコン膜からなるメモリナイトライド膜１７を
用いている。窒化シリコン膜の誘電率は約７．４程度と
小さく、また、メモリ特性を得るためにはある程度の膜
厚が必要となる。
【０００８】よって、窒化シリコン膜の薄膜化には限界
があり、これによって情報を消去する際、メモリゲート
絶縁膜２３にかかる電界を高めることが難しくなり、情
報の消去に長時間必要となる。
があり、これによって情報を消去する際、メモリゲート
絶縁膜２３にかかる電界を高めることが難しくなり、情
報の消去に長時間必要となる。
【０００９】また、情報の消去を行なう際、メモリゲー
ト絶縁膜２３にかかる電界を高めるためにメモリナイト
ライド膜１９の膜厚を薄くすると、電荷のトラップサイ
トが減少して、メモリ特性を示さなくなるという問題点
が発生する。
ト絶縁膜２３にかかる電界を高めるためにメモリナイト
ライド膜１９の膜厚を薄くすると、電荷のトラップサイ
トが減少して、メモリ特性を示さなくなるという問題点
が発生する。
【００１０】本発明の目的は、上記の課題を解決して、
情報の消去を短時間で可能とする半導体不揮発性記憶装
置の構造と、この構造を得るための製造方法とを提供す
ることである。
情報の消去を短時間で可能とする半導体不揮発性記憶装
置の構造と、この構造を得るための製造方法とを提供す
ることである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。
【００１２】本発明の半導体不揮発性記憶装置は、半導
体基板に設ける素子領域の周囲に素子分離領域を設ける
素子分離絶縁膜と、素子領域に設ける二酸化シリコン膜
からなるトンネル酸化膜と窒化シリコン膜からなるメモ
リナイトライド膜と多結晶シリコンあるいはアモルファ
スシリコンからなるメモリ膜と二酸化シリコン膜からな
るトップ酸化膜からなるメモリゲート絶縁膜を有するこ
とを特徴とする。
体基板に設ける素子領域の周囲に素子分離領域を設ける
素子分離絶縁膜と、素子領域に設ける二酸化シリコン膜
からなるトンネル酸化膜と窒化シリコン膜からなるメモ
リナイトライド膜と多結晶シリコンあるいはアモルファ
スシリコンからなるメモリ膜と二酸化シリコン膜からな
るトップ酸化膜からなるメモリゲート絶縁膜を有するこ
とを特徴とする。
【００１３】本発明の半導体不揮発性記憶装置の製造方
法は、半導体基板の素子領域に形成した耐酸化膜を酸化
防止膜として用いる選択酸化によって素子分離領域に素
子分離絶縁膜を形成し、素子領域にトンネル酸化膜と、
メモリナイトライド膜と、メモリ膜と、トップ酸化膜と
を順次形成する工程と、ゲート電極材料を全面に形成
し、ゲート電極材料上に感光性樹脂を形成し、感光性樹
脂をエッチングマスクに用いてゲート電極材料をパター
ニングしてゲート電極を形成する工程と、ゲート電極に
整合した領域の半導体基板に不純物を導入して高濃度領
域を形成する工程とを有することを特徴とする。
法は、半導体基板の素子領域に形成した耐酸化膜を酸化
防止膜として用いる選択酸化によって素子分離領域に素
子分離絶縁膜を形成し、素子領域にトンネル酸化膜と、
メモリナイトライド膜と、メモリ膜と、トップ酸化膜と
を順次形成する工程と、ゲート電極材料を全面に形成
し、ゲート電極材料上に感光性樹脂を形成し、感光性樹
脂をエッチングマスクに用いてゲート電極材料をパター
ニングしてゲート電極を形成する工程と、ゲート電極に
整合した領域の半導体基板に不純物を導入して高濃度領
域を形成する工程とを有することを特徴とする。
【００１４】
【実施例】以下図面を用いて本発明の実施例を説明す
る。図３を用いて本発明の半導体不揮発性記憶装置の構
造を説明する。
る。図３を用いて本発明の半導体不揮発性記憶装置の構
造を説明する。
【００１５】図３に示すように、素子領域３１に、二酸
化シリコン膜からなるトンネル酸化膜１５を設け、その
トンネル酸化膜１５上にメモリナイトライド膜１７を形
成する。
化シリコン膜からなるトンネル酸化膜１５を設け、その
トンネル酸化膜１５上にメモリナイトライド膜１７を形
成する。
【００１６】さらに、メモリナイトライド膜１７上に多
結晶シリコンあるいはアモルファスシリコン膜からなる
メモリ膜１９を設け、このメモリ膜１９上に二酸化シリ
コン膜からなるトップ酸化膜２１を設ける。
結晶シリコンあるいはアモルファスシリコン膜からなる
メモリ膜１９を設け、このメモリ膜１９上に二酸化シリ
コン膜からなるトップ酸化膜２１を設ける。
【００１７】このことによりトップ酸化膜２１とメモリ
ナイトライド膜１７とメモリ膜１９とトンネル酸化膜１
５とからなるメモリゲート絶縁膜２３を設ける。
ナイトライド膜１７とメモリ膜１９とトンネル酸化膜１
５とからなるメモリゲート絶縁膜２３を設ける。
【００１８】そして、ゲート電極２５を設け、ゲート電
極２５に整合した素子領域に、ソース領域とドレイン領
域となる高濃度領域２９を設けることにより半導体不揮
発性記憶装置とする。
極２５に整合した素子領域に、ソース領域とドレイン領
域となる高濃度領域２９を設けることにより半導体不揮
発性記憶装置とする。
【００１９】図３に示すように、本発明の不揮発性記憶
装置は、電荷のトラップに窒化シリコン膜からなるメモ
リナイトライド膜１７と、多結晶シリコン膜あるいはア
モルファスシリコン膜からなるメモリ膜１９との両方の
膜を用いている。このため、メモリナイトライド膜１７
を薄膜することができる。
装置は、電荷のトラップに窒化シリコン膜からなるメモ
リナイトライド膜１７と、多結晶シリコン膜あるいはア
モルファスシリコン膜からなるメモリ膜１９との両方の
膜を用いている。このため、メモリナイトライド膜１７
を薄膜することができる。
【００２０】またさらに、多結晶シリコン膜、あるいは
アモルファスシリコン膜の誘電率が１１程度と、窒化シ
リコン膜に対して約１．５倍高い。このため、窒化シリ
コン膜換算で約２／５程度薄膜化が可能となり、これら
によって情報消去時のメモリゲート絶縁膜２３にかかる
電界を高くすることができる。
アモルファスシリコン膜の誘電率が１１程度と、窒化シ
リコン膜に対して約１．５倍高い。このため、窒化シリ
コン膜換算で約２／５程度薄膜化が可能となり、これら
によって情報消去時のメモリゲート絶縁膜２３にかかる
電界を高くすることができる。
【００２１】その結果、メモリ特性を劣化させることな
く、消去時間を短縮することが可能となる。
く、消去時間を短縮することが可能となる。
【００２２】つぎにこの図３に示す半導体不揮発性記憶
装置を形成するための製造方法を、図１から図３の断面
図を用いて説明する。
装置を形成するための製造方法を、図１から図３の断面
図を用いて説明する。
【００２３】まず図１に示すように、導電型がＰ型の半
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。
【００２４】その後、ジクロルシランとアンモニアとを
反応ガスとして用いる化学気相成長法により、膜厚が５
０ｎｍの窒化シリコン膜からなる耐酸化膜（図示せず）
を形成する。
反応ガスとして用いる化学気相成長法により、膜厚が５
０ｎｍの窒化シリコン膜からなる耐酸化膜（図示せず）
を形成する。
【００２５】その後、耐酸化膜の上に感光樹脂（図示せ
ず）を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて感光、現像処理を行ない、素子領域３１上
に感光樹脂を形成するように、感光性樹脂をパターニン
グする。
ず）を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて感光、現像処理を行ない、素子領域３１上
に感光樹脂を形成するように、感光性樹脂をパターニン
グする。
【００２６】この耐酸化膜のエッチングは、反応性イオ
ンエッチング装置を用いて、エッチングガスとして、六
フッ化イオウとヘリウムと三フッ化メタンとの混合ガス
を用いて行なう。その後、エッチングマスクに用いた感
光性樹脂を除去する。
ンエッチング装置を用いて、エッチングガスとして、六
フッ化イオウとヘリウムと三フッ化メタンとの混合ガス
を用いて行なう。その後、エッチングマスクに用いた感
光性樹脂を除去する。
【００２７】その後、この耐酸化膜を酸化防止膜に用い
る選択酸化処理を行なうことによって、素子領域３１の
周囲の素子分離領域３３に素子分離絶縁膜１３を７００
ｎｍの膜厚で形成する。
る選択酸化処理を行なうことによって、素子領域３１の
周囲の素子分離領域３３に素子分離絶縁膜１３を７００
ｎｍの膜厚で形成する。
【００２８】この素子分離絶縁膜１３を形成する選択酸
化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃、時間１６０分の条件で行なう。
化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃、時間１６０分の条件で行なう。
【００２９】その後、選択酸化処理の酸化防止膜に用い
た耐酸化膜を加熱したリン酸を用いて除去し、パッド酸
化膜もフッ酸系のエッチング液を用いて除去する。
た耐酸化膜を加熱したリン酸を用いて除去し、パッド酸
化膜もフッ酸系のエッチング液を用いて除去する。
【００３０】つぎに図２に示すように、半導体基板を酸
素と窒素との混合ガス雰囲気中で、温度９００℃で、時
間３０分の酸化処理して、膜厚２ｎｍの二酸化シリコン
膜からなるトンネル酸化膜１５を形成する。
素と窒素との混合ガス雰囲気中で、温度９００℃で、時
間３０分の酸化処理して、膜厚２ｎｍの二酸化シリコン
膜からなるトンネル酸化膜１５を形成する。
【００３１】その後、ジクロルシランとアンモニアとを
反応ガスとして用いる化学気相成長法により、膜厚が５
ｎｍの窒化シリコン膜からなるメモリナイトライド膜１
７を形成する。
反応ガスとして用いる化学気相成長法により、膜厚が５
ｎｍの窒化シリコン膜からなるメモリナイトライド膜１
７を形成する。
【００３２】その後、モノシランを反応ガスとして用い
る化学気相成長法により、膜厚が８ｎｍの多結晶シリコ
ン膜あるいはアモルファスシリコン膜からなるメモリ膜
１９を形成する。
る化学気相成長法により、膜厚が８ｎｍの多結晶シリコ
ン膜あるいはアモルファスシリコン膜からなるメモリ膜
１９を形成する。
【００３３】その後、メモリ膜１９上に酸素と窒素との
混合ガス雰囲気中で、温度９００℃で、時間３０分の酸
化処理を行って、膜厚５ｎｍの二酸化シリコン膜化らな
るトップ酸化膜２１を形成する。
混合ガス雰囲気中で、温度９００℃で、時間３０分の酸
化処理を行って、膜厚５ｎｍの二酸化シリコン膜化らな
るトップ酸化膜２１を形成する。
【００３４】この結果、トンネル酸化膜１５とメモリナ
イトライド膜１７とメモリ膜１９とトップ絶縁膜２１と
からなるメモリゲート絶縁膜２３を形成する。
イトライド膜１７とメモリ膜１９とトップ絶縁膜２１と
からなるメモリゲート絶縁膜２３を形成する。
【００３５】その後、反応ガスとしてモノシランを用い
る化学気相成長法によって、膜厚が４００ｎｍの多結晶
シリコン膜からなるゲート電極材料２７を全面に形成す
る。
る化学気相成長法によって、膜厚が４００ｎｍの多結晶
シリコン膜からなるゲート電極材料２７を全面に形成す
る。
【００３６】その後、全面に感光性樹脂（図示せず）を
回転塗布法により形成し、所定のフォトマスクを用いて
露光、現像処理を行ない感光性樹脂をパターニングす
る。
回転塗布法により形成し、所定のフォトマスクを用いて
露光、現像処理を行ない感光性樹脂をパターニングす
る。
【００３７】つぎに図３に示すように、感光性樹脂（図
示せず）をエッチングマスクに用いて、ゲート電極材料
２７をパターニングして、ゲート電極２５を形成する。
示せず）をエッチングマスクに用いて、ゲート電極材料
２７をパターニングして、ゲート電極２５を形成する。
【００３８】このゲート電極２５のエッチングは、反応
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウと酸素との混合ガスを用いて行なう。
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウと酸素との混合ガスを用いて行なう。
【００３９】その後、感光性樹脂に被覆されていない領
域のトップ酸化膜２１を、フッ酸系のエッチング液を用
いるウエットエッチングにより除去する。
域のトップ酸化膜２１を、フッ酸系のエッチング液を用
いるウエットエッチングにより除去する。
【００４０】その後、感光性樹脂に被覆されていない領
域のメモリ膜１９とメモリナイトライド膜１７のエッチ
ングを、反応性イオンエッチング装置を用いて、エッチ
ングガスとして六フッ化イオウとヘリウムと三フッ化メ
タンとの混合ガスを用いて行なう。
域のメモリ膜１９とメモリナイトライド膜１７のエッチ
ングを、反応性イオンエッチング装置を用いて、エッチ
ングガスとして六フッ化イオウとヘリウムと三フッ化メ
タンとの混合ガスを用いて行なう。
【００４１】その後、感光性樹脂に被覆されていない領
域のトンネル酸化膜１５をフッ酸系のエッチング液を用
いるウエットエッチングにより行なう。
域のトンネル酸化膜１５をフッ酸系のエッチング液を用
いるウエットエッチングにより行なう。
【００４２】つぎにゲート電極２５のパターニングのた
めのエッチングマスクとして用いた感光性樹脂（図示せ
ず）を除去する。
めのエッチングマスクとして用いた感光性樹脂（図示せ
ず）を除去する。
【００４３】その後、ゲート電極２５の整合した領域の
半導体基板１１に、この半導体基板１１と逆導電型の不
純物であるリンを導入して、ソース領域とドレイン領域
となる高濃度領域２９を形成する。
半導体基板１１に、この半導体基板１１と逆導電型の不
純物であるリンを導入して、ソース領域とドレイン領域
となる高濃度領域２９を形成する。
【００４４】高濃度領域２９とを形成するための不純物
であるリンのイオン注入量は、３×１０15ａｔｏｍｓ／
ｃｍ-2程度の条件で行なう。
であるリンのイオン注入量は、３×１０15ａｔｏｍｓ／
ｃｍ-2程度の条件で行なう。
【００４５】その後の工程は図示しないが、リンとボロ
ンとを含む酸化シリコン膜からなる層間絶縁膜を化学気
相成長法により形成し、さらに感光性樹脂をエッチング
マスクに用いて層間絶縁膜にコンタクトホールを形成
し、さらにシリコンと銅とを含むアルミニウムからなる
配線材料をスパッタリング法により形成し、感光性樹脂
をエッチングマスクに用いて配線材料を形成して、半導
体不揮発性記憶装置を得ることができる。
ンとを含む酸化シリコン膜からなる層間絶縁膜を化学気
相成長法により形成し、さらに感光性樹脂をエッチング
マスクに用いて層間絶縁膜にコンタクトホールを形成
し、さらにシリコンと銅とを含むアルミニウムからなる
配線材料をスパッタリング法により形成し、感光性樹脂
をエッチングマスクに用いて配線材料を形成して、半導
体不揮発性記憶装置を得ることができる。
【００４６】
【発明の効果】以上の説明から明らかなように、本発明
の半導体不揮発性記憶装置の構造と製造方法とにおい
て、電荷のトラップを窒化シリコン膜と、多結晶シリコ
ン膜あるいはアモルファスシリコン膜などからなる半導
体膜とを用いることにより、メモリ特性を劣化させるこ
となく薄膜化ができる。この結果、情報の消去時のメモ
リゲート絶縁膜にかかる電界を高めることが可能とな
る。
の半導体不揮発性記憶装置の構造と製造方法とにおい
て、電荷のトラップを窒化シリコン膜と、多結晶シリコ
ン膜あるいはアモルファスシリコン膜などからなる半導
体膜とを用いることにより、メモリ特性を劣化させるこ
となく薄膜化ができる。この結果、情報の消去時のメモ
リゲート絶縁膜にかかる電界を高めることが可能とな
る。
【００４７】本発明の不揮発性記憶装置と従来の不揮発
性記憶装置の情報消去時間としきい値電圧の変化量の関
係を図４に示す。本発明の特性を実線３５に示し、従来
の特性を破線３７に示す。図４に示すように、同じしき
い値電圧の変化量を得るための情報消去時間は、従来と
比較して本発明の不揮発性記憶装置は５０分の１程度と
なる。この結果、従来の不揮発性記憶装置より、情報の
記憶時間が短縮された半導体不揮発性記憶装置を得るこ
とができる。
性記憶装置の情報消去時間としきい値電圧の変化量の関
係を図４に示す。本発明の特性を実線３５に示し、従来
の特性を破線３７に示す。図４に示すように、同じしき
い値電圧の変化量を得るための情報消去時間は、従来と
比較して本発明の不揮発性記憶装置は５０分の１程度と
なる。この結果、従来の不揮発性記憶装置より、情報の
記憶時間が短縮された半導体不揮発性記憶装置を得るこ
とができる。
【図１】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図３】本発明の実施例における半導体不揮発性記憶装
置の構造とその製造方法とを示す断面図である。
置の構造とその製造方法とを示す断面図である。
【図４】本発明と従来例における半導体不揮発性記憶装
置の情報消去時間としきい値電圧の変化量との関係を示
すグラフである。
置の情報消去時間としきい値電圧の変化量との関係を示
すグラフである。
【図５】従来例における半導体不揮発性記憶装置の構造
とその製造方法とを示す断面図である。
とその製造方法とを示す断面図である。
１３ 素子分離絶縁膜 １５ トンネル酸化膜 １７ メモリナイトライド膜 １９ メモリ膜 ２１ トップ酸化膜 ２３ メモリゲート絶縁膜 ２５ ゲート電極 ３１ 素子領域 ３３ 素子分離領域
Claims (3)
- 【請求項１】 半導体基板上に設ける酸化シリコン膜か
らなるトンネル酸化膜と、窒化シリコン膜からなるメモ
リナイトライド膜と、半導体膜からなるメモリ膜と、酸
化シリコン膜からなるトップ酸化膜とからなるメモリゲ
ート絶縁膜とを有することを特徴とする半導体不揮発性
記憶装置。 - 【請求項２】 半導体膜は、多結晶シリコンあるいはア
モルファスシリコンからなることを特徴とする請求項１
に記載の半導体不揮発性記憶装置。 - 【請求項３】 第１導電型の半導体基板に選択酸化を行
なうことにより素子分離領域に二酸化シリコン膜からな
る素子分離絶縁膜を形成する工程と、素子領域に二酸化
シリコン膜からなるトンネル酸化膜を形成する工程と、
トンネル酸化膜上に窒化シリコン膜からなるメモリナイ
トライド膜を形成する工程と、半導体膜からなるメモリ
膜を形成する工程と、メモリ膜上に二酸化シリコン膜か
らなるトップ酸化膜を形成する工程と、ゲート電極を形
成する工程と、ゲート電極の整合した領域の半導体基板
に第２導電型のソース領域およびドレイン領域となる高
濃度領域を形成する工程とを有することを特徴とする半
導体不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP587894A JPH07211807A (ja) | 1994-01-24 | 1994-01-24 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP587894A JPH07211807A (ja) | 1994-01-24 | 1994-01-24 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211807A true JPH07211807A (ja) | 1995-08-11 |
Family
ID=11623172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP587894A Pending JPH07211807A (ja) | 1994-01-24 | 1994-01-24 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211807A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
-
1994
- 1994-01-24 JP JP587894A patent/JPH07211807A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227535A (ja) * | 2001-03-17 | 2008-09-25 | Samsung Electronics Co Ltd | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 |
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