JPH06318709A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

半導体不揮発性記憶装置およびその製造方法

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JPH06318709A
JPH06318709A JP1763494A JP1763494A JPH06318709A JP H06318709 A JPH06318709 A JP H06318709A JP 1763494 A JP1763494 A JP 1763494A JP 1763494 A JP1763494 A JP 1763494A JP H06318709 A JPH06318709 A JP H06318709A
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JP
Japan
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insulating film
forming
film
gate electrode
semiconductor substrate
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Application number
JP1763494A
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English (en)
Inventor
Toshiyuki Kishi
敏幸 岸
Takashi Toida
孝志 戸井田
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Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
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Publication date
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Abstract

(57)【要約】 【構成】 半導体基板１１に設けるトンネル酸化膜１３
と窒化シリコン膜１５とトップ酸化膜１７とからなるメ
モリゲート絶縁膜１９と、メモリゲート絶縁膜の両側に
設けるＭＯＳゲート絶縁膜２１と、メモリゲート絶縁膜
とＭＯＳゲート絶縁膜との上に設けるゲート電極２３
と、メモリゲート絶縁膜の整合した領域に設ける低濃度
領域２５と、メモリゲート絶縁膜とＭＯＳゲート絶縁膜
との整合した領域に設ける高濃度領域２９とを有する半
導体不揮発性記憶装置およびその製造方法。 【効果】 ソース領域とドレイン領域との間の耐圧が向
上する。さらに電流駆動能力が向上し、耐圧向上とあい
まって高い信頼性を有する半導体不揮発性記憶装置が得
られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の構造とその製造方法とに関し、とくにゲート電極−酸
化シリコン膜からなるトップ酸化膜−窒化シリコン膜−
酸化シリコン膜からなるトンネル酸化膜−半導体基板構
造からなる、いわゆるＭＯＮＯＳ構造を有する半導体不
揮発性記憶装置の構造とその製造方法とに関する。
【０００２】
【従来の技術】ＭＯＮＯＳ構造を有するメモリトランジ
スタにおいては、窒化シリコン膜とトップ酸化膜との界
面に電荷を蓄積させたときのしきい値電圧と、電荷を蓄
積していないときのしきい値電圧との差を利用して、情
報を記憶させている。
【０００３】このＭＯＮＯＳ構造のメモリトランジスタ
は、電荷を蓄積していないときは、しきい値電圧が負で
あることから、ゲート電極下のチャネル領域にチャネル
が形成されてしまう。
【０００４】このとき、ソース領域からドレイン領域に
流れるドレイン電流が流れないように、メモリトランジ
スタが選択されたときのみ、ドレイン電流が流れるよう
にするためＭＯＳ（金属−酸化膜−半導体）トランジス
タを必要とする。
【０００５】このメモリトランジスタとＭＯＳトランジ
スタとを有する半導体不揮発性記憶装置として、たとえ
ば特開平４−３３７６７２号公報に記載のものがある。
この公報に記載のメモリトランジスタとＭＯＳトランジ
スタとの構造を、図１４の断面図を用いて説明する。
【０００６】図１４に示すように、トップ酸化膜１７と
窒化シリコン膜１５とトンネル酸化膜１３とからなるメ
モリゲート絶縁膜１９と、酸化シリコン膜からなるＭＯ
Ｓゲート絶縁膜２１とは、お互いに接触するように、半
導体基板１１上に設ける。
【０００７】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２１との上にゲート電極２３を設ける。
【０００８】さらにこのゲート電極２３の整合した領域
の半導体基板１１にソース領域３３とドレイン領域３５
とを設ける。すなわちメモリゲート絶縁膜１９とゲート
電極２３からなるメモリトランジスタ３７と、ＭＯＳゲ
ート絶縁膜２１とゲート電極２３からなるＭＯＳトラン
ジスタ３９とを隣接して設けている。
【０００９】
【発明が解決しようとする課題】この図１４を用いて説
明した半導体不揮発性記憶装置においては、メモリトラ
ンジスタ３７とＭＯＳトランジスタ３９とを接触するよ
うに設けているので、半導体不揮発性記憶装置の小型化
を図ることができるという利点を有する。
【００１０】しかしながら、図１４に示す半導体不揮発
性記憶装置においては、ソース領域３３とドレイン領域
３５との間の耐圧が低いという課題を有する。
【００１１】本発明の目的は、上記課題を解決して、ソ
ース領域とドレイン領域との間の耐圧が高い半導体不揮
発性記憶装置の構造と、この構造を得るための製造方法
とを提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。
【００１３】本発明の半導体不揮発性記憶装置は、半導
体基板上に設けるトンネル酸化膜と窒化シリコン膜とト
ップ酸化膜とからなるメモリゲート絶縁膜と、メモリゲ
ート絶縁膜の両側に設けるＭＯＳゲート絶縁膜と、メモ
リゲート絶縁膜とＭＯＳゲート絶縁膜との上に設けるゲ
ート電極と、メモリゲート絶縁膜の整合した領域の半導
体基板に設ける低濃度領域と、メモリゲート絶縁膜とＭ
ＯＳゲート絶縁膜との整合した領域の半導体基板に設け
る高濃度領域と、コンタクトホールを有する層間絶縁膜
と、配線とを有することを特徴とする。
【００１４】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板上にトンネル酸化膜と窒化シリ
コン膜とを順次形成し、窒化シリコン膜上に感光性樹脂
を形成し、さらに感光性樹脂をエッチングマスクに用い
て窒化シリコン膜とトンネル酸化膜とをパターニングす
る工程と、感光性樹脂と窒化シリコン膜とトンネル酸化
膜との整合した領域の半導体基板に不純物を導入して低
濃度領域を形成する工程と、酸化処理を行うことにより
半導体基板上にＭＯＳゲート絶縁膜と窒化シリコン膜上
にトップ酸化膜とを形成する工程と、ゲート電極材料を
全面に形成し、ゲート電極材料上に感光性樹脂を形成す
る工程と、感光性樹脂をエッチングマスクに用いてゲー
ト電極材料をパターニングしてゲート電極を形成し、ゲ
ート電極に整合した領域の半導体基板に不純物を導入し
て高濃度領域を形成する工程と、層間絶縁膜を全面に形
成し、層間絶縁膜にコンタクトホールを形成し、さらに
配線を形成する工程とを有することを特徴とする。
【００１５】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板上にトンネル酸化膜と窒化シリ
コン膜とを順次形成し、窒化シリコン膜上に感光性樹脂
を形成する工程と、感光性樹脂をエッチングマスクに用
いて窒化シリコン膜をパターニングし、さらに感光性樹
脂と窒化シリコン膜との整合した領域の半導体基板に不
純物を導入して低濃度領域を形成する工程と、酸化処理
を行うことにより半導体基板上にＭＯＳゲート絶縁膜と
窒化シリコン膜上にトップ酸化膜とを形成する工程と、
ゲート電極材料を全面に形成し、ゲート電極材料上に感
光性樹脂を形成する工程と、感光性樹脂をエッチングマ
スクに用いてゲート電極材料をパターニングしてゲート
電極を形成し、ゲート電極に整合した領域の半導体基板
に不純物を導入して高濃度領域を形成する工程と、層間
絶縁膜を全面に形成し、層間絶縁膜にコンタクトホール
を形成し、さらに配線を形成する工程とを有することを
特徴とする。
【００１６】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板上にトンネル酸化膜と窒化シリ
コン膜とを順次形成し、窒化シリコン膜上に感光性樹脂
を形成する工程と、感光性樹脂の整合した領域の半導体
基板に不純物を導入して低濃度領域を形成し、さらに感
光性樹脂をエッチングマスクに用いて窒化シリコン膜と
トンネル酸化膜とをパターニングする工程と、酸化処理
を行うことにより半導体基板上にＭＯＳゲート絶縁膜と
窒化シリコン膜上にトップ酸化膜とを形成する工程と、
ゲート電極材料を全面に形成し、ゲート電極材料上に感
光性樹脂を形成する工程と、感光性樹脂をエッチングマ
スクに用いてゲート電極材料をパターニングしてゲート
電極を形成し、ゲート電極に整合した領域の半導体基板
に不純物を導入して高濃度領域を形成する工程と、層間
絶縁膜を全面に形成し、層間絶縁膜にコンタクトホール
を形成し、さらに配線を形成する工程とを有することを
特徴とする。
【００１７】本発明の半導体不揮発性記憶装置は、半導
体基板上に設けるトンネル酸化膜と窒化シリコン膜とト
ップ酸化膜とからなるメモリゲート絶縁膜と、メモリゲ
ート絶縁膜の両側に設けるＭＯＳゲート絶縁膜と、メモ
リゲート絶縁膜とＭＯＳゲート絶縁膜との上に設けるゲ
ート電極と、メモリゲート絶縁膜の整合した領域の半導
体基板に設ける低濃度領域と、メモリゲート絶縁膜とＭ
ＯＳゲート絶縁膜との整合した領域の半導体基板に設け
る中濃度領域と、メモリゲート絶縁膜とＭＯＳゲート絶
縁膜とサイドウォールとの整合した領域の半導体基板に
設ける高濃度領域と、コンタクトホールを有する層間絶
縁膜と、配線とを有することを特徴とする。
【００１８】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板上にトンネル酸化膜と窒化シリ
コン膜とを順次形成し、窒化シリコン膜上に感光性樹脂
を形成し、さらに感光性樹脂をエッチングマスクに用い
て窒化シリコン膜とトンネル酸化膜とをパターニングす
る工程と、感光性樹脂と窒化シリコン膜とトンネル酸化
膜との整合した領域の半導体基板に不純物を導入して低
濃度領域を形成する工程と、酸化処理を行うことにより
半導体基板上にＭＯＳゲート絶縁膜と窒化シリコン膜上
にトップ酸化膜とを形成する工程と、ゲート電極材料を
全面に形成し、ゲート電極材料上に感光性樹脂を形成す
る工程と、感光性樹脂をエッチングマスクに用いてゲー
ト電極材料をパターニングしてゲート電極を形成し、ゲ
ート電極に整合した領域の半導体基板に不純物を導入し
て中濃度領域を形成する工程と、絶縁膜を全面に形成
し、絶縁膜を異方性エッチングしてＭＯＳゲート絶縁膜
とゲート電極との側壁にサイドウォールを形成する工程
と、ゲート電極とサイドウォールとの整合する領域の半
導体基板に不純物を導入して高濃度領域を形成する工程
と、層間絶縁膜を全面に形成し、層間絶縁膜にコンタク
トホールを形成し、さらに配線を形成する工程とを有す
ることを特徴とする。
【００１９】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板にトンネル酸化膜と窒化シリコ
ン膜とを順次形成し、窒化シリコン膜上に感光性樹脂を
形成する工程と、感光性樹脂をエッチングマスクに用い
て窒化シリコン膜をパターニングし、感光性樹脂と窒化
シリコン膜との整合した領域の半導体基板に不純物を導
入して低濃度領域を形成する工程と、酸化処理を行うこ
とにより半導体基板上にＭＯＳゲート絶縁膜と窒化シリ
コン膜上にトップ酸化膜とを形成する工程と、ゲート電
極材料を全面に形成し、ゲート電極材料上に感光性樹脂
を形成する工程と、感光性樹脂をエッチングマスクに用
いてゲート電極材料をパターニングしてゲート電極を形
成し、ゲート電極に整合した領域の半導体基板に不純物
を導入して中濃度領域を形成する工程と、絶縁膜を全面
に形成し、絶縁膜を異方性エッチングしてＭＯＳゲート
絶縁膜とゲート電極との側壁にサイドウォールを形成す
る工程と、ゲート電極とサイドウォールとの整合する領
域の半導体基板に不純物を導入して高濃度領域を形成す
る工程と、層間絶縁膜を全面に形成し、層間絶縁膜にコ
ンタクトホールを形成し、さらに配線を形成する工程と
を有することを特徴とする。
【００２０】本発明における半導体不揮発性記憶装置の
製造方法は、半導体基板にトンネル酸化膜と窒化シリコ
ン膜とを順次形成し、窒化シリコン膜上に感光性樹脂を
形成する工程と、感光性樹脂の整合した領域の半導体基
板に不純物を導入して低濃度領域を形成し、感光性樹脂
をエッチングマスクに用いて窒化シリコン膜とトンネル
酸化膜とをパターニングする工程と、酸化処理を行うこ
とにより半導体基板上にＭＯＳゲート絶縁膜と窒化シリ
コン膜上にトップ酸化膜とを形成する工程と、ゲート電
極材料を全面に形成し、ゲート電極材料上に感光性樹脂
を形成する工程と、感光性樹脂をエッチングマスクに用
いてゲート電極材料をパターニングしてゲート電極を形
成し、ゲート電極に整合した領域の半導体基板に不純物
を導入して中濃度領域を形成する工程と、絶縁膜を全面
に形成し、絶縁膜を異方性エッチングしてＭＯＳゲート
絶縁膜とゲート電極との側壁にサイドウォールを形成す
る工程と、ゲート電極とサイドウォールとの整合する領
域の半導体基板に不純物を導入して高濃度領域を形成す
る工程と、層間絶縁膜を全面に形成し、層間絶縁膜にコ
ンタクトホールを形成し、さらに配線を形成する工程と
を有することを特徴とする。
【００２１】
【作用】本発明の半導体不揮発性記憶装置は、ドレイン
領域は低濃度領域と高濃度領域と二重拡散構造を設けて
いる。あるいはドレイン領域は低濃度領域と中濃度領域
と高濃度領域と三重拡散構造を設けている。
【００２２】このため高電圧を印加することにより発生
するホットキャリアが、低濃度領域のもつ電界緩和作用
により緩和され、ソース領域とドレイン領域との間の耐
圧が向上する。
【００２３】さらに図１４に示すドレイン領域とメモリ
絶縁膜とが隣接する従来構造においては、メモリゲート
絶縁膜を構成するトップ酸化膜と窒化シリコン膜とトン
ネル酸化膜とが薄膜であるため、ゲート電極からの高い
垂直電界によって、ドレイン領域のバンドが曲がる。こ
のため価電子帯の電子が、電導帯へバンド間トンネリン
グすることによって、メモリトランジスタの読み出し時
でのリーク電流が増加する。
【００２４】これに対して本発明の半導体不揮発性記憶
装置においては、ドレイン領域とメモリ絶縁膜との間に
低濃度領域をもつ。このためゲート電極からの高い垂直
電界を低濃度領域により緩和することができる。このた
め、メモリトランジスタの読み出し時のリーク電流を低
減することができる。
【００２５】さらに本発明の半導体不揮発性記憶装置に
おいては、メモリトランジスタの両側の領域にそれぞれ
ＭＯＳトランジスタを形成した構造になっている。さら
に、そのうえ低濃度領域と高濃度領域、あるいは低濃度
領域と中濃度領域と高濃度領域とを有する。
【００２６】このため半導体不揮発性記憶装置における
情報記憶の信頼性が向上するという効果も有する。
【００２７】
【実施例】以下図面を用いて本発明の実施例を説明す
る。なお本発明の半導体不揮発性記憶装置の構造と製造
方法とを示す図１から図１３の断面図においては、素子
分離絶縁膜の図示は省略してある。
【００２８】まずはじめに、図６の断面図を用いて本発
明の第１の実施例における半導体不揮発性記憶装置の構
造を説明する。
【００２９】図６に示すように、本発明の半導体不揮発
性記憶装置は、半導体基板１１上に設けるトンネル酸化
膜１３と窒化シリコン膜１５とトップ酸化膜１７とから
なるメモリゲート絶縁膜１９を有する。
【００３０】さらにこのメモリゲート絶縁膜１９の両側
の半導体基板１１にＭＯＳゲート絶縁膜２１を設ける。
【００３１】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２１との上にゲート電極２３を設ける。
【００３２】さらにメモリゲート絶縁膜１９の整合した
領域に、半導体基板１１と逆導電型の低濃度領域２５を
設ける。
【００３３】またさらにメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２１との整合した領域に、半導体基板１
１と逆導電型の高濃度領域２９を設ける。
【００３４】そして全面に層間絶縁膜４３を設け、さら
にこの層間絶縁膜４３にコンタクトホール４５を設け
る。
【００３５】そして層間絶縁膜４３に形成したコンタク
トホール４５を介して、高濃度領域２９と接続する配線
４７を設ける。このように本発明の半導体不揮発性記憶
装置は、メモリトランジスタ３７の両側の領域にそれぞ
れＭＯＳトランジスタ３９を設ける構造になっている。
【００３６】本発明の第１の実施例における半導体不揮
発性記憶装置は、二重拡散構造を採用している。すなわ
ちメモリゲート絶縁膜１９と整合する領域に低濃度領域
２５と、メモリゲート絶縁膜１９とＭＯＳゲート絶縁膜
２１との整合する領域に高濃度領域２９とを、ドレイン
領域に設けている。
【００３７】このため高電圧を印加することにより発生
するホットキャリアは、低濃度領域２５のもつ電界緩和
作用により緩和される。その結果、ソース領域とドレイ
ン領域との間の耐圧が向上する。
【００３８】さらにドレイン領域３５とメモリ絶縁膜１
９が隣接する図１４に示す従来構造においては、メモリ
ゲート絶縁膜１９を構成するトップ酸化膜１７と窒化シ
リコン膜１５とトンネル酸化膜１３とが薄膜であるため
に、ゲート電極２３からの高い垂直電界によって、ドレ
イン領域のバンドが曲がる。このため価電子帯の電子
が、電導帯へバンド間トンネリングすることにより、メ
モリトランジスタ３７の読み出し時でのリーク電流が増
加する。
【００３９】これに対して本発明の半導体不揮発性記憶
装置においては、ドレイン領域とメモリゲート絶縁膜１
９との間に低濃度領域２５をもつ。このためゲート電極
２３からの高い垂直電界を低濃度領域２５により緩和す
ることができ、メモリトランジスタの読み出し時のリー
ク電流を低減することができる。
【００４０】さらに本発明の半導体不揮発性記憶装置に
おいては、メモリトランジスタ３７の両側にそれぞれＭ
ＯＳトランジスタ３９を形成した構造になっており、さ
らにそのうえ低濃度領域２５と高濃度領域２９との二重
拡散構造を有する。
【００４１】このため本発明の半導体不揮発性記憶装置
は、情報記憶の信頼性が向上するという効果も有する。
【００４２】つぎにこの図６に示す半導体不揮発性記憶
装置を形成するための製造方法を、図１から図６の断面
図を用いて説明する。
【００４３】まず図１に示すように、導電型がＰ型の半
導体基板１１を酸化処理して、酸化シリコン膜からなる
トンネル酸化膜１３を２ｎｍの膜厚で形成する。
【００４４】このトンネル酸化膜１３の形成は、酸素と
窒素との混合ガス雰囲気中で、温度９００℃で、時間３
０分の酸化処理を行うことで形成する。
【００４５】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１１ｎｍの窒化シリコン
膜１５を形成する。
【００４６】その後、回転塗布法により全面に感光性樹
脂４１を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、メモリトランジスタの形成領域に感光性
樹脂４１を形成するように、感光性樹脂４１をパターニ
ングする。
【００４７】つぎに図２に示すように、感光性樹脂４１
をエッチングマスクに用いて、窒化シリコン膜１５とト
ンネル酸化膜１３とをエッチングする。
【００４８】この窒化シリコン膜１５のエッチングは、
反応性イオンエッチング装置を用いて、エッチングガス
として六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と
三フッ化メタン（ＣＨＦ3 ）との混合ガスを用いて行
う。
【００４９】さらにトンネル酸化膜１３のエッチング
は、フッ酸系のエッチング液を用いるウエットエッチン
グにより行う。
【００５０】ここで窒化シリコン膜１５に続いてトンネ
ル酸化膜１３をパターニングすると説明したが、トンネ
ル酸化膜１３のエッチングは行わず、以下で説明する低
濃度領域形成のためのイオン注入処理を行った後に、感
光性樹脂４１をエッチングマスクに用いてトンネル酸化
膜１３をエッチング除去しても良い。
【００５１】あるいはこれらとは別の製造方法として、
トンネル酸化膜１３と窒化シリコン膜１５とのエッチン
グは行わず、つぎの工程で説明する低濃度領域形成のた
めのイオン注入処理を行った後に、感光性樹脂４１をエ
ッチングマスクに用いてトンネル酸化膜１３と窒化シリ
コン膜１５とをエッチング除去しても良い。
【００５２】その後、感光性樹脂４１と窒化シリコン膜
１５とトンネル酸化膜１３との整合した領域の半導体基
板１１に、この半導体基板１１と逆導電型の不純物であ
る砒素を導入して、低濃度領域２５を形成する。この低
濃度領域２５を形成するための砒素のイオン注入量とし
ては、２×１０13ｃｍ-2程度の条件で行う。
【００５３】なおこの図２を用いて説明した低濃度領域
２５を形成するための製造工程においては、以上説明し
た工程順とは逆に、感光性樹脂４１をメモリトランジス
タの形成領域に形成後、この感光性樹脂４１の整合した
領域の半導体基板１１に、不純物イオンの砒素が窒化シ
リコン膜１５とトンネル酸化膜１３とを貫通するような
注入条件で導入して低濃度領域２５を形成し、その後感
光性樹脂４１をエッチングマスクとして用い、窒化シリ
コン膜１５とトンネル酸化膜１３とをエッチングする形
成方法を採用しても良い。
【００５４】なおこの図２を用いて説明した低濃度領域
２５を形成するための製造工程においては、以上説明し
た形成方法順と異なる下記に記載する製造方法を採用し
てもよい。すなわち、感光性樹脂４１をメモリトランジ
スタの形成領域に形成後、この感光性樹脂４１をエッチ
ングマスクに用いて窒化シリコン膜１５をエッチング
し、その後感光性樹脂４１と窒化シリコン膜１５との整
合した領域の半導体基板１１に、不純物イオンの砒素が
トンネル酸化膜１３を貫通するよう名イオン注入条件で
導入して低濃度領域２５を形成し、その後感光性樹脂４
１をエッチングマスクとしてトンネル酸化膜１３とをエ
ッチングする工程を採用しても良い。
【００５５】つぎに図３に示すように、イオン注入の阻
止膜とエッチングマスクとして用いた感光性樹脂４１を
除去する。
【００５６】その後、酸化処理を行って窒化シリコン膜
１５上に酸化シリコン膜からなるトップ酸化膜１７を膜
厚５ｎｍ形成する。このトップ酸化膜１７を窒化シリコ
ン膜１５上に形成することにより、窒化シリコン膜１５
の膜厚は減少し、当初の膜厚１１ｎｍから８ｎｍにな
る。
【００５７】このトップ酸化膜１７の形成と同時に半導
体基板１１上にも酸化シリコン膜からなるＭＯＳゲート
絶縁膜２１を膜厚３０ｎｍで形成することができる。
【００５８】この結果、メモリトランジスタの形成領域
に、トンネル酸化膜１３と窒化シリコン膜１５とトップ
酸化膜１７とからなるメモリゲート絶縁膜１９を形成
し、さらにＭＯＳトランジスタの形成領域にＭＯＳゲー
ト絶縁膜２１を形成することができる。
【００５９】つぎに図４に示すように、反応ガスとして
モノシラン（ＳｉＨ4 ）を用いる化学気相成長法によ
り、膜厚が４００ｎｍの多結晶シリコン膜からなるゲー
ト電極材料３１を全面に形成する。
【００６０】その後、全面に感光性樹脂４１を回転塗布
法によって形成し、さらに所定のフォトマスクを用いて
露光、現像処理を行い、感光性樹脂４１をメモリトラン
ジスタとＭＯＳトランジスタとの形成領域に形成するよ
うにパターニングする。
【００６１】つぎに図５に示すように、感光性樹脂４１
をエッチングマスクに用いて、ゲート電極材料３１をエ
ッチングしてゲート電極２３を形成する。
【００６２】このゲート電極２３のエッチングは、反応
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウと酸素との混合ガスを用いて行う。つ
ぎにエッチングマスクとして用いた感光性樹脂４１を除
去する。
【００６３】その後、ゲート電極２３の整合した領域の
半導体基板１１に、この半導体基板１１と逆導電型の不
純物である砒素を導入して、高濃度領域２９を形成す
る。この高濃度領域２９を形成するための砒素のイオン
注入量は、３×１０15ｃｍ-2程度の条件で行う。
【００６４】つぎに図６に示すように、リンとボロンと
の不純物を含む酸化シリコン膜からなる層間絶縁膜４３
を、膜厚４００ｎｍ程度で全面に形成する。この層間絶
縁膜４３の形成は、反応ガスとしてモノシラン（ＳｉＨ
4 ）と酸素（Ｏ2 ）とホスフィン（ＰＨ3 ）とジボラン
（Ｂ2 Ｈ6 ）との混合ガスを用いる化学気相成長法によ
り行う。
【００６５】さらに感光性樹脂（図示せず）を回転塗布
法により、層間絶縁膜４３上の全面に形成し、露光、現
像処理を行い、コンタクトホールに対応する開口部を有
する形状に感光性樹脂をパターニングする。
【００６６】その後、パターニングした感光性樹脂をエ
ッチングマスクに用いて、層間絶縁膜４３をエッチング
して、コンタクトホール４５を形成する。
【００６７】さらにシリコンと銅とを含むアルミニウム
からなる配線材料をスパッタリング法により、８００ｎ
ｍ程度の膜厚で形成する。その後、パターニングした感
光性樹脂をエッチングマスクに用いて配線材料をパター
ニングして配線４７を形成して、半導体不揮発性記憶装
置を得ることができる。
【００６８】この結果、メモリトランジスタ３７の両側
にＭＯＳトランジスタ３９を有し、さらに低濃度領域２
５と高濃度領域２９との二重拡散構造のドレイン領域を
有する半導体不揮発性記憶装置を形成することができ
る。
【００６９】つぎに、図１０の断面図を用いて本発明の
第２の実施例における半導体不揮発性記憶装置の構造を
説明する。
【００７０】図１０に示すように、本発明の半導体不揮
発性記憶装置は、半導体基板１１上に設けるトンネル酸
化膜１３と窒化シリコン膜１５とトップ酸化膜１７とか
らなるメモリゲート絶縁膜１９を有する。
【００７１】さらにこのメモリゲート絶縁膜１９の両側
の半導体基板１１にＭＯＳゲート絶縁膜２１を設ける。
【００７２】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２１との上にゲート電極２３を設ける。
【００７３】さらにメモリゲート絶縁膜１９に整合した
領域に、半導体基板１１と逆導電型の低濃度領域２５を
設ける。
【００７４】またさらに、メモリゲート絶縁膜１９と、
ＭＯＳゲート絶縁膜２１と、ゲート電極２３との整合し
た領域に、半導体基板１１と逆導電型の中濃度領域２７
を設ける。
【００７５】さらに、ゲート電極２３とＭＯＳゲート絶
縁膜２１との側壁にサイドウォール５１を設ける。
【００７６】そしてゲート電極２３とＭＯＳゲート絶縁
膜２１とサイドウォール５１との整合した領域に高濃度
領域２９を設ける。
【００７７】そして全面に層間絶縁膜４３を設け、さら
にこの層間絶縁膜４３にコンタクトホール４５を設け
る。
【００７８】そしてコンタクトホール４５を介して、高
濃度領域２９と接続する配線４７を設ける。
【００７９】本発明の第２の実施例における半導体不揮
発性記憶装置は、三重拡散構造を採用している。すなわ
ちメモリゲート絶縁膜１９と整合する領域に設ける低濃
度領域２５と、メモリゲート絶縁膜１９とＭＯＳゲート
絶縁膜２１とゲート電極２３との整合する領域に設ける
中濃度領域２７と、ゲート電極２３とＭＯＳゲート絶縁
膜２１とサイドウォール５１との整合した領域に設ける
高濃度領域２９との三重拡散構造を、ドレイン領域に設
けている。
【００８０】このため本発明の第２の実施例における半
導体不揮発性記憶装置は、第１の実施例による効果であ
るソース領域とドレイン領域との間の耐圧の向上と、メ
モリトランジスタの読み出し時のリーク電流の低減と、
情報記憶の信頼性の向上に加えて、以下に記載する効果
を備えている。
【００８１】図１から図６を用いて説明した第１の実施
例においては、低濃度領域２５と高濃度領域２９との二
重拡散構造を採用している。この二重拡散構造では、低
濃度領域２５が直列抵抗として機能し、ＭＯＳトランジ
スタの相互コンダクタンスが劣化するという現象が発生
する。
【００８２】この相互コンダクタンスの劣化を、低濃度
領域２５より不純物濃度の高く高濃度領域２９より不純
物濃度の低い中濃度領域２７によって抑えることができ
る。すなわち、要求される特性が高い半導体不揮発性記
憶装置においては、三重拡散構造を採用するとよい。
【００８３】つぎにこの図１０に示す本発明の第２の実
施例における半導体不揮発性記憶装置を形成するための
製造方法を、図７から図１０の断面図を用いて説明す
る。
【００８４】図１から図６を用いて説明した第１の実施
例と同じ処理工程を行い、図７に示すように、導電型が
Ｐ型の半導体基板１１にトンネル酸化膜１３と、窒化シ
リコン膜１５とを形成し、窒化シリコン膜１５とトンネ
ル酸化膜１３との整合した領域の半導体基板１１に、こ
の半導体基板１１と逆導電型の不純物である砒素を導入
して、低濃度領域２５を形成する。
【００８５】この低濃度領域２５の形成は、感光性樹脂
（図示せず）をエッチングマスクに用いて、窒化シリコ
ン膜１５とトンネル酸化膜とをエッチングし、その後感
光性樹脂と窒化シリコン膜１５とトンネル酸化膜１３と
の整合した領域の半導体基板１１に砒素を導入して行
う。
【００８６】あるいは低濃度領域２５は、感光性樹脂を
エッチングマスクに用いて窒化シリコン膜１５をエッチ
ングし、その後感光性樹脂と窒化シリコン膜との整合し
た半導体基板１１に砒素を導入して形成することも可能
である。このとき半導体基板１１と逆導電型の不純物で
ある砒素は、トンネル酸化膜１３を貫通して半導体基板
１１に導入されるような、イオン注入条件で半導体基板
１１に導入する。
【００８７】あるいはまた低濃度領域２５の形成は、メ
モリゲート絶縁膜１９に対応するパターンに感光性樹脂
を形成し、その後このパターニングした感光性樹脂に整
合した領域の半導体基板１１に砒素を導入して形成する
こともできる。このとき半導体基板１１と逆導電型の不
純物である砒素は、窒化シリコン膜１５とトンネル酸化
膜１３を貫通して半導体基板１１に導入されるような、
イオン注入条件で半導体基板１１に導入する。
【００８８】その後、酸化処理を行って窒化シリコン膜
１５上に酸化シリコン膜からなるトップ酸化膜１７と、
半導体基板１１上にも酸化シリコン膜からなるＭＯＳゲ
ート絶縁膜２１とを形成する。
【００８９】その後、パターニングした感光性樹脂をエ
ッチングマスクに用いてゲート電極２３を形成する。
【００９０】つぎに、ゲート電極２３とＭＯＳゲート絶
縁膜２１との整合した領域に、半導体基板１１と逆導電
型の不純物である砒素、あるいはリンを導入して中濃度
領域２７を形成する。この中濃度領域２７のイオン注入
量は、２×１０14ｃｍ-2程度の条件で行う。
【００９１】その後、酸化シリコン膜からなる絶縁膜４
９を３００ｎｍ程度の膜厚で形成する。この絶縁膜４９
は、反応ガスとしてモノシラン（ＳｉＨ4 ）と酸素（Ｏ
2 ）として用いる化学気相成長法により形成する。
【００９２】つぎに図８に示すように、絶縁膜４９を異
方性エッチングして、ＭＯＳゲート絶縁膜２１とゲート
電極２３との側壁にサイドウォール５１を形成する。
【００９３】サイドウォール５１を形成するための絶縁
膜４９の異方性エッチングは、反応性イオンエッチング
装置を用い、反応ガスとして二フッ化メタン（Ｃ2 ＨＦ
2 ）と三フッ化メタン（ＣＨＦ3 ）との混合ガスを用い
て行う。
【００９４】つぎに図９に示すように、サイドウォール
５１とゲート電極２３との整合した領域の半導体基板１
１に、この半導体基板１１と逆導電型の不純物である砒
素を導入して、高濃度領域２９を形成する。この高濃度
領域２９を形成するための砒素のイオン注入量は、３×
１０15ｃｍ-2程度の条件で行う。
【００９５】つぎに図１０に示すように、第１の実施例
と同じ処理工程により、層間絶縁膜４３を、膜厚４００
ｎｍ程度で全面に形成し、さらに感光性樹脂をエッチン
グマスクに用いて層間絶縁膜４３をエッチングして、コ
ンタクトホール４５を形成する。
【００９６】さらに、８００ｎｍ程度の膜厚で配線材料
を形成し、感光性樹脂をエッチングマスクに用いて配線
材料をパターニングして配線４７を形成する。この結
果、メモリトランジスタ３７の両側の領域にＭＯＳトラ
ンジスタ３９を有し、さらに三重拡散構造をもつ半導体
不揮発性記憶装置を得ることができる。
【００９７】つぎに、図１２と図１３の断面図を用いて
本発明の第３の実施例における半導体不揮発性記憶装置
の構造を説明する。
【００９８】図１２に示すように、本発明の半導体不揮
発性記憶装置は、半導体基板１１上に設けるトンネル酸
化膜１３と窒化シリコン膜１５とトップ酸化膜１７とか
らなるメモリゲート絶縁膜１９を有する。
【００９９】さらにこのメモリゲート絶縁膜１９の両側
の半導体基板１１にＭＯＳゲート絶縁膜２１を設ける。
【０１００】そしてこのメモリゲート絶縁膜１９とＭＯ
Ｓゲート絶縁膜２１との上にゲート電極２３を設ける。
【０１０１】さらにメモリゲート絶縁膜１９に整合した
領域に、半導体基板１１と逆導電型の低濃度領域２５を
設ける。
【０１０２】またさらに、メモリゲート絶縁膜１９と、
ＭＯＳゲート絶縁膜２１と、ゲート電極２３との整合し
た領域に、半導体基板１１と逆導電型の中濃度領域２７
を設ける。
【０１０３】さらに、ゲート電極２３とＭＯＳゲート絶
縁膜２１とを含む全面に、第１の層間絶縁膜４３ａを設
ける。
【０１０４】そしてゲート電極２３と、ＭＯＳゲート絶
縁膜２１と、このＭＯＳゲート絶縁膜２１とゲート電極
２３との側壁の第１の層間絶縁膜４３ａとの整合した領
域に高濃度領域２９を設ける。
【０１０５】さらに図１３に示すように、全面に第２の
層間絶縁膜４３ｂを設ける。そしてこの第１の層間絶縁
膜４３ａと第２の層間絶縁膜４３ｂとによって、層間絶
縁膜４３とする。さらにこの層間絶縁膜４３にコンタク
トホール４５を設ける。
【０１０６】そしてコンタクトホール４５を介して、高
濃度領域２９と接続する配線４７を設ける。
【０１０７】本発明の第３の実施例における半導体不揮
発性記憶装置は、三重拡散構造を採用している。すなわ
ちメモリゲート絶縁膜１９と整合する領域に設ける低濃
度領域２５と、メモリゲート絶縁膜１９とＭＯＳゲート
絶縁膜２１とゲート電極２３との整合する領域に設ける
中濃度領域２７と、ゲート電極２３とＭＯＳゲート絶縁
膜２１と第１の層間絶縁膜４３ａとの整合した領域に設
ける高濃度領域２９との三重拡散構造を、ドレイン領域
に設けている。
【０１０８】つぎにこの図１２、図１３に示す本発明の
第３の実施例における半導体不揮発性記憶装置を形成す
るための製造方法を、図１１から図１３の断面図を用い
て説明する。
【０１０９】第１の実施例と同じ処理工程を行い、図１
１に示すように、半導体基板１１にトンネル酸化膜１３
と、窒化シリコン膜１５とを形成し、窒化シリコン膜１
５とトンネル酸化膜１３との整合した領域の半導体基板
１１に、この半導体基板１１と逆導電型の不純物である
砒素を導入して、低濃度領域２５を形成する。
【０１１０】この低濃度領域２５の形成は、感光性樹脂
（図示せず）をエッチングマスクに用いて、窒化シリコ
ン膜１５とトンネル酸化膜とをエッチングし、その後感
光性樹脂と窒化シリコン膜１５とトンネル酸化膜１３と
の整合した領域の半導体基板１１に砒素を導入して行
う。
【０１１１】あるいは低濃度領域２５は、感光性樹脂を
エッチングマスクに用いて窒化シリコン膜１５をエッチ
ングし、その後感光性樹脂と窒化シリコン膜との整合し
た半導体基板１１に砒素を導入して形成することも可能
である。このとき半導体基板１１と逆導電型の不純物で
ある砒素は、トンネル酸化膜１３を貫通して半導体基板
１１に導入されるような、イオン注入条件で半導体基板
１１に導入する。
【０１１２】あるいはまた低濃度領域２５の形成は、メ
モリゲート絶縁膜１９に対応するパターンに感光性樹脂
を形成し、その後このパターニングした感光性樹脂に整
合した領域の半導体基板１１に砒素を導入して形成する
こともできる。このとき半導体基板１１と逆導電型の不
純物である砒素は、窒化シリコン膜１５とトンネル酸化
膜１３を貫通して半導体基板１１に導入されるような、
イオン注入条件で半導体基板１１に導入する。
【０１１３】その後、酸化処理を行って窒化シリコン膜
１５上に酸化シリコン膜からなトップ酸化膜１７と、半
導体基板１１上にも酸化シリコン膜からなるＭＯＳゲー
ト絶縁膜２１を形成する。
【０１１４】その後、パターニングした感光性樹脂をエ
ッチングマスクに用いてゲート電極２３を形成する。
【０１１５】つぎに、ゲート電極２３とＭＯＳゲート絶
縁膜２１との整合した領域に、半導体基板１１と逆導電
型の不純物である砒素、あるいはリンを導入して中濃度
領域２７を形成する。この中濃度領域２７のイオン注入
量は、２×１０14ｃｍ-2程度の条件で行う。
【０１１６】その後、酸化シリコン膜からなる第１の層
間絶縁膜４３ａを１００ｎｍ程度の膜厚で形成する。こ
の絶縁膜４９は、反応ガスとしてモノシラン（ＳｉＨ
4 ）と酸素（Ｏ2 ）として用いる化学気相成長法により
形成する。
【０１１７】つぎに図１２に示すように、第１の層間絶
縁膜４３ａとゲート電極２３との整合した領域の半導体
基板１１に、この半導体基板１１と逆導電型の不純物で
ある砒素を導入して、高濃度領域２９を形成する。この
高濃度領域２９を形成するための砒素のイオン注入量
は、３×１０15ｃｍ-2程度の条件で行う。
【０１１８】つぎに図１３に示すように、不純物として
リンとボロンとを含む第２の層間絶縁膜４３ｂを、膜厚
３００ｎｍ程度で全面に形成する。層間絶縁膜４３は、
第１の層間絶縁膜４３ａと第２の層間絶縁膜４３ｂとの
積層構造からなる。
【０１１９】さらに感光性樹脂をエッチングマスクに用
いて層間絶縁膜４３をエッチングして、コンタクトホー
ル４５を形成する。
【０１２０】さらに、８００ｎｍ程度の膜厚で配線材料
を形成し、感光性樹脂をエッチングマスクに用いて配線
材料をパターニングして配線４７を形成する。この結
果、メモリトランジスタ３７の両側の領域にＭＯＳトラ
ンジスタ３９を有し、さらに三重拡散構造をもつ半導体
不揮発性記憶装置を得ることができる。
【０１２１】本発明の第３の実施例における半導体不揮
発性記憶装置においては、ソース領域とドレイン領域と
の間の耐圧の向上と、メモリトランジスタの読み出し時
のリーク電流の低減と、情報記憶の信頼性の向上とを達
成することがきる。
【０１２２】さらに本発明の第３の実施例においては、
本発明の第２の実施例における半導体不揮発性記憶装置
がもつ効果である、相互コンダクタンスの劣化を抑える
ことができるという効果も有する。
【０１２３】
【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性記憶装置の構造と製造方法とによれば、
ソース領域とドレイン領域との間の耐圧は向上する。さ
らに電流駆動能力が向上し、耐圧向上とあいまって高い
信頼性を有する半導体不揮発性記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図２】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図３】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図４】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図５】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図６】本発明の実施例における半導体不揮発性記憶装
置の構造と製造方法とを示す断面図である。
【図７】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図８】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図９】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
【図１０】本発明の実施例における半導体不揮発性記憶
装置の構造と製造方法とを示す断面図である。
【図１１】本発明の実施例における半導体不揮発性記憶
装置の製造方法を示す断面図である。
【図１２】本発明の実施例における半導体不揮発性記憶
装置の製造方法を示す断面図である。
【図１３】本発明の実施例における半導体不揮発性記憶
装置の構造と製造方法とを示す断面図である。
【図１４】従来例における半導体不揮発性記憶装置の構
造を示す断面図である。
【符号の説明】
１３ トンネル酸化膜 １５ 窒化シリコン膜 １７ トップ酸化膜 １９ メモリゲート絶縁膜 ２１ ＭＯＳゲート絶縁膜 ２３ ゲート電極 ２５ 低濃度領域 ２７ 中濃度領域 ２９ 高濃度領域

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けるトンネル酸化膜と
    窒化シリコン膜とトップ酸化膜とからなるメモリゲート
    絶縁膜と、メモリゲート絶縁膜の両側に設けるＭＯＳゲ
    ート絶縁膜と、メモリゲート絶縁膜とＭＯＳゲート絶縁
    膜との上に設けるゲート電極と、メモリゲート絶縁膜の
    整合した領域の半導体基板に設ける低濃度領域と、メモ
    リゲート絶縁膜とＭＯＳゲート絶縁膜との整合した領域
    の半導体基板に設ける高濃度領域と、コンタクトホール
    を有する層間絶縁膜と、配線とを有することを特徴とす
    る半導体不揮発性記憶装置。
  2. 【請求項２】 半導体基板上にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成し、さらに感光性樹脂をエッチングマスクに用
    いて窒化シリコン膜とトンネル酸化膜とをパターニング
    する工程と、感光性樹脂と窒化シリコン膜とトンネル酸
    化膜との整合した領域の半導体基板に不純物を導入して
    低濃度領域を形成する工程と、酸化処理を行うことによ
    り半導体基板上にＭＯＳゲート絶縁膜と窒化シリコン膜
    上にトップ酸化膜とを形成する工程と、ゲート電極材料
    を全面に形成し、ゲート電極材料上に感光性樹脂を形成
    する工程と、感光性樹脂をエッチングマスクに用いてゲ
    ート電極材料をパターニングしてゲート電極を形成し、
    ゲート電極に整合した領域の半導体基板に不純物を導入
    して高濃度領域を形成する工程と、層間絶縁膜を全面に
    形成し、層間絶縁膜にコンタクトホールを形成し、さら
    に配線を形成する工程とを有することを特徴とする半導
    体不揮発性記憶装置の製造方法。
  3. 【請求項３】 半導体基板上にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成する工程と、感光性樹脂をエッチングマスクに
    用いて窒化シリコン膜をパターニングし、さらに感光性
    樹脂と窒化シリコン膜との整合した領域の半導体基板に
    不純物を導入して低濃度領域を形成する工程と、酸化処
    理を行うことにより半導体基板上にＭＯＳゲート絶縁膜
    と窒化シリコン膜上にトップ酸化膜とを形成する工程
    と、ゲート電極材料を全面に形成し、ゲート電極材料上
    に感光性樹脂を形成する工程と、感光性樹脂をエッチン
    グマスクに用いてゲート電極材料をパターニングしてゲ
    ート電極を形成し、ゲート電極に整合した領域の半導体
    基板に不純物を導入して高濃度領域を形成する工程と、
    層間絶縁膜を全面に形成し、層間絶縁膜にコンタクトホ
    ールを形成し、さらに配線を形成する工程とを有するこ
    とを特徴とする半導体不揮発性記憶装置の製造方法。
  4. 【請求項４】 半導体基板上にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成する工程と、感光性樹脂の整合した領域の半導
    体基板に不純物を導入して低濃度領域を形成し、さらに
    感光性樹脂をエッチングマスクに用いて窒化シリコン膜
    とトンネル酸化膜とをパターニングする工程と、酸化処
    理を行うことにより半導体基板上にＭＯＳゲート絶縁膜
    と窒化シリコン膜上にトップ酸化膜とを形成する工程
    と、ゲート電極材料を全面に形成し、ゲート電極材料上
    に感光性樹脂を形成する工程と、感光性樹脂をエッチン
    グマスクに用いてゲート電極材料をパターニングしてゲ
    ート電極を形成し、ゲート電極に整合した領域の半導体
    基板に不純物を導入して高濃度領域を形成する工程と、
    層間絶縁膜を全面に形成し、層間絶縁膜にコンタクトホ
    ールを形成し、さらに配線を形成する工程とを有するこ
    とを特徴とする半導体不揮発性記憶装置の製造方法。
  5. 【請求項５】 半導体基板上に設けるトンネル酸化膜と
    窒化シリコン膜とトップ酸化膜とからなるメモリゲート
    絶縁膜と、メモリゲート絶縁膜の両側に設けるＭＯＳゲ
    ート絶縁膜と、メモリゲート絶縁膜とＭＯＳゲート絶縁
    膜との上に設けるゲート電極と、メモリゲート絶縁膜の
    整合した領域の半導体基板に設ける低濃度領域と、メモ
    リゲート絶縁膜とＭＯＳゲート絶縁膜との整合した領域
    の半導体基板に設ける中濃度領域と、メモリゲート絶縁
    膜とＭＯＳゲート絶縁膜とサイドウォールとの整合した
    領域に設ける高濃度領域と、コンタクトホールを有する
    層間絶縁膜と、配線とを有することを特徴とする半導体
    不揮発性記憶装置。
  6. 【請求項６】 半導体基板上にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成し、さらに感光性樹脂をエッチングマスクに用
    いて窒化シリコン膜とトンネル酸化膜とをパターニング
    する工程と、感光性樹脂と窒化シリコン膜とトンネル酸
    化膜との整合した領域の半導体基板に不純物を導入して
    低濃度領域を形成する工程と、酸化処理を行うことによ
    って半導体基板上にＭＯＳゲート絶縁膜と窒化シリコン
    膜上にトップ酸化膜とを形成する工程と、ゲート電極材
    料を全面に形成し、ゲート電極材料上に感光性樹脂を形
    成する工程と、感光性樹脂をエッチングマスクに用いて
    ゲート電極材料をパターニングしてゲート電極を形成
    し、ゲート電極に整合した領域の半導体基板に不純物を
    導入して中濃度領域を形成する工程と、絶縁膜を全面に
    形成し、絶縁膜を異方性エッチングしてＭＯＳゲート絶
    縁膜とゲート電極との側壁にサイドウォールを形成する
    工程と、ゲート電極とサイドウォールとの整合する領域
    の半導体基板に不純物を導入して高濃度領域を形成する
    工程と、層間絶縁膜を全面に形成し、層間絶縁膜にコン
    タクトホールを形成し、さらに配線を形成する工程とを
    有することを特徴とする半導体不揮発性記憶装置の製造
    方法。
  7. 【請求項７】 半導体基板上にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成する工程と、感光性樹脂をエッチングマスクに
    用いて窒化シリコン膜をパターニングし、感光性樹脂と
    窒化シリコン膜との整合した領域の半導体基板に不純物
    を導入して低濃度領域を形成する工程と、酸化処理を行
    うことにより半導体基板上にＭＯＳゲート絶縁膜と窒化
    シリコン膜上にトップ酸化膜とを形成する工程と、ゲー
    ト電極材料を全面に形成し、ゲート電極材料上に感光性
    樹脂を形成する工程と、感光性樹脂をエッチングマスク
    に用いてゲート電極材料をパターニングしてゲート電極
    を形成し、ゲート電極に整合した領域の半導体基板に不
    純物を導入して中濃度領域を形成する工程と、絶縁膜を
    全面に形成し、絶縁膜を異方性エッチングしてＭＯＳゲ
    ート絶縁膜とゲート電極との側壁にサイドウォールを形
    成する工程と、ゲート電極とサイドウォールとの整合す
    る領域の半導体基板に不純物を導入して高濃度領域を形
    成する工程と、層間絶縁膜を全面に形成し、層間絶縁膜
    にコンタクトホールを形成し、さらに配線を形成する工
    程とを有することを特徴とする半導体不揮発性記憶装置
    の製造方法。
  8. 【請求項８】 半導体基板上にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成する工程と、感光性樹脂の整合した領域の半導
    体基板に不純物を導入して低濃度領域を形成し、感光性
    樹脂をエッチングマスクに用いて窒化シリコン膜とトン
    ネル酸化膜とをパターニングする工程と、酸化処理を行
    うことにより半導体基板上にＭＯＳゲート絶縁膜と窒化
    シリコン膜上にトップ酸化膜とを形成する工程と、ゲー
    ト電極材料を全面に形成し、ゲート電極材料上に感光性
    樹脂を形成する工程と、感光性樹脂をエッチングマスク
    に用いてゲート電極材料をパターニングしてゲート電極
    を形成し、ゲート電極に整合した領域の半導体基板に不
    純物を導入して中濃度領域を形成する工程と、絶縁膜を
    全面に形成し、絶縁膜を異方性エッチングしてＭＯＳゲ
    ート絶縁膜とゲート電極との側壁にサイドウォールを形
    成する工程と、ゲート電極とサイドウォールとの整合す
    る領域の半導体基板に不純物を導入して高濃度領域を形
    成する工程と、層間絶縁膜を全面に形成し、層間絶縁膜
    にコンタクトホールを形成し、さらに配線を形成する工
    程とを有することを特徴とする半導体不揮発性記憶装置
    の製造方法。
  9. 【請求項９】 半導体基板上に設けるトンネル酸化膜と
    窒化シリコン膜とトップ酸化膜とからなるメモリゲート
    絶縁膜と、メモリゲート絶縁膜の両側に設けるＭＯＳゲ
    ート絶縁膜と、メモリゲート絶縁膜とＭＯＳゲート絶縁
    膜との上に設けるゲート電極と、メモリゲート絶縁膜の
    整合した領域の半導体基板に設ける低濃度領域と、メモ
    リゲート絶縁膜とＭＯＳゲート絶縁膜との整合した領域
    の半導体基板に設ける中濃度領域と、メモリゲート絶縁
    膜とＭＯＳゲート絶縁膜と第１の層間絶縁膜との整合し
    た領域の半導体基板に設ける高濃度領域と、第１の層間
    絶縁膜と第２の層間絶縁膜とからなる層間絶縁膜と、層
    間絶縁膜に形成するるコンタクトホールと、配線とを有
    することを特徴とする半導体不揮発性記憶装置。
  10. 【請求項１０】 半導体基板にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成し、さらに感光性樹脂をエッチングマスクに用
    いて窒化シリコン膜とトンネル酸化膜とをパターニング
    する工程と、感光性樹脂と窒化シリコン膜とトンネル酸
    化膜との整合した領域の半導体基板に不純物を導入して
    低濃度領域を形成する工程と、酸化処理を行うことによ
    り半導体基板上にＭＯＳゲート絶縁膜と窒化シリコン膜
    上にトップ酸化膜とを形成する工程と、ゲート電極材料
    を全面に形成し、ゲート電極材料上に感光性樹脂を形成
    する工程と、感光性樹脂をエッチングマスクに用いてゲ
    ート電極材料をパターニングしてゲート電極を形成し、
    ゲート電極に整合した領域の半導体基板に不純物を導入
    して中濃度領域を形成する工程と、第１の層間絶縁膜を
    全面に形成し、ゲート電極と第１の層間絶縁膜との整合
    する領域の半導体基板に不純物を導入して高濃度領域を
    形成する工程と、第２の層間絶縁膜を全面に形成し、第
    １の層間絶縁膜と第２の層間絶縁膜とからなる層間絶縁
    膜にコンタクトホールを形成し、さらに配線を形成する
    工程とを有することを特徴とする半導体不揮発性記憶装
    置の製造方法。
  11. 【請求項１１】 半導体基板上にトンネル酸化膜と窒化
    シリコン膜とを順次形成し、窒化シリコン膜上に感光性
    樹脂を形成する工程と、感光性樹脂をエッチングマスク
    に用いて窒化シリコン膜をパターニングし、感光性樹脂
    と窒化シリコン膜との整合した領域の半導体基板に不純
    物を導入して低濃度領域を形成する工程と、酸化処理を
    行うことにより半導体基板上にＭＯＳゲート絶縁膜と窒
    化シリコン膜上にトップ酸化膜とを形成する工程と、ゲ
    ート電極材料を全面に形成し、ゲート電極材料上に感光
    性樹脂を形成する工程と、感光性樹脂をエッチングマス
    クに用いてゲート電極材料をパターニングしてゲート電
    極を形成し、ゲート電極に整合した領域の半導体基板に
    不純物を導入して中濃度領域を形成する工程と、第１の
    層間絶縁膜を全面に形成し、ゲート電極と第１の層間絶
    縁膜との整合する領域の半導体基板に不純物を導入して
    高濃度領域を形成する工程と、第２の層間絶縁膜を全面
    に形成し、第１の層間絶縁膜と第２の層間絶縁膜とから
    なる層間絶縁膜にコンタクトホールを形成し、さらに配
    線を形成する工程とを有することを特徴とする半導体不
    揮発性記憶装置の製造方法。
  12. 【請求項１２】 半導体基板上にトンネル酸化膜と窒化
    シリコン膜とを順次形成し、窒化シリコン膜上に感光性
    樹脂を形成する工程と、感光性樹脂の整合した領域の半
    導体基板に不純物を導入して低濃度領域を形成し、感光
    性樹脂をエッチングマスクに用いて窒化シリコン膜とト
    ンネル酸化膜とをパターニングする工程と、酸化処理を
    行うことにより半導体基板上にＭＯＳゲート絶縁膜と窒
    化シリコン膜上にトップ酸化膜とを形成する工程と、ゲ
    ート電極材料を全面に形成し、ゲート電極材料上に感光
    性樹脂を形成する工程と、感光性樹脂をエッチングマス
    クに用いてゲート電極材料をパターニングしてゲート電
    極を形成し、ゲート電極に整合した領域の半導体基板に
    不純物を導入して中濃度領域を形成する工程と、第１の
    層間絶縁膜を全面に形成し、ゲート電極と第１の層間絶
    縁膜との整合する領域の半導体基板に不純物を導入して
    高濃度領域を形成する工程と、第２の層間絶縁膜を全面
    に形成し、第１の層間絶縁膜と第２の層間絶縁膜とから
    なる層間絶縁膜にコンタクトホールを形成し、さらに配
    線を形成する工程とを有することを特徴とする半導体不
    揮発性記憶装置の製造方法。
  13. 【請求項１３】 半導体基板上に設けるトンネル酸化膜
    と窒化シリコン膜とトップ酸化膜とからなるメモリゲー
    ト絶縁膜と、メモリゲート絶縁膜の両側に設けるＭＯＳ
    ゲート絶縁膜と、メモリゲート絶縁膜とＭＯＳゲート絶
    縁膜の上に設けるゲート電極と、メモリゲート絶縁膜の
    整合した領域の半導体基板に設ける低濃度領域と、メモ
    リゲート絶縁膜とＭＯＳゲート絶縁膜との整合した領域
    の半導体基板に設ける中濃度領域と、メモリゲート絶縁
    膜とＭＯＳゲート絶縁膜と酸化シリコン膜からなる第１
    の層間絶縁膜との整合した領域の半導体基板に設ける高
    濃度領域と、第１の層間絶縁膜と不純物を含む酸化シリ
    コン膜からなる第２の層間絶縁膜とからなる層間絶縁膜
    と、層間絶縁膜に設けるコンタクトホールと、配線とを
    有することを特徴とする半導体不揮発性記憶装置。
  14. 【請求項１４】 半導体基板にトンネル酸化膜と窒化シ
    リコン膜とを順次形成し、窒化シリコン膜上に感光性樹
    脂を形成し、さらに感光性樹脂をエッチングマスクに用
    いて窒化シリコン膜とトンネル酸化膜とをパターニング
    する工程と、感光性樹脂と窒化シリコン膜とトンネル酸
    化膜との整合した領域の半導体基板に不純物を導入して
    低濃度領域を形成する工程と、酸化処理を行うことによ
    り半導体基板上にＭＯＳゲート絶縁膜と窒化シリコン膜
    上にトップ酸化膜とを形成する工程と、ゲート電極材料
    を全面に形成し、ゲート電極材料上に感光性樹脂を形成
    する工程と、感光性樹脂をエッチングマスクに用いてゲ
    ート電極材料をパターニングしてゲート電極を形成し、
    ゲート電極に整合した領域の半導体基板に不純物を導入
    して中濃度領域を形成する工程と、酸化シリコン膜から
    なる第１の層間絶縁膜を全面に形成し、ゲート電極と第
    １の層間絶縁膜との整合する領域の半導体基板に不純物
    を導入して高濃度領域を形成する工程と、不純物を含む
    酸化シリコン膜からなる第２の層間絶縁膜を全面に形成
    し、第１の層間絶縁膜と第２の層間絶縁膜とからなる層
    間絶縁膜にコンタクトホールを形成し、さらに配線を形
    成する工程とを有することを特徴とする半導体不揮発性
    記憶装置の製造方法。
  15. 【請求項１５】 半導体基板上にトンネル酸化膜と窒化
    シリコン膜とを順次形成し、窒化シリコン膜上に感光性
    樹脂を形成する工程と、感光性樹脂をエッチングマスク
    に用いて窒化シリコン膜をパターニングし、感光性樹脂
    と窒化シリコン膜との整合した領域の半導体基板に不純
    物を導入して低濃度領域を形成する工程と、酸化処理を
    行うことにより半導体基板上にＭＯＳゲート絶縁膜と窒
    化シリコン膜上にトップ酸化膜とを形成する工程と、ゲ
    ート電極材料を全面に形成し、ゲート電極材料上に感光
    性樹脂を形成する工程と、感光性樹脂をエッチングマス
    クに用いてゲート電極材料をパターニングしてゲート電
    極を形成し、ゲート電極に整合した領域の半導体基板に
    不純物を導入して中濃度領域を形成する工程と、酸化シ
    リコン膜からなる第１の層間絶縁膜を全面に形成し、ゲ
    ート電極と第１の層間絶縁膜との整合する領域の半導体
    基板に不純物を導入して高濃度領域を形成する工程と、
    不純物を含む酸化シリコン膜からなる第２の層間絶縁膜
    を全面に形成し、第１の層間絶縁膜と第２の層間絶縁膜
    とからなる層間絶縁膜にコンタクトホールを形成し、さ
    らに配線を形成する工程とを有することを特徴とする半
    導体不揮発性記憶装置の製造方法。
  16. 【請求項１６】 半導体基板上にトンネル酸化膜と窒化
    シリコン膜とを順次形成し、窒化シリコン膜上に感光性
    樹脂を形成する工程と、感光性樹脂の整合した領域の半
    導体基板に不純物を導入して低濃度領域を形成し、感光
    性樹脂をエッチングマスクに用いて窒化シリコン膜とト
    ンネル酸化膜とをパターニングする工程と、酸化処理を
    行うことにより半導体基板上にＭＯＳゲート絶縁膜と窒
    化シリコン膜上にトップ酸化膜とを形成する工程と、ゲ
    ート電極材料を全面に形成し、ゲート電極材料上に感光
    性樹脂を形成する工程と、感光性樹脂をエッチングマス
    クに用いてゲート電極材料をパターニングしてゲート電
    極を形成し、ゲート電極に整合した領域の半導体基板に
    不純物を導入して中濃度領域を形成する工程と、酸化シ
    リコン膜からなる第１の層間絶縁膜を全面に形成し、ゲ
    ート電極と第１の層間絶縁膜との整合する領域の半導体
    基板に不純物を導入して高濃度領域を形成する工程と、
    不純物を含む酸化シリコン膜からなる第２の層間絶縁膜
    を全面に形成し、第１の層間絶縁膜と第２の層間絶縁膜
    とからなる層間絶縁膜にコンタクトホールを形成し、さ
    らに配線を形成する工程とを有することを特徴とする半
    導体不揮発性記憶装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP2006121094A (ja) * 2004-10-21 2006-05-11 Samsung Electronics Co Ltd 電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法
JP2007158093A (ja) * 2005-12-06 2007-06-21 Sony Corp 不揮発性半導体メモリデバイス及びその製造方法
JP2009212216A (ja) * 2008-03-03 2009-09-17 Toshiba Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006121094A (ja) * 2004-10-21 2006-05-11 Samsung Electronics Co Ltd 電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法
JP2007158093A (ja) * 2005-12-06 2007-06-21 Sony Corp 不揮発性半導体メモリデバイス及びその製造方法
JP2009212216A (ja) * 2008-03-03 2009-09-17 Toshiba Corp 半導体装置及びその製造方法
JP4599421B2 (ja) * 2008-03-03 2010-12-15 株式会社東芝 半導体装置及びその製造方法

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