JP2006121094A - 電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法 - Google Patents

電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法 Download PDF

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Abstract

【課題】電荷トラップ膜を有する不揮発性メモリセル構造物及びその製造方法を提供する。
【解決手段】本発明の不揮発性メモリ素子及びそのような素子を形成する方法において、電荷トラップ膜の少なくとも一つのエッジがリセスされる。このような方式で、プログラム動作中の素子のスレッショルド電圧及び消去動作中の素子のスレッショルド電圧は適切で一定した水準に維持される。これにより、素子の特性が向上される。
【選択図】図２

Description

本発明は、不揮発性メモリ素子及びその製造方法に係り、より詳しくは、電荷トラップ膜を有する不揮発性メモリ素子及びその製造方法に関する。
最近、電子機器、特にバッテリーを電源として使用する携帯用電子機器には、不揮発性メモリ素子が一般に使用される。こうした不揮発性メモリ素子は、電源供給が中断されても貯蔵されたデータを維持し、従って貯蔵されたデータを維持するために電源を消費するリフレッシュ動作を不要にする。
図１を参照すれば、既存のＳＯＮＯＳタイプの不揮発性メモリセル構造物では、シリコン基板１０２上に電荷トラップ構造物１１０が形成され、ドレーン領域１０４及びソース領域１０６が予め計算された距離ほど互いに分離されて形成される。電荷トラップ構造物１１０は、積層された構造を有し、ここに第１のシリコン膜で形成されたトンネリング膜１１２、シリコン窒化物で形成された電荷トラップ膜１１４及びシリコン酸化物で形成された遮蔽膜１１６がシリコン基板１０２上に順次に積層される。ポリシリコン膜で形成された制御ゲート電極１２０は、電荷トラップ構造物１１０上に形成される。
プログラム又は読取動作を遂行するために、正のバイアス電圧がゲート電極１２０に加えられ、ソース領域１０６とドレーン領域１０４が接地される。ゲート電極１２０とソース領域１０６に加えられる電圧は、チャネル領域に沿ってドレーン領域１０４からソース領域１０６へ垂直電界と水平電界とを惹起する。この電界によって、電子はドレーン領域１０４から押し寄せられてソース領域１０６へ加速される。電子は、チャネル領域を通過しながらエネルギーを得、一部の電子は熱状態に移るが、それによりトンネリング層１１２のポテンシャル障壁を飛び越えて電荷トラップ膜１１４に移るのに十分なエネルギーを得ることができる。
このような現象は、ドレーン領域１０６の近傍で一番頻繁に起こるが、それは、電子がその領域で一番大きいエネルギーを得ることができるためである。一旦熱状態にある電子が電荷トラップ膜１１４に移るようになれば電子は電荷トラップ膜内にトラップされ、その場所に貯蔵されて、メモリ素子のスレッショルド電圧が増加する。
消去動作を遂行するためには、プログラム動作やメモリ素子を読み取るときに使用される電圧と異なる電圧が必要である。
例えば、正のバイアス電圧がソース領域１０６に加えられ、負のバイアス電圧がゲート電極１２０に加えられる。ドレーン領域１０４は、流動的である。こうした状態で、電荷トラップ膜１１４に貯蔵されている電子は、ソース領域１０６に移動し、ソース領域１０６内にある正孔は、電荷トラップ膜１１４に移動する。電荷トラップ膜１１４に貯蔵された電子は、正孔によって除去されるか、或いは消滅され、従ってメモリセルにあるデータは消去される。
既存のＳＯＮＯＳタイプのメモリ素子では、ゲート電極及びソース領域のオーバーラップ領域又はゲート電極及びドレーン領域内に以前にトラップされていた一定量の電子は、消去動作が成された以後にもやはり電荷トラップ膜に残っていることがある。
チャネル領域及びソース／ドレーン領域の間のポテンシャル障壁は、消去動作以後にも残留する電子によって増加される。ポテンシャル障壁が増加するほど不揮発性メモリ素子のサブスレッショルド電圧傾斜が縮小される。このような現象は、非特許文献１に言及されている。
素子特性は、このような現象が起こる場合、素子のプログラム化された状態及び消去された状態のスレッショルド電圧差異によって劣化される。
米国特許第６，３３５，５５４号明細書 "Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎｓ Ｉｎｊｅｃｔｉｏｎ ｂｙ Ｔｈｅ Ｓｕｂ Ｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｏｆ ＮＲＯＭＴＭ Ｄｅｖｉｃｅ "ｂｙ Ｅｌｉ Ｌｕｓｋｙ ｅｔ ａｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２２，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ２００１
本発明の技術的課題は、プログラム動作中の素子のスレッショルド電圧及び消去動作中の素子のスレッショルド電圧が適切で一定した水準で維持できる電荷トラップ膜を有する不揮発性メモリセル構造物とその製造方法を提供するところにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらなる他の技術的課題は、以下の記載から当業者に明確に理解できるものである。
前述した技術的課題を達成するために本発明は、電荷トラップ膜の少なくとも一つのエッジがリセスされる不揮発性メモリ素子及びそのような素子を形成する方法に関するものである。このような方式において、プログラム動作中の素子のスレッショルド電圧及び消去動作中の素子のスレッショルド電圧は適切で一定した水準で維持される。結果的に素子の特性が向上される。
一側面で、本発明は不揮発性メモリ素子を提供する。この素子は、半導体基板と、基板の上層部内に空間上分離されて設けられる（ｓｐａｃｅｄ−ａｐａｒｔ ｐｏｓｉｔｉｏｎｓ）ソース領域とドレーン領域と、ソース領域とドレーン領域との間にある基板上の電荷トラップ構造物と、電荷トラップ構造物上のゲート電極と、を含み、ゲート電極及びソース領域とドレーン領域のうち少なくともいずれか一つの一部の間の電荷トラップ構造物内にリセス（ｒｅｃｅｓｓ）が存在する
一実施形態で、ゲート電極がソース領域の一部及びドレーン領域の一部とオーバーラップされる。
他の実施形態で、ソース領域とドレーン領域がそれぞれ高濃度不純物領域と低濃度不純物領域とを含み、ソース領域とドレーン領域の低濃度不純物領域は、基板の上層部に沿って対応する高濃度不純物領域から互いに延長され、ゲート電極はソース領域とドレーン領域の低濃度不純物領域の一部とオーバーラップされる。
他の実施形態で、低濃度不純物ソースとドレーン領域は、最初に形成されたときにゲート電極のソース側面及びドレーン側面に自己整列される。
他の実施形態で、低濃度不純物ソース及びドレーン領域は、拡散過程を通じてゲート電極のソース側面及びドレーン側面下にそれぞれ延長される。
他の実施形態で、ゲート電極のソース及びドレーン側面に側壁スペーサが提供され、高濃度不純物ソース及びドレーン領域は、最初に形成されたとき側壁スペーサの外側に自己整列される。
他の実施形態で、ソース及びドレーン領域は、最初に形成されたときにゲート電極のソース側面及びドレーン側面にそれぞれ自己整列される。
他の実施形態で、拡散過程を通じてソースとドレーン領域がゲート電極のソース側面とドレーン側面のそれぞれ下に延長される。
他の実施形態で、ソースとドレーン領域のうち少なくとも一つの内側エッジが電荷トラップ構造物の外側エッジと実質的に整列される。
他の実施形態で、リセスが電荷トラップ構造物のソース領域側面にある。
他の実施形態で、リセスが電荷トラップ構造物のソース領域側面及びドレーン領域側面の両側面にある。
他の実施形態で、リセス内に誘電物質をさらに含む。
他の実施形態で、電荷トラップ構造物は、第１の誘電膜と、第１の誘電膜上にある第２の誘電膜及び第２の誘電膜上にある第３の誘電膜と、を含む。
他の実施形態で、第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、第２の誘電膜は、シリコン窒化物、シリコン酸窒化物及び高誘電率物質（ｈｉｇｈ−ｋ誘電物質）より成ったグループから選択された物質を含み、第３の誘電膜はシリコン酸化物を含む。
他の実施形態で、リセスは第２の誘電膜内に形成される。
他の実施形態で、電荷トラップ構造物が第１の誘電膜と、第１の誘電膜上の量子点アレイと、量子点アレイ上の第２の誘電膜を含んだ量子点構造物と、を含む。
他の実施形態で、第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、量子点アレイがポリシリコン量子点及びシリコン窒化物量子点より成ったグループから選択されたいずれか一つのタイプの量子点を含み、第２の誘電膜はシリコン酸化物を含む。
他の実施形態で、電荷トラップ構造物は、ソース領域からソース領域及びドレーン領域の間の中間領域へ延長され、中間領域内の電荷トラップ構造物からドレーン領域へ延長された基板上のゲート誘電膜をさらに含み、ゲート電極が電荷トラップ構造物及びゲート誘電膜上にある。
他の実施形態で、電荷トラップ構造物は、第１の電荷トラップ構造物を含み、ゲート電極は、第１の補助ゲート電極を含み、ソース領域とドレーン領域との間の基板上の主ゲート誘電膜と、主ゲート誘電膜上にある主ゲート電極と、ソース領域及び主ゲート電極の間の基板上にある第１の電荷トラップ構造物と、第１の電荷トラップ構造物上にあり、第１の補助ゲート電極とソース領域の一部との間にある第１の電荷トラップ構造物内に第１のリセスが存在する第１の補助ゲート電極と、ドレーン領域と主ゲート電極との間にある基板上の第２の電荷トラップ構造物と、第２の電荷トラップ構造物上にあり、第２の補助ゲート電極及びドレーン領域の一部との間の第２の電荷トラップ構造物内に第２のリセスが存在する第２の補助ゲート電極と、をさらに含む。
他の側面で、本発明は、半導体基板と、基板の上層部内に空間上分離されて設けられるソース領域とドレーン領域と、ソース領域とドレーン領域との間の基板上にある主ゲート誘電膜と、主ゲート誘電膜上にある主ゲート電極と、ソース領域と主ゲート電極との間の基板上の第１の電荷トラップ構造物と、第１の電荷トラップ構造物上に存在し、第１の補助ゲート電極とソース領域の一部との間にある第１の電荷トラップ構造物内に第１のリセスが存在する第１の補助ゲート電極と、ドレーン領域と主ゲート電極との間にある基板上の第２の電荷トラップ構造物と、第２の電荷トラップ構造物上に存在し、第２の補助ゲート電極とドレーン領域との間の一部との間にある第２の電荷トラップ構造物内に第２のリセスが存在する第２の補助ゲート電極と、を含む不揮発性メモリ素子に関するものである。
他の実施形態で、第１及び第２の補助ゲート電極は、第１のゲート電極のドレーン側面とソース側面のそれぞれに第１の電荷トラップ構造物と第２の電荷トラップ構造物上に形成された伝導性の側壁スペーサとを含む。
他の実施形態で、ソース及びドレーン領域は、最初に形成されたときに第１及び第２の補助ゲート電極と自己整列される。
他の実施形態で、第１及び第２の電荷トラップ構造物は、それぞれ第１の誘電膜と、第１の誘電膜上の第２の誘電膜と、第２の誘電膜上の第３の誘電膜と、を含む。
他の実施形態で、第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択されたいずれか一つの物質を含み、第２の誘電膜は、シリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択されたいずれか一つの物質を含み、第３の誘電膜はシリコン酸化物を含む。
他の実施形態で、第１及び第２のリセスがそれぞれ第１及び第２の電荷トラップ構造物の第２の誘電膜内に形成される。
他の一つの実施形態で、第１及び第２の電荷トラップ構造物がそれぞれ第１の誘電膜と、第１の誘電膜上の量子点アレイと、量子点アレイ上の第２の誘電膜を含む量子点構造物と、を含む。
他の実施形態で、第１の誘電膜はシリコン酸化物及びシリコン酸窒化物より成ったグループから選択されたいずれか一つの物質を含み、量子点アレイはポリシリコン量子点及びシリコン窒化物量子点より成ったグループから選択されたいずれか一つのタイプの量子点を含み、第２の誘電膜はシリコン酸化物を含む。
他の実施形態で、ソース及びドレーン領域がそれぞれ高濃度不純物領域及び低濃度不純物領域を含み、ソース領域とドレーン領域の低濃度不純物領域は、基板の上層部に沿って対応する高濃度不純物領域から互いに延長され、第１及び第２の補助ゲート電極のそれぞれはソース領域とドレーン領域の低濃度不純物領域の一部とオーバーラップされる。
他の実施形態で、低濃度不純物ソース及びドレーン領域は最初に形成されたときに主ゲート電極のソース及びドレーン側面と自己整列される。
他の実施形態で、低濃度不純物のソース及びドレーン領域は、拡散過程によって主ゲート電極のソース及びドレーン下にそれぞれ延長される。
他の実施形態で、誘電物質が第１及び第２のリセス内に存在する。
他の側面で、本発明は半導体基板上の電荷トラップ構造物を提供し、電荷トラップ構造物上にゲート電極を提供し、電荷トラップ構造物の少なくとも一つの露出された外側エッジを選択的にエッチングして半導体基板とゲート電極との間に少なくとも一つのリセスを形成し、イオン注入マスクとしてゲート電極を使用して半導体基板内にソース領域とドレーン領域とを形成することを含む不揮発性メモリ素子を形成する方法に関するものである。
他の実施形態で、電荷トラップ構造物を提供する工程とゲート電極を提供する工程は、半導体基板上に電荷トラップ膜を提供し、電荷トラップ膜上にゲート電極膜を提供し、ゲート電極膜と電荷トラップ膜とをパターニングしてゲート電極と電荷トラップ構造物とを形成することを含む不揮発性メモリ素子を形成する。
他の実施形態で、電荷トラップ構造物を提供する工程とゲート電極を提供する工程は、半導体基板上に電荷トラップ膜を提供し、電荷トラップ膜をパターニングしてソース領域とドレーン領域との間にある中間領域とソース領域との間の基板上に延長される電荷トラップ構造物を形成し、中間領域内の電荷トラップ膜からドレーン領域へ延長される基板上のゲート誘電膜を提供し、電荷トラップ膜上及びゲート誘電膜上にゲート電極膜を提供し、ゲート電極膜とゲート誘電膜とをパターニングしてゲート電極と電荷トラップ構造物とを形成することを含む。
他の実施形態で、電荷トラップ構造物を選択的にエッチングすることに次いでソース領域及びドレーン領域を形成する。
他の実施形態で、電荷トラップ構造物を選択的にエッチングすることに先立ってソース領域及びドレーン領域を形成する。
他の実施形態でこの方法は、ソース領域及びドレーン領域を拡散させてゲート構造物がソース領域及びドレーン領域とオーバーラップされることをさらに含む。
他の実施形態で、ソース及びドレーン領域のうち少なくとも一つの内側エッジが電荷トラップ構造物の外側エッジと実質的に整列されるときまで拡散される。
他の実施形態で、電荷トラップ構造物のソース領域側面で選択的にエッチングしてリセスを形成する。
他の実施形態で、この方法は、選択的にエッチングする以前に、電荷トラップ構造物のドレーン領域側面がエッチングされることを防ぐためにゲートのドレーン側面の側壁を通ってドレーン領域へ延長されるゲートのドレーン側面の一部上にフォトレジストパターンを適用することをさらに含む。
他の実施形態で、電荷トラップ構造物のソース領域とドレーン領域の両側面に選択的にエッチングしてリセスを形成する。
他の実施形態で、ソース領域及びドレーン領域を形成することは、第１のイオン注入マスクとしてゲート電極を使用して半導体基板内で低濃度不純物ソース領域と低濃度不純物ドレーン領域とを形成し、ゲート電極の側壁上に側壁スペーサを形成し、第２のイオン注入マスクとして側壁スペーサを使用して半導体基板内に高濃度不純物ソース領域及び高濃度不純物ドレーン領域を形成することを含む。
他の実施形態で、この方法は、ゲート構造物が低濃度不純物ソース領域及び低濃度不純物ドレーン領域とオーバーラップされるように低濃度不純物領域及び低濃度不純物ドレーン領域を拡散させることをさらに含む。
他の実施形態で、電荷トラップ構造物を提供することは、第１の誘電膜を提供し、第１の誘電膜上に第２の誘電膜を提供し、第２の誘電膜上に第３の誘電膜を提供することを含む。
他の実施形態で、第１の誘電膜はシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、第２の誘電膜はシリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択された物質を含み、第３の誘電膜はシリコン酸化物を含む。
他の実施形態で、選択的にエッチングして第２の誘電膜内に形成されたリセスを得る。
他の実施形態で、電荷トラップ構造物を提供することは、第１の誘電膜を提供し、第１の誘電膜上に量子点アレイを提供し、量子点アレイ上に第２の誘電膜を提供することを含む。
他の実施形態で、第１の誘電膜はシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、量子点アレイがポリシリコン量子点とシリコン窒化物量子点とより成ったグループから選択された一つのタイプの量子点を構成し、第２の誘電膜はシリコン酸化物を含む。
他の実施形態で、この方法は、リセス内に誘電物質を提供することをさらに含む。
他の側面で、本発明は、半導体基板上に主ゲート誘電膜を提供し、主ゲート誘電膜上に主ゲート電極を提供し、半導体基板上及び主ゲート電極上に電荷トラップ構造物を提供し、主ゲート誘電膜上に主ゲート電極の第１及び第２の側壁に第１及び第２の補助ゲート電極を提供し、電荷トラップ構造物の少なくとも一つの露出された外側エッジを選択的にエッチングして半導体基板と第１の補助ゲート電極との間に第１のリセスを形成し、イオン注入マスクとして主ゲート電極と第１及び第２の補助ゲート電極とを用いて半導体基板内にソース領域とドレーン領域とを提供することを含む不揮発性メモリ素子を形成する方法に関するものである。
一実施形態で、選択的エッチングは、半導体基板及び第２の補助ゲート電極の間にある第２のリセスをさらに形成する。
他の実施形態で、第１及び第２の補助ゲート電極を提供することは、主ゲート電極の側壁上の電荷トラップ構造物上に伝導性物質の第１及び第２の側壁スペーサを形成し、第１及び第２の側壁スペーサは、それぞれ第１及び第２の補助ゲート電極を含み、イオン注入マスクとして主ゲート電極と第１及び第２の側壁スペーサとを使用して半導体基板内にソース領域とドレーン領域とを形成することを含む。
他の実施形態で、電荷トラップ構造物を提供することは、第１の誘電膜を提供し、第１の誘電膜上に第２の誘電膜を提供し、第２の誘電膜上に第３の誘電膜を提供することを含み、第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、第２の誘電膜がシリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択された物質を含み、第３の誘電膜がシリコン酸化物を含む。
他の実施形態で、選択エッチングは第２の誘電膜内に形成されたリセスを得る。
他の実施形態で、電荷トラップ構造物を提供することは、第１の誘電膜を提供し、第１の誘電膜上に量子点アレイを提供し、量子点アレイ上に第２の誘電膜を提供し、第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、量子点アレイは、ポリシリコン量子点及びシリコン窒化物量子点より成ったグループから選択されたタイプの量子点を含み、第２の誘電膜は、シリコン酸化物を含む。
他の実施形態で、この方法は、リセス内に誘電物質を提供することをさらに含む。
他の実施形態で、ソース及びドレーン領域を提供することは、第１及び第２の補助ゲート電極を提供することに先立って、第１のイオン注入マスクとして主ゲート電極を用いて半導体基板内に低濃度不純物ソース領域及び低濃度不純物ドレーン領域を形成し、第１及び第２の補助ゲート電極を提供した以後に第２のイオン注入マスクとして主ゲート電極と第１及び第２の電極を用いて半導体内に高濃度不純物ソース領域及び高濃度不純物ドレーン領域を形成することを含む。
他の実施形態で、この方法は、低濃度不純物ソース及びドレーン領域及び高濃度ソース及びドレーン領域を内側方向に互いに延長するため拡散させることをさらに含む。
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
前述したように、本発明に従う電荷トラップ膜を有する不揮発性メモリセル構造物とその製造方法によれば、プログラム動作中の素子のスレッショルド電圧及び消去動作中の素子のスレッショルド電圧は適切で一定した水準で維持される。結果的に素子の特性が向上される。
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
添付した図面は、明確性を期するため膜の厚さが誇張されている。また、一つの膜が他の膜又は基板上に形成されることを言及する場合、これは一つの膜が他の膜又は基板上に形成できることを意味し、又は第３の膜又は付加される膜が一つの膜及び他の膜又は基板の間に設けられることができるものを意味する。類似した参照符号は、本明細書を通じて類似した要素を示すものとする。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
図２は、本発明に従って電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を示した断面図である。この素子は、例えば半導体基板のような基板３１０を含む。ソース領域及びドレーン領域は、基板３１０内素子のチャネル領域３８１の反対側面に提供される。ソース領域は、高濃度不純物領域３９１と低濃度不純物領域３７１とを含む。ドレーン領域は、高濃度不純物領域３９２と低濃度不純物領域３７２とを含む。電荷トラップ膜３２０は、素子のソース及びドレーン領域の間にある基板３１０上にある。電荷トラップ構造物３２０は、誘電膜で形成されたトンネリング膜３２５と、トンネリング膜上にある電荷トラップ膜３３０と、電荷トラップ膜３３０上にある誘電膜で形成された遮蔽膜３３５と、を含む。一実施形態で、電荷トラップ膜３３０は、酸化物−窒化物−酸化物（ＯＮＯ）膜を含む。他の実施形態では、電荷トラップ膜３３０は、量子点構造物を含む。ゲート電極３５０は、電荷トラップ構造物３２０上にあり、ゲート絶縁膜３６０は、この構造物上にある。ゲート３５０のソース及びドレーン側壁上に誘電物質で形成された側壁スペーサ３８０がある。
本発明において、ゲート３５０の一側又は両側下に電荷トラップ構造物３２０の電荷トラップ膜３３０がリセスされる。図２で提供された実施形態では、電荷トラップ膜３３０がゲート３５０のソース及びドレーン側面の両側下にリセスされる。ゲート３５０の一側上にリセスを有する一実施形態では、リセスがゲート３５０のソース側面に提供される。好ましくは、電荷トラップ膜３３０がソース／ドレーン領域３７１，３７２とオーバーラップされないようにリセスは十分に深い。図２で提供された実施形態で、電荷トラップ膜３３０のソース側面及びドレーン側面が低濃度不純物ソース領域３７１及び低濃度不純物ドレーン領域３７２の内側エッジと整列できる厚さに、リセスがソース側面及びドレーン側面の両側上に形成される。一実施形態では、ゲート３５０のゲート長さが０．２μｍであり、ゲート３５０は、ソース領域３７１と約１０ｎｍのオーバーラップになっている。この実施形態で、適切なリセス深さは、２０ｎｍ〜４０ｎｍ程度になる。このような配列の長所が後述される。
図３Ａは、本発明に従って、プログラム動作過程における、電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を示した断面図である。図３Ｂは、図３Ａの素子において、プログラム動作中に現れる電界の方向を示した図面である。
図３Ａに示されたように、プログラム動作中、例えば約３．０Ｖ〜５．０Ｖの範囲で正のバイアス電圧をゲート電極ｇに印加し、例えば約３．５Ｖ〜５．５Ｖの範囲で正のバイアス電圧をソース電極ｓに印加し、ドレーン電極ｄには、接地電極を印加する。プログラム動作中、熱電子が電荷トラップ膜３３０にトラップされ、その場所に貯蔵される。このような方式でメモリセル１００のスレッショルド電圧が増加される。図３Ｂを参照して、プログラム動作中、ゲート電界Ｅｇは、垂直下方向に向き、ソース／ドレーン電界Ｅｓｄはソースからドレーン方向に向く。このような動作中、熱電子は、素子のオーバーラップ領域Ａに移動しようとする傾向があるが、ここでゲート３５０は、ソース領域３７１，３９１に一番近い電荷トラップ膜３３０のエッジにある低濃度不純物ソース領域３７１とオーバーラップされる。電荷トラップ膜３３０内に提供されたリセスは電荷トラップ膜のＡ領域内にトラップされている熱電子の量を最小化する。
図４Ａは本発明に従って、消去動作過程における、電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を示した断面図である。図４Ｂは、図４Ａの素子において、消去動作中に現れる電界の方向を示した図面である。
図４Ａに示されたように、消去動作中、例えば約−４．５Ｖ〜−６．５Ｖの範囲の負のバイアス電圧をゲート電極ｇに印加し、例えば約４．５Ｖ〜６．５Ｖの範囲の正のバイアス電圧をソース電極ｓに印加し、接地電極をドレーン電極ｄに印加する。こうした消去動作中、正孔ｈは、電荷トラップ膜３３０に移動する。従って、電荷トラップ膜に貯蔵されている電子は、正孔によって除去されるか、或いは消滅する。このような方式で、メモリセルのデータは消去される。図４Ｂを参照すれば、消去動作中、ゲート電界Ｅｇは垂直上方向に向き、ソース／ドレーン電界Ｅｓｄはソースからドレーン方向に向く。領域Ａにリセスが存在することによって、消去工程中に電荷トラップ膜３３０に貯蔵された電子は消滅され、リセスによって電荷トラップ膜３３０のソース側面上に残らない。
図５Ａ〜図５Ｆは、本発明に従って、ソース及びドレーンの両側面上に電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。図５Ａを参照して、トンネリング膜として第１の誘電膜３２５ａ、電荷トラップ膜として第２の誘電膜３３０ａ、そして遮蔽膜として第３の誘電膜３３５ａが基板３１０上に順次に提供される。一実施形態で、第１の誘電膜３２５ａは、例えばＲＴ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ）工程（Ｐｒｏｃｅｓｓ）、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程、ファーネス工程、又は他の適当な蒸着又は成長工程によって、約３０Å〜５０Å程度の厚さに形成されたシリコン酸化物又はシリコン酸窒化物を含む。第２の誘電膜３３０ａは、ＣＶＤ、ＬＰＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ ＣＶＤ）又は他の適当な蒸着又は成長工程を用いて約３０Å〜１００Åの厚さに形成された、シリコン窒化物、シリコン酸窒化物、又は高誘電率物質又はこれらの組合を含む。第３の誘電膜３３５ａは例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって５０Å〜１５０Å程度の厚さに形成されたシリコン酸化物を含む。ゲート電極形成に適した伝導性物質膜３５０ａは、得られた構造物上にその後蒸着される。一実施形態で、伝導性物質膜３５０ａは、ポリシリコン物質、金属物質又はこれらの組合を含む。伝導性物質膜３５０ａの最上部は、正の不純物が注入されたポリシリコン−シリサイド膜を形成するため選択的に処理できる。伝導性物質膜３５０ａは、例えばＣＶＤ又はＬＰＣＶＤを用いて約８０Å〜２０００Å程度の深さに塗布できる。
図５Ｂを参照すれば、得られた構造物は標準写真蝕刻技術を用いて順次にパターニングされてゲート電極３５０ｂと、遮蔽膜３３５ｂと、電荷トラップ膜３３０ｂ及びトンネリング膜３２５ｂと、を形成する。
図５Ｃを参照すれば、得られた構造物上に選択的エッチング工程を遂行して電荷トラップ膜３３０ｂの外側部を選択的にエッチングする。一実施形態で、電荷トラップ膜３３０ｃがシリコン窒化物又はシリコン酸窒化物を含む場合には、燐酸酸化物（Ｈ３ＰＯ４）を含む湿式エッチング液がエッチング比を高めるために適当である。電荷トラップ膜３３０ｃのエッチングに次いで、電荷トラップ膜３３０ｃのエッジにリセスが形成され、トンネリング膜３２５ｂと遮蔽膜３３５ｂは、ゲート電極３５０ｂの幅と殆ど同一な幅で残る。
図５Ｄを参照すれば、得られた構造物上にイオン注入を遂行して、素子のソース／ドレーン領域の低濃度不純物ソース／ドレーン領域３７１，３７２を形成する。得られた低濃度不純物ソース／ドレーン領域３７１，３７２は、ゲート電極３５０ｂに自己整列される。自己整列された低濃度不純物ソース／ドレーン領域は、電荷トラップ膜３３０ｃの選択的エッチングに次いで形成でき、又は任意的に電荷トラップ膜３３０ｃの選択的エッチング以前に形成できる。ゲート絶縁膜３６０は、得られた構造物上にその後形成される。一実施形態で、ゲート絶縁膜３６０は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含む。電荷トラップ膜３３０ｃのリセスされた領域は、部分的に又は全体的に適用されたゲート絶縁膜３６０によって充填される。
図５Ｅを参照すれば、側壁スペーサ３８０は、ゲート電極３５０ｂのソース及びドレーンの両側の側壁上に形成される。一実施形態で、シリコン窒化物膜は得られた構造物上に提供されるが、例えばＣＶＤ又は他の適当な蒸着又は成長工程によって５００Å〜７００Åの厚さに形成される。その後、側壁スペーサ３８０を形成するために従来技術によってエッチバック工程が遂行される。
図５Ｆを参照して、素子のソース／ドレーン領域の高濃度不純物ソース／ドレーン領域３９１，３９２を形成するために、得られた構造物上にイオン注入が遂行される。得られた高濃度不純物ソース／ドレーン領域３９１，３９２は側壁スペーサ３８０に自己整列される。低濃度不純物ソース／ドレーン領域３７１，３７２をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はその以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、ゲート電極３５０ｂは、低濃度不純物ソース／ドレーン領域３７１，３７２とオーバーラップされる。
不揮発性メモリ素子の第１の製造工程の結果、図２の素子が形成される。図２の得られた素子１００は、リセスされた電荷トラップ膜を有する。前述したように、リセスは、ゲート電極３５０ｂ及び低濃度不純物ソース領域３７１のオーバーラップされる領域上の電荷トラップ膜内にトラップされる電子量を最小化する。これは、すなわちプログラム及び消去過程におけるトランジスタのスレッショルド電圧を安定化させて、より信頼性のある動作を行う。例えば、リセスは頻繁なＳＯＮＯＳメモリ素子アクセス及び数多くの反復的プログラム及び消去動作にもかかわらず、電荷トラップ膜内に貯蔵されたデータ情報を読取り違えることを防ぐことができる。
図６Ａ〜図６Ｂは本発明に従って、ＳＯＮＯＳタイプの電荷トラップ構造物を有するメモリ素子を形成する第２の工程を示す図面であり、電荷トラップ構造物がゲートのソース及びドレーン側面の一方の上にのみ、例えばゲートのソース側面上のみリセスされる。図６Ａに示されたように、第２の工程は、電荷トラップ膜５３０ｃの選択的エッチング段階中、ドレーン側の電荷トラップ膜５３０ｃが選択的にエッチングされることを防止するためにフォトレジストパターン５１０ｃが構造物のドレーン側面に適用される反面、電荷トラップ膜５３０ｃが上で言及した方式でリセスを形成するため選択的にエッチングされることを除外しては第１の工程と実質的に同一である。電荷トラップ膜５３０ｃの選択的エッチングに次いで、図５Ｄ〜図５Ｆに示された段階を遂行して、電荷トラップ膜５３０ｃのソース側面上にのみ形成されたリセスがある電荷トラップ膜５３０ｃを有する図６Ｂに示された構造物を得る。図６の実施形態は、例えばソース及びドレーンが不純物注入濃度とプロファイルにおいて非対称になる場合のように、トランジスタのソース及びドレーンの間に非対称が存在する場合に特に適用できる。ソース及びドレーンの両側の側面上にある電荷トラップ膜内のリセスが許容される適用例では、図５Ａ〜図５Ｆの実施形態による製造方法が好ましいが、そうした工程は図６Ａに示された追加的なマスキング段階が不要であるためである。
図７Ａ〜図７Ｇは、本発明に従って量子点アレイ状に電荷トラップ構造物を有する不揮発性メモリ素子を形成するための第３の工程を示した断面図であるが、電荷トラップ膜は例えばゲートのソース側面上である場合のようにゲートのソース及びドレーン側面の両側上にリセスされる。図７Ａを参照すれば、基板３１０上にトンネリング膜として第１の誘電膜６２５ａ、電荷トラップ膜として量子点アレイ６３０ａ、そして遮蔽膜として第２の誘電膜６３５ａが順次に提供される。一実施形態で、第１の誘電膜６２５ａは、例えばＲＴ工程、ＣＶＤ工程、ファーネス工程又は他の適当な蒸着又は成長工程によって、約３０Å〜５０Å程度の厚さに形成されたシリコン酸化物、又はシリコン酸窒化物を含む。量子点アレイ６３０ａは、一実施形態で、約５００℃〜７００℃範囲の温度でＬＰＣＶＤ又は他の適当な蒸着工程を用いてジクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）及び水素ガス（Ｈ２）の混合物を用いて第１の誘電膜６２５ａの上面に適用されるポリシリコン量子点アレイを含む。他の実施形態で、量子点アレイ６３０ａは、前述したポリシリコン量子点アレイを窒化して形成されたシリコン窒化物量子点アレイを含む。一つの任意工程で、量子点は、それぞれの直径を縮めるため酸化される。第２の誘電膜６３５ａは、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって約５０Å〜１５０Å程度の厚さに形成されたシリコン酸化物を含む。ゲート電極を形成するのに適当な伝導性物質膜３５０ａが得られた構造物上にその後蒸着される。一実施形態で、伝導性物質膜３５０ａはポリシリコン物質、金属物質、又はこれらの組合せを含む。伝導性物質膜３５０ａの最上部は正の不純物が注入されたポリシリコン−シリサイド膜を得るため任意に処理できる。伝導性物質膜３５０ａは、例えばＣＶＤ、ＬＰＣＶＤ工程を用いて８０Å〜２０００Å程度の厚さに適用される。
図７Ｂを参照して、得られる構造物は標準写真蝕刻技術を用いて順次にパターン化されてゲート電極３５０ｂ、遮蔽膜６３５ｂ、量子点アレイ６３０ｂ及びトンネリング膜６２５ｂを形成する。
図７Ｃを参照して、得られた構造物上に選択的エッチング工程を遂行して、量子点アレイ状の電荷トラップ膜６３０ｂを含む電荷トラップ構造物６２０の外側部を選択的にエッチングする。一実施形態で、トンネリング膜６２５ｂ及び遮蔽膜６３５ｂがシリコン酸化物又はシリコン酸窒化物を含む場合には、フッ化水素（ＨＦ）を含む湿式エッチング液がエッチング比を増加させるために適当である。電荷トラップ構造物６２０のエッチング後に電荷トラップ膜６３０ｃ、トンネリング膜６２５ｃ及び遮蔽膜６３５ｃを含む電荷トラップ構造物６２０のエッジにリセスが形成される。
図７Ｄを参照すれば、素子のソース／ドレーン領域の低濃度不純物ソース／ドレーン領域３７１，３７２を形成するために、得られた構造物上にイオン注入が遂行される。得られる低濃度不純物ソース／ドレーン領域３７１，３７２は、ゲート電極３５０ｂに自己整列される。自己整列された低濃度不純物ソース／ドレーン領域は、電荷トラップ膜６３０ｃの選択的エッチングに次いで形成でき、又は任意に電荷トラップ膜６３０ｃを選択的にエッチングする以前に形成できる。ゲート絶縁膜３６０は、得られた構造物上にその後形成される。一実施形態で、ゲート絶縁膜３６０は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されるシリコン酸化物を含む。電荷トラップ構造物６２０のリセス領域は、部分的に又は全体的に適用されたゲート絶縁膜３６０によって充填される。
図７Ｅを参照して、ゲート電極３５０ｂのソース及びドレーンの両側面上に側壁スペーサ３８０が形成される。一実施形態で、シリコン窒化膜は、例えばＣＶＤ又は他の適当な蒸着又は成長工程によって、約５００Å〜７００Å程度の厚さに得られた構造物上に形成される。その後、側壁スペーサ３８０を形成するために従来技術によってエッチバック工程が遂行される。
図７Ｆを参照して、素子のソース／ドレーン領域の高濃度不純物ソース／ドレーン領域３９１，３９２を形成するために、得られた構造物上にイオン注入が遂行される。得られた高濃度不純物ソース／ドレーン領域３９１，３９２は側壁スペーサ３８０と自己整列される。
図７Ｇを参照して低濃度不純物ソース／ドレーン領域をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はそれ以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、ゲート電極３５０ｂは低濃度不純物ソース／ドレーン領域３７１，３７２とオーバーラップされる。一実施形態で、低濃度不純物ソース／ドレーン領域３７１，３７２が延長されてこれらの内側エッジが電荷トラップ構造物６２０のリセスエッジとおおよそ整列される。こうした整列は、消去動作中に正孔移動によってトラップされた電子の消滅を確実にする。より小さく形成されたリセスは、電荷トラップ構造物６２０が低濃度不純物ソース／ドレーン領域３７１，３７２とオーバーラップされるようにでき、消去動作中に電子の完全消滅可能性を低くすることができる。より深く形成されたリセスは、正孔消滅が要求される電荷トラップ構造物６２０の相当部分の除去を招来できる。
不揮発性メモリ素子の第３の製造工程の結果、得られた素子６００は、リセスされた電荷トラップ膜を有し、上で言及した長所を提供する。
図８Ａ，８Ｂは、本発明に従って、量子点アレイ状の電荷トラップ構造物を有する不揮発性メモリ素子の形成のための第４の工程を示す断面図であるが、電荷トラップ構造物は、例えばゲートのソース側面上である場合のようにゲートのソース及びドレーン側面の一方の上でのみリセスされる。図８Ａ，８Ｂは、ＳＯＮＯＳタイプの電荷トラップ構造物を有するメモリ素子を形成する第４の工程を示す図面であり、電荷トラップ構造物がゲートのソース及びドレーン側面の一方の上にのみ、例えば本発明のようにゲートのソース側面上にのみリセスされる。第４の工程は、図８Ａに示されたように、電荷トラップ構造物７２０の選択的エッチング段階中、電荷トラップ構造物７２０が選択的にエッチングされることを防止するために、フォトレジストパターン７１０が適用される反面、電荷トラップ構造物７２０が上で言及した方式でリセスを形成するために選択的にエッチングされることを除外しては第３の工程と実質的に同一である。電荷トラップ構造物７２０の選択的エッチングに次いで、図７Ｄ〜図７Ｇに示された段階を遂行して、電荷トラップ構造物７２０のソース側面上にのみ形成されたリセスがある電荷トラップ構造物７２０を有する図８Ｂに示された構造物を得る。図８Ａの実施形態は、例えばソース及びドレーンが不純物注入濃度とプロファイルにおいて非対称になる場合のようにトランジスタのソース及びドレーンの間に非対称が存在する場合に特に適用できる。ソース及びドレーン両側面上にある電荷トラップ膜内のリセスが許容される適用例では、図７Ａ〜図７Ｇの実施形態による製造方法が好ましいが、そうした工程は、図８Ａに示された追加的なマスキング段階が不要であるためである。
図９Ａ〜図９Ｄは、本発明に従って、ソース及びドレーン側面の一側に電荷トラップ膜がリセスされた局在化されたＳＯＮＯＳタイプ電荷トラップ構造物を有する不揮発性メモリ素子を形成する第５の工程を示した断面図である。図９Ａを参照すれば、例えば上で言及した実施形態に該当する方式によって、トンネリング膜として第１の誘電膜８２５ａ、電荷トラップ膜として第２の誘電膜８３０ａ、及び遮蔽膜として第３の誘電膜８３５ａが基板３１０上に順次に提供される。
図９Ｂを参照して、得られる構造物は標準写真蝕刻技術を用いてパターン化されて遮蔽膜８３５ｂ、電荷トラップ膜８３０ｂ及びトンネリング膜８２５ｂを形成する。
図９Ｃを参照して、カップリング膜８４０を形成するための第４の誘電膜は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含んで得られる構造物上に提供される。ゲート電極を形成することに適当な伝導性物質膜が、得られた構造物上にその後蒸着され、伝導性物質膜と第４の誘電膜が既存の写真蝕刻工程を用いてパターン化されて基板３１０及び電荷トラップ構造物８２０上のカップリング膜８４０上にゲート電極８５０を形成する。一実施形態で、伝導性物質膜８５０は、ポリシリコン物質、金属物質又はこれらの組合せを含む。伝導性物質膜８５０の最上部は、正の不純物が注入されたポリシリコン−シリサイド膜を形成するため任意に処理できる。伝導性物質膜は、例えばＣＶＤ又はＬＰＣＶＤ工程を用いて約８０Å〜２０００Å程度の厚さに適用される。
図９Ｄを参照して、得られた構造物上に選択的エッチング工程を遂行して電荷トラップ膜８３０ｂの露出された外側部を選択的にエッチングする。一実施形態で、電荷トラップ膜８３０ｂがシリコン窒化物、又はシリコン酸窒化物を含む場合には、燐酸酸化物（Ｈ３ＰＯ４）を含む湿式エッチング液がエッチング比を高めるために適当である。示されたように、電荷トラップ膜８３０ｃのエッチングに次いで、電荷トラップ膜８３０ｃの露出されたエッジにリセスが形成される。
得られた構造上にイオン注入が遂行されて、素子のソース／ドレーン領域の低濃度不純物ソース／ドレーン領域８７１，８７２を形成する。得られた低濃度不純物ソース／ドレーン領域８７１，８７２は、ゲート電極８５０と自己整列される。自己整列された低濃度不純物ソース／ドレーン領域は、電荷トラップ膜８３０ｃの選択的エッチングに次いで形成でき、又は任意に電荷トラップ膜８３０ｃを選択的にエッチングする以前に形成できる。ゲート絶縁膜３６０が、得られた構造物上にその後形成される。一実施形態で、ゲート絶縁膜３６０は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含む。電荷トラップ膜８３０ｃのリセスされた領域は部分的に又は全体的に適用されたゲート絶縁膜３６０によって充填される。
側壁スペーサ３８０は、ゲート電極８５０のソース及びドレーンの両側の側壁上に形成される。一実施形態で、シリコン窒化物膜は、例えばＣＶＤ又は他の適当な蒸着又は成長工程によって、約５００Å〜７００Åの厚さで、得られた構造物上に提供される。その後、側壁スペーサ３８０を形成するために従来技術によってエッチバック工程が遂行される。
次に、得られた構造物上にイオン注入が遂行されて、素子のソース／ドレーン領域の高濃度不純物ソース／ドレーン領域８９１，８９２を形成する。得られた高濃度不純物ソース／ドレーン領域８９１，８９２は、側壁スペーサ３８０と自己整列される。低濃度不純物ソース／ドレーン領域８７１，８７２をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はそれ以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、ゲート電極８５０は低濃度不純物ソース／ドレーン領域８７１，８７２とオーバーラップされる。
不揮発性メモリ素子の第５の製造工程の結果、素子８００はリセスされた電荷トラップ膜を有し、上で言及した長所を提供する。
図１０Ａ〜１０Ｄは、本発明に従って量子点アレイ状に局在化された電荷トラップ構造物を有する不揮発性メモリ素子の形成のための第６の工程を示す断面図であるが、例えばゲートのソース側面上である場合のようにゲートのソース及びドレーン側面の一側上に電荷トラップ膜がリセスされる。図１０Ａを参照すれば、トンネリング膜として第１の誘電膜９２５ａ、電荷トラップ膜として量子点アレイ９３０ａ、そして遮蔽膜として第２の誘電膜９３５ａが、例えば上で言及した実施形態に該当する方式で基板３１０上に提供される。
図１０Ｂを参照して、得られる構造物は、遮蔽膜９３５ｂ、電荷トラップ膜９３０ｂ及びトンネリング膜９２５ｂを形成するため標準写真蝕刻技術を用いてパターニングされる。
図１０Ｃを参照して、カップリング膜８４０を形成するための第３の誘電膜は、得られた構造物上に提供されるが、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含む。ゲート電極を形成するために適当な伝導性膜が、得られる構造物上にその後蒸着され、伝導性物質膜と第４の誘電膜が従来の写真蝕刻工程を用いてパターン化して基板３１０及び電荷トラップ膜９２０上のカップリング膜８４０上にゲート電極８５０を形成する。一実施形態で、伝導性物質膜８５０は、ポリシリコン物質、金属物質又はこれらの組合せを含む。伝導性物質膜８５０の最上部は正の不純物が注入されたポリシリコン−シリサイド膜を形成するため任意に処理できる。伝導性物質膜は、例えばＣＶＤ又はＬＰＣＶＤ工程を用いて約８０Å〜２０００Å程度の厚さに適用される。
図１０Ｄを参照して、得られた構造物上に選択的エッチング工程を遂行して電荷トラップ構造物９２０の露出された外部を選択的にエッチングする。一実施形態で、トンネリング膜９２５ｃ及び遮蔽膜９３５ｃがシリコン酸化物又はシリコン酸窒化物を含む場合には、フッ化水素を含む湿式エッチング液がエッチング比を高めるために適当である。電荷トラップ構造物９２０のエッチングに次いで、電荷トラップ構造物９２０の露出されたエッジにリセスが形成される。
得られた構造上にイオン注入が遂行されて、素子のソース／ドレーン領域の低濃度不純物ソース／ドレーン領域８７１，８７２が形成される。得られた低濃度不純物ソース／ドレーン領域８７１，８７２はゲート電極８５０と自己整列される。自己整列された低濃度不純物ソース／ドレーン領域は、電荷トラップ膜９３０ｃの選択的エッチングに次いで形成でき、又は任意に電荷トラップ膜９３０ｃを選択的にエッチングする以前に形成できる。ゲート絶縁膜３６０が、得られる構造物上にその後形成される。一実施形態で、ゲート絶縁膜３６０は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含む。電荷トラップ構造物９２０のリセスされた領域は、部分的に又は全体的に適用されたゲート絶縁膜３６０によって充填される。
側壁スペーサ３８０は、ゲート電極８５０のソース及びドレーンの両側の側壁上に形成される。一実施形態で、シリコン窒化物膜は、例えばＣＶＤ又は他の適当な蒸着又は成長工程によって、５００Å〜７００Åの厚さに得られた構造物上に提供される。その後、側壁スペーサ３８０を形成するため従来技術によってエッチバック工程が遂行される。
得られた構造物上にイオン注入が遂行されて、素子のソース／ドレーン領域の高濃度不純物ソース／ドレーン領域８９１，８９２が形成される。得られた高濃度不純物ソース／ドレーン領域８９１，８９２は、側壁スペーサ３８０と自己整列される。低濃度不純物ソース／ドレーン領域８７１，８７２をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はそれ以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、ゲート電極８５０は、低濃度不純物ソース／ドレーン領域８７１，８７２とオーバーラップされる。一実施形態で、低濃度不純物ソース／ドレーン領域８７１，８７２が延長されて低濃度不純物領域８７１の内側エッジがおおよそ電荷トラップ構造物９２０のリセスされたエッジと整列される。
不揮発性メモリ素子の第６の製造工程の結果、得られた素子９００は、リセスされた電荷トラップ膜を有し、上で言及した長所を提供する。
図１１Ａ〜図１１Ｆは、本発明に従って、ＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図であるが、ソース及びドレーンの両側面上に電荷トラップ膜がリセスされる。
図１１Ａを参照して、ゲート絶縁膜が基板上に形成される。一実施形態で、ゲート絶縁膜は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含む。ゲート絶縁膜上にゲート電極を形成するために適当な伝導性物質膜が提供される。一実施形態で、伝導性物質膜は、ポリシリコン物質、シリコン−ゲルマニウムを主成分とする物質、ゲルマニウムを主成分とする物質又はこれらの組合せを含む。伝導性物質膜の最上部は、正の不純物が注入されたポリシリコン−シリサイド膜を形成するように任意に処理できる。伝導性物質膜は、例えばＣＶＤ、ＬＰＣＶＤ工程を用いて８０Å〜２０００Å程度の厚さに適用される。ゲート絶縁膜及び伝導性物質膜は従来の写真蝕刻工程を用いてパターニングしてゲート絶縁膜１０１５及び主ゲート電極１０１８を形成する。
得られた構造物上にイオン注入が遂行されて、素子のソース／ドレーン領域の低濃度不純物ソース／ドレーン領域１０７１，１０７２が形成される。得られた低濃度不純物ソース／ドレーン領域１０７１，１０７２は、主ゲート電極１０１８と自己整列される。低濃度不純物ソース／ドレーン領域１０７１，１０７２をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はそれ以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、主ゲート電極１０１８は、低濃度不純物ソース／ドレーン領域１０７１，１０７２とオーバーラップされる。
図１１Ｂを参照して、トンネリング膜として第１の誘電膜１０２５ａ、電荷トラップ膜として第２の誘電膜１０３０ａ、そして遮蔽膜として第３の誘電膜１０３５ａが、例えば図５Ａを参考して前述した実施形態に該当する方式で、主ゲート電極１０１８と基板３１０上に順次に提供される。図１１Ｃを参照して、伝導性の側壁スペーサ１０５０は、主ゲート電極１０１８のソース及びドレーンの両側壁上に形成される。一実施形態で、伝導性スペーサを形成するために、例えばポリシリコン物質、シリコン−ゲルマニウムを主成分とする物質、ゲルマニウムを主成分とする物質又はこれらの組合せを含む伝導性物質膜が、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって約５００Å〜７００Å程度の厚さに得られた構造物上に提供される。その後、従来技術によってエッチバック工程が遂行されて伝導性の側壁スペーサ１０５０を形成するが、これらは素子の側面ゲート電極の機能を提供する。
図１１Ｄを参照して、第１、第２及び第３の誘電膜１０２５ａ，１０３０ａ，１０３５ａの露出された部分がエッチングされて、主ゲート電極１０１８の各側面上にトンネリング膜１０２５ｂ、電荷トラップ膜１０３０ｂ及び遮蔽膜１０３５ｂを形成する。
図１１Ｅを参照して、得られた構造物上に選択的エッチング工程を遂行して電荷トラップ膜１０３０ｂの露出された外部を選択的にエッチングする。一実施形態で、電荷トラップ膜がシリコン窒化物、又はシリコン酸窒化物を含む場合には、燐酸酸化物（Ｈ３ＰＯ４）を含む湿式エッチング液がエッチング比を高めるために適当である。電荷トラップ膜１０３０ｃのエッチングに次いで、電荷トラップ膜１０３０ｃのエッジにリセスが形成される。
図１１Ｆを参照して、素子の高濃度不純物ソース／ドレーン領域１０９１，１０９２を形成するために得られた構造物上にイオン注入が成される。得られる高濃度不純物ソース／ドレーン領域１０９１，１０９２は、側面ゲート電極１０５０と自己整列される。高濃度不純物ソース／ドレーン領域１０９１，１０９２を形成するためのイオン注入は、電荷トラップ膜１０３０ｃの選択的エッチングに次いで形成でき、又は任意に電荷トラップ膜１０３０ｃを選択的にエッチングする以前に形成できる。低濃度不純物ソース／ドレーン領域１０７１，１０７２及び高濃度不純物領域１０９１，１０９２をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はそれ以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、ゲート電極１０５０は、高濃度不純物ソース／ドレーン領域１０９１，１０９２とオーバーラップされる。
不揮発性メモリ素子製造のための第７の工程の結果、得られたハロータイプの素子１０００は、リセスされた電荷トラップ膜を有し、上で言及した長所を提供する。
図１２Ａ〜図１２Ｆは、本発明に従って量子点アレイ状の電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図であって、電荷トラップ膜がソース及びドレーンの両側面上にリセスされる。
図１２Ａを参照してゲート絶縁膜が基板上に形成される。一実施形態でゲート絶縁膜は、例えばＣＶＤ、ＬＰＣＶＤ又は他の適当な蒸着又は成長工程によって、約５０Å〜１００Å程度の厚さに形成されたシリコン酸化物を含む。ゲート絶縁膜上にゲート電極を形成するために適当な伝導性物質膜が提供される。一実施形態で、伝導性物質膜は、ポリシリコン物質、シリコン−ゲルマニウムを主成分とする物質、ゲルマニウムを主成分とする物質又はこれらの組合せを含む。伝導性物質膜は、例えばＣＶＤ、ＬＰＣＶＤ工程を用いて、約８０Å〜２０００Å程度の厚さに適用される。ゲート絶縁膜及び伝導性物質膜は、ゲート誘電膜１０１５及び主ゲート電極１０１８を形成するため従来の写真蝕刻技術を用いてパターン化する。
素子のソース／ドレーン領域の低濃度不純物ソース／ドレーン領域１０７１，１０７２を形成するために、得られた構造物上にイオン注入が遂行される。低濃度不純物ドレーン／ソース領域１０７１，１０７２は主ゲート電極１０１８に自己整列される。
図１２Ｂを参照して、例えば図７Ａを参照して上で言及した方式に、トンネリング膜である第１の誘電膜１１２５ａ、量子点アレイ１１３０ａの形態の電荷トラップ膜及び遮蔽膜である第３の誘電膜１１３５ａが主ゲート電極１０１８及び基板３１０上に提供される。
図１２Ｃを参照して、伝導性の側壁スペーサ１０５０は、主ゲート電極１０１８のソース及びドレーンの側壁の両側上に形成される。伝導性スペーサを形成するための一実施形態で、例えばポリシリコン、シリコン−ゲルマニウムを主成分とする物質、ゲルマニウムを主成分とする物質又はこれらの組合せを含む伝導性物質膜は、例えばＣＶＤ又は他の適当な蒸着又は成長工程によって、約５００Å〜７００Åの厚さに得られた構造物上に提供される。その後、従来技術によって、エッチバック工程が遂行されて側壁スペーサ１０５０を形成し、これらは素子の側面ゲート電極の機能を提供する。
図１２Ｄを参照して、第１の誘電膜１１２５ａ、量子点アレイ１１３０ａ及び第２の誘電膜１１３５ａの露出された部分がエッチングされて、主ゲート電極１０１８の各側面上にトンネリング膜１１２５ｂ、電荷トラップ膜１１３０ｂ及び遮蔽膜１１３５ｂを含む電荷トラップ構造物１１２０を形成する。
図１２Ｅを参照して、例えば図７Ｃと共に上で言及した工程によって、得られた構造物上に選択的エッチング工程が遂行されて、電荷トラップ構造物１１２０の露出された外部が選択的にエッチングされる。電荷トラップ構造物１１２０のエッチングに次いで、電荷トラップ構造物１１２０のエッジにリセスが形成される。
図１２Ｆを参照して、得られた構造物上にイオン注入が遂行されて、素子の高濃度不純物ソース／ドレーン領域１０９１，１０９２が形成される。得られた高濃度不純物ソース／ドレーン領域１０９１，１０９２は、側面ゲート電極１０５０と自己整列される。自己整列された高濃度不純物ソース／ドレーン領域１０９１，１０９２は、電荷トラップ構造物１１２０の選択的エッチングに次いで形成でき、又は任意に電荷トラップ構造物１１２０を選択的にエッチングする以前に形成できる。低濃度不純物ソース／ドレーン領域１０７１，１０７２及び／又は高濃度不純物ソース／ドレーン構造物１０９１，１０９２をチャネル領域内側へさらに拡散させるために、例えば約１０００℃又はそれ以上の温度で数秒間ＲＴ工程を用いて、得られた構造物上に拡散工程を遂行することによって、側面ゲート電極１０５０は、高濃度不純物ソース／ドレーン領域１０９１，１０９２とオーバーラップされる。不揮発性メモリ素子の製造のための第８の工程の結果、得られる素子１１００は、リセスされた電荷トラップ膜を有し、上で言及した長所を提供する。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明の不揮発性メモリ素子及びその製造方法は、多様な電子機器のメモリ素子に適用されうる。
ＳＯＮＯＳタイプの電荷トラップ構造物を有する従来の不揮発性メモリ素子を示した断面図である。 本発明に従う電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を示した断面図である。 本発明に従って、プログラム動作過程における、電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を示した断面図である。 図３Ａの素子において、プログラム動作中に現れる電界の方向を示した図面である。 本発明に従って、消去動作過程における、電荷トラップ膜がリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を示した断面図である。 図４Ａの素子において、消去動作中に現れる電界の方向を示した図面である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第１の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーン側面のうちいずれか一つでリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第２の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーン側面のうちいずれか一つでリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第２の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの両側面上でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第３の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの側面のうちいずれか一つでリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第４の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの側面のうちいずれか一つでリセスされ、量子点アレイの形態内に電荷トラップ構造物を有する不揮発性メモリ素子を形成する第４の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの側面のうちいずれか一つでリセスされた局在化ＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第５の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの側面のうちいずれか一つにリセスされた局在化ＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第５の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの側面のうちいずれか一つにリセスされた局在化ＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第５の工程を示した断面図である。 本発明に従って、電荷トラップ膜は、ゲートのソース及びドレーンの側面のうちいずれか一つにリセスされた局在化ＳＯＮＯＳタイプの電荷トラップ構造物を有する不揮発性メモリ素子を形成する第５の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーン側面のうちいずれか一つでリセスされ、量子点アレイの形態内に局在化電荷トラップ構造物を有する不揮発性メモリ素子を形成する第６の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーン側面のうちいずれか一つにリセスされ、量子点アレイの形態内に局在化電荷トラップ構造物を有する不揮発性メモリ素子を形成する第６の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーン側面のうちいずれか一つにリセスされ、量子点アレイの形態内に局在化電荷トラップ構造物を有する不揮発性メモリ素子を形成する第６の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーン側面のうちいずれか一つにリセスされ、量子点アレイの形態内に局在化電荷トラップ構造物を有する不揮発性メモリ素子を形成する第６の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされたＳＯＮＯＳタイプの電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第７の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図である。 本発明に従って、電荷トラップ膜がソース及びドレーンの両側面でリセスされ、量子点アレイの形態内に電荷トラップ構造物を有するハロータイプの不揮発性メモリ素子を形成する第８の工程を示した断面図である。
符号の説明
１００，５００，６００，７００，８００，９００，１０００，１１００ 不揮発性メモリ素子
１０２，３１０ 基板
３２０，５２０，６２０，７２０，８２０，９２０，１０２０，１１２０ 電荷トラップ構造物
３２５ トンネリング層
３３０ 電荷トラップ層
３３５ 遮蔽層
３５０ ゲート電極
３６０ 絶縁膜
３７１ 低濃度不純物領域
３８０ スペーサ
３９２ 高濃度不純物領域
５１０ フォトレジストパターン

Claims (33)

  1. 半導体基板と、
    前記基板の上層部内に空間上分離されて設けられるソース領域とドレーン領域と、
    前記ソース領域と前記ドレーン領域との間の前記基板上の電荷トラップ構造物、および
    前記電荷トラップ構造物上のゲート電極
    を含み、
    前記ゲート電極及び前記ソース領域と前記ドレーン領域のうち少なくともいずれか一つの一部との間の前記電荷トラップ構造物内にリセスが存在することを特徴とする不揮発性メモリ素子。
  2. 前記ソースとドレーン領域のうち少なくとも一つの内側エッジが前記電荷トラップ構造物の外側エッジと実質的に整列されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記リセスが前記電荷トラップ構造物のソース領域側面にあることを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記リセスが前記電荷トラップ構造物のソース領域側面及びドレーン領域側面の両側面にあることを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記リセス内に誘電物質をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記電荷トラップ構造物は、シリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含む第１の誘電膜と、
    前記第１の誘電膜上に形成され、シリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択された物質を含む第２の誘電膜、および
    前記第２の誘電膜上に形成され、シリコン酸化物を含む第３の誘電膜
    を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 前記リセスは、前記第２の誘電膜内に形成されたことを特徴とする請求項６に記載の不揮発性メモリ素子。
  8. 前記電荷トラップ構造物が、シリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含む第１の誘電膜と、
    前記第１の誘電膜上に形成され、ポリシリコン量子点及びシリコン窒化物量子点より成ったグループから選択されたタイプの量子点を含む量子点アレイ、及び前記量子点アレイ上にシリコン酸化物を含む第２の誘電膜と、
    を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  9. 前記電荷トラップ構造物は、前記ソース領域から前記ソース領域及び前記ドレーン領域の間の中間領域へ延長され、
    前記中間領域内の前記電荷トラップ構造物から前記ドレーン領域へ延長された前記基板上のゲート誘電膜をさらに含み、
    前記ゲート電極が前記電荷トラップ構造物及び前記ゲート誘電膜上にあることを特徴とする請求項１に記載の不揮発性メモリ素子。
  10. 前記電荷トラップ構造物は、第１の電荷トラップ構造物を含み、
    前記ゲート電極は、第１の補助ゲート電極を含み、
    前記ソース領域と前記ドレーン領域との間の前記基板上の主ゲート誘電膜と、
    前記主ゲート誘電膜上にある主ゲート電極と、
    前記ソース領域及び前記主ゲート電極の間の前記基板上にある前記第１の電荷トラップ構造物と、
    前記第１の電荷トラップ構造物上にあり、前記第１の補助ゲート電極と前記ソース領域の一部との間にある前記第１の電荷トラップ構造物内に第１のリセスが存在する前記第１の補助ゲート電極と、
    前記ドレーン領域と前記主ゲート電極との間にある前記基板上の第２の電荷トラップ構造物、および
    前記第２の電荷トラップ構造物上にあり、前記第２の補助ゲート電極及び前記ドレーン領域の一部の間の前記第２の電荷トラップ構造物内に第２のリセスが存在する第２の補助ゲート電極、
    をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
  11. 半導体基板と、
    前記基板の上層部内に空間上分離されて設けられるソース領域およびドレーン領域と、
    前記ソース領域と前記ドレーン領域との間の前記基板上にある主ゲート誘電膜と、
    前記主ゲート誘電膜上にある主ゲート電極と、
    前記ソース領域と前記主ゲート電極との間の前記基板上の第１の電荷トラップ構造物と、
    前記第１の電荷トラップ構造物上に存在する前記第１の補助ゲート電極であって、前記第１の補助ゲート電極と前記ソース領域の一部との間にある前記第１の電荷トラップ構造物内に第１のリセスが存在する前記第１の補助ゲート電極と、
    前記ドレーン領域と前記主ゲート電極との間にある前記基板上の第２の電荷トラップ構造物、および
    前記第２の電荷トラップ構造物上に存在する前記第２の補助ゲート電極であって、前記第２の補助ゲート電極と前記ドレーン領域の一部との間にある前記第２の電荷トラップ構造物内に第２のリセスが存在する前記第２の補助ゲート電極、
    を含むことを特徴とする不揮発性メモリ素子。
  12. 前記第１及び第２の補助ゲート電極は、前記第１のゲート電極のドレーン側面とソース側面のそれぞれの前記第１の電荷トラップ構造物と前記第２の電荷トラップ構造物上に形成された伝導性の側壁スペーサを含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  13. 前記第１及び第２の電荷トラップ構造物は、シリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含む第１の誘電膜と、
    前記第１の誘電膜上に形成され、シリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択された物質を含む第２の誘電膜、および
    前記第２の誘電膜上に形成され、シリコン酸化物を含む第３の誘電膜
    を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  14. 前記第１及び第２のリセスがそれぞれ前記第１及び第２の電荷トラップ構造物の前記第２の誘電膜内に形成されることを特徴とする請求項１３に記載の不揮発性メモリ素子。
  15. 前記第１及び第２の電荷トラップ構造物は、シリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含む第１の誘電膜と、
    前記第１の誘電膜上に形成され、ポリシリコン量子点及びシリコン窒化物量子点より成ったグループから選択されたタイプの量子点を含む量子点アレイ、及び前記量子点アレイ上に形成され、シリコン酸化物を含む第２の誘電膜
    を含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  16. 前記第１及び第２のリセス内に誘電物質をさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ素子。
  17. 半導体基板上の電荷トラップ構造物を提供し、
    前記電荷トラップ構造物上にゲート電極を提供し、
    前記電荷トラップ構造物の少なくとも一つの露出された外側エッジを選択的にエッチングして前記半導体基板と前記ゲート電極との間に少なくとも一つのリセスを形成し、
    イオン注入マスクとして前記ゲート電極を使用して前記半導体基板内にソース領域とドレーン領域とを形成することを含むことを特徴とする不揮発性メモリ素子を形成する方法。
  18. 前記電荷トラップ構造物を提供する工程と前記ゲート電極を提供する工程は、
    前記半導体基板上に電荷トラップ膜を提供し、
    前記電荷トラップ膜上にゲート電極膜を提供し、
    前記ゲート電極膜と前記電荷トラップ膜とをパターニングして前記ゲート電極と前記電荷トラップ構造物とを形成することを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  19. 前記電荷トラップ構造物を提供する工程と前記ゲート電極を提供する工程は、
    前記半導体基板上に電荷トラップ膜を提供し、
    前記電荷トラップ膜をパターニングして前記ソース領域と前記ドレーン領域との間にある中間領域と前記ソース領域との間の前記基板上に延長される電荷トラップ構造物を形成し、
    前記中間領域内の前記電荷トラップ膜から前記ドレーン領域へ延長される前記基板上のゲート誘電膜を提供し、
    前記電荷トラップ膜上及び前記ゲート誘電膜上にゲート電極膜を提供し、
    前記ゲート電極膜と前記ゲート誘電膜とをパターニングして前記ゲート電極と前記電荷トラップ構造物とを形成することを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  20. 前記ソース及びドレーン領域の少なくとも一つの内側エッジが前記電荷トラップ構造物の外側エッジと実質的に整列されるときまで拡散を遂行することを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  21. 前記選択的にエッチングする工程は、前記電荷トラップ構造物のソース領域側面にリセスを形成することを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  22. 前記選択的にエッチングする工程は、前記電荷トラップ構造物のソース領域とドレーン領域の両側面にリセスを形成することを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  23. 前記電荷トラップ構造物を提供する工程は、シリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含む第１の誘電膜を提供し、
    前記第１の誘電膜上に、シリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択された物質を含む第２の誘電膜を提供し、
    前記第２の誘電膜上にシリコン酸化物を含む第３の誘電膜を提供することを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  24. 前記選択的にエッチングする工程は、前記第２の誘電膜内に形成される前記リセスを得ることを特徴とする請求項２３に記載の不揮発性メモリ素子を形成する方法。
  25. 前記電荷トラップ構造物を提供する工程は、
    シリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含む第１の誘電膜を提供し、
    前記第１の誘電膜上にポリシリコン量子点とシリコン窒化物量子点より成ったグループから選択されたタイプの量子点を含む量子点アレイを提供し、
    前記量子点アレイ上にシリコン酸化物を含む第２の誘電膜を提供することを含むことを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  26. 前記リセス内に誘電物質を提供する工程をさらに含むことを特徴とする請求項１７に記載の不揮発性メモリ素子を形成する方法。
  27. 半導体基板上に主ゲート誘電膜を提供し、
    前記主ゲート誘電膜上に主ゲート電極を提供し、
    前記半導体基板上及び前記主ゲート電極上に電荷トラップ構造物を提供し、
    前記主ゲート誘電膜上であって前記主ゲート電極の第１及び第２の側壁に第１及び第２の補助ゲート電極を提供し、
    前記電荷トラップ構造物の少なくとも一つの露出された外側エッジを選択的にエッチングして前記半導体基板と前記第１の補助ゲート電極との間に第１のリセスを形成し、
    イオン注入マスクとして前記主ゲート電極と前記第１及び第２の補助ゲート電極を用いて前記半導体基板内にソース領域とドレーン領域とを提供することを含むことを特徴とする不揮発性メモリ素子を形成する方法。
  28. 前記選択的エッチングは、前記半導体基板及び前記第２の補助ゲート電極の間に第２のリセスをさらに形成することを特徴とする請求項２７に記載の不揮発性メモリ素子を形成する方法。
  29. 前記第１及び第２の補助ゲート電極を提供する工程は、
    前記主ゲート電極の側壁上の前記電荷トラップ構造物上に伝導性物質の第１及び第２の側壁スペーサを形成し、前記第１及び第２の側壁スペーサは、それぞれ前記第１及び第２の補助ゲート電極を含み、
    イオン注入マスクとして前記主ゲート電極と第１及び第２の側壁スペーサとを使用して前記半導体基板内に前記ソース領域と前記ドレーン領域とを形成することを含むことを特徴とする請求項２７に記載の不揮発性メモリ素子を形成する方法。
  30. 前記電荷トラップ構造物を提供する工程は、
    第１の誘電膜を提供し、
    前記第１の誘電膜上に第２の誘電膜を提供し、
    前記第２の誘電膜上に第３の誘電膜を提供すること
    を含み、
    前記第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、
    前記第２の誘電膜が、シリコン窒化物、シリコン酸窒化物及び高誘電率物質より成ったグループから選択された物質を含み、
    前記第３の誘電膜がシリコン酸化物を含むことを特徴とする請求項２７に記載の不揮発性メモリ素子を形成する方法。
  31. 前記選択的エッチングは、前記第２の誘電膜内に形成されたリセスを得ることを特徴とする請求項３０に記載の不揮発性メモリ素子を形成する方法。
  32. 前記電荷トラップ構造物を提供することは、
    第１の誘電膜を提供し、
    前記第１の誘電膜上に量子点アレイを提供し、
    前記量子点アレイ上に第２の誘電膜を提供し、
    前記第１の誘電膜がシリコン酸化物及びシリコン酸窒化物より成ったグループから選択された物質を含み、
    前記量子点アレイは、ポリシリコン量子点及びシリコン窒化物量子点より成ったグループから選択されたタイプの量子点を含み、
    前記第２の誘電膜は、シリコン酸化物を含むことを特徴とする請求項２７に記載の不揮発性メモリ素子を形成する方法。
  33. 前記リセス内に誘電物質を提供することをさらに含むことを特徴とする請求項２７に記載の不揮発性メモリ素子を形成する方法。
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