JP2003332476A - 平坦しないゲート絶縁膜を具備する不揮発性メモリ装置及びその製造方法 - Google Patents
平坦しないゲート絶縁膜を具備する不揮発性メモリ装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 平坦しないゲート絶縁膜を具備する不揮発
性メモリ装置及びその製造方法を提供する。 【解決手段】この装置は、半導体基板１００の上部に順
次に積層されたトンネル絶縁膜パターン１１６、電荷貯
蔵膜、上部絶縁膜及び制御ゲート電極１７５を含む。ト
ンネル絶縁膜パターン１１６の側面の半導体基板上に
は、電荷貯蔵膜により覆われ、トンネル絶縁膜パターン
１１６よりも厚い下部絶縁膜パターン１１２が配置され
る。トンネル絶縁膜パターン１１６の下部の半導体基板
内には半導体基板１００のような導電型の不純物を含む
高濃度不純物領域が配置される。
性メモリ装置及びその製造方法を提供する。 【解決手段】この装置は、半導体基板１００の上部に順
次に積層されたトンネル絶縁膜パターン１１６、電荷貯
蔵膜、上部絶縁膜及び制御ゲート電極１７５を含む。ト
ンネル絶縁膜パターン１１６の側面の半導体基板上に
は、電荷貯蔵膜により覆われ、トンネル絶縁膜パターン
１１６よりも厚い下部絶縁膜パターン１１２が配置され
る。トンネル絶縁膜パターン１１６の下部の半導体基板
内には半導体基板１００のような導電型の不純物を含む
高濃度不純物領域が配置される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、平坦しない厚さの
ゲート絶縁膜を具備する不揮発性メモリ装置及びその製
造方法に関するものである。
製造方法に関するものであり、特に、平坦しない厚さの
ゲート絶縁膜を具備する不揮発性メモリ装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】不揮発性メモリ装置は電源が供給されな
くても、貯蔵された情報を維持することができる半導体
装置である。このような不揮発性メモリ装置に対する需
要は電子装置の小型化及び携帯化に従って急増してお
り、現在、浮遊ゲートを具備するフラッシュメモリ装置
が一番一般的に使用されている。
くても、貯蔵された情報を維持することができる半導体
装置である。このような不揮発性メモリ装置に対する需
要は電子装置の小型化及び携帯化に従って急増してお
り、現在、浮遊ゲートを具備するフラッシュメモリ装置
が一番一般的に使用されている。
【０００３】前記フラッシュメモリはプログラム及びイ
レーズ動作時に大略１０Ｖ以上の高い電位差を利用す
る。前記プログラム及びイレーズ動作は前記フラッシュ
メモリのセルトランジスタに貯蔵された情報を変更する
ための過程である。一方、前記浮遊ゲートを具備するフ
ラッシュメモリは上述の１０Ｖ以上の高い電位差を形成
するために、その周辺回路領域に多数のポンピング回路
を具備する。また、前記フラッシュメモリに配置される
トランジスタ及び配線は前記高い電位差でも絶縁破壊
（ｂｒｅａｋｄｏｗｎ）されないように形成すべきであ
るという難点がある。これによって、最近、トラップサ
イトを有する絶縁膜、特に、シリコン窒化膜を電荷貯蔵
膜として使用するＳＯＮＯＳ型不揮発性メモリ装置に対
する研究が実施されている。
レーズ動作時に大略１０Ｖ以上の高い電位差を利用す
る。前記プログラム及びイレーズ動作は前記フラッシュ
メモリのセルトランジスタに貯蔵された情報を変更する
ための過程である。一方、前記浮遊ゲートを具備するフ
ラッシュメモリは上述の１０Ｖ以上の高い電位差を形成
するために、その周辺回路領域に多数のポンピング回路
を具備する。また、前記フラッシュメモリに配置される
トランジスタ及び配線は前記高い電位差でも絶縁破壊
（ｂｒｅａｋｄｏｗｎ）されないように形成すべきであ
るという難点がある。これによって、最近、トラップサ
イトを有する絶縁膜、特に、シリコン窒化膜を電荷貯蔵
膜として使用するＳＯＮＯＳ型不揮発性メモリ装置に対
する研究が実施されている。
【０００４】図１乃至図３は従来の技術によるＳＯＮＯ
Ｓ構造の不揮発性メモリ装置及びその動作方法を説明す
るための図面である。
Ｓ構造の不揮発性メモリ装置及びその動作方法を説明す
るための図面である。
【０００５】図１乃至図３を参照すると、半導体基板１
０上にはゲート絶縁膜２０及び制御ゲート電極３０が順
次に積層されたゲートパターンが配置される。前記ゲー
トパターンの両側の半導体基板１０にはソース領域４２
及びドレイン領域４４が配置される。
０上にはゲート絶縁膜２０及び制御ゲート電極３０が順
次に積層されたゲートパターンが配置される。前記ゲー
トパターンの両側の半導体基板１０にはソース領域４２
及びドレイン領域４４が配置される。
【０００６】前記ゲート絶縁膜２０は順次に積層された
下部絶縁膜２２、電荷貯蔵膜２４及び上部絶縁膜２６で
構成される。この時、通常、前記下部絶縁膜２２、電荷
貯蔵膜２４及び上部絶縁膜２６は各々シリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜である。
下部絶縁膜２２、電荷貯蔵膜２４及び上部絶縁膜２６で
構成される。この時、通常、前記下部絶縁膜２２、電荷
貯蔵膜２４及び上部絶縁膜２６は各々シリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜である。
【０００７】前記半導体基板１０は第１導電型、例えば
Ｐ型不純物を含み、前記ソース及びドレイン領域４２、
４４は第２導電型、例えばＮ型不純物を含む。この時
に、前記ソース及びドレイン領域４２、４４は前記半導
体基板１０よりも高い濃度の不純物を含む。
Ｐ型不純物を含み、前記ソース及びドレイン領域４２、
４４は第２導電型、例えばＮ型不純物を含む。この時
に、前記ソース及びドレイン領域４２、４４は前記半導
体基板１０よりも高い濃度の不純物を含む。
【０００８】一方、図１及び図２は各々プログラム及び
イレーズ（ｅｒａｓｅ）動作時に印加される電圧による
チャネル状態を示す。以後、論議の便宜のために、セル
トランジスタはＮＭＯＳであると制限して論議する。
イレーズ（ｅｒａｓｅ）動作時に印加される電圧による
チャネル状態を示す。以後、論議の便宜のために、セル
トランジスタはＮＭＯＳであると制限して論議する。
【０００９】再び、図１を参照すると、前記制御ゲート
電極３０に印加される電圧が高くなることによって、チ
ャネル領域には反転領域５４及び空乏領域５２が形成さ
れる。前記ドレイン領域４４に印加される電圧が高くな
ることによって、前記反転領域５４は前記ドレイン領域
４４まで連続せず、ピンチオフ（ｐｉｎｃｈ−ｏｆｆ）
される。これによって、前記ドレイン領域４４と前記反
転領域５４との間には前記空乏領域５２が介在される。
この時に、前記ソース領域４２には接地電圧が印加され
る。
電極３０に印加される電圧が高くなることによって、チ
ャネル領域には反転領域５４及び空乏領域５２が形成さ
れる。前記ドレイン領域４４に印加される電圧が高くな
ることによって、前記反転領域５４は前記ドレイン領域
４４まで連続せず、ピンチオフ（ｐｉｎｃｈ−ｏｆｆ）
される。これによって、前記ドレイン領域４４と前記反
転領域５４との間には前記空乏領域５２が介在される。
この時に、前記ソース領域４２には接地電圧が印加され
る。
【００１０】この場合に、前記ドレイン領域４４と前記
反転領域５４との間では前記制御ゲート電極３０に電子
が注入されるホットキャリアインジェクション（ｈｏｔ
ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）が発生する可
能性がある。前記ホットキャリアインジェクションによ
り注入された電子は前記電荷貯蔵層２４にトラッピング
領域６０を形成する。前記トラッピング領域６０は読み
出し動作時に、チャネルの電位を変化させるので、前記
ホットキャリアインジェクションは図示したセルトラン
ジスタをプログラムさせる動作に利用することもでき
る。
反転領域５４との間では前記制御ゲート電極３０に電子
が注入されるホットキャリアインジェクション（ｈｏｔ
ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）が発生する可
能性がある。前記ホットキャリアインジェクションによ
り注入された電子は前記電荷貯蔵層２４にトラッピング
領域６０を形成する。前記トラッピング領域６０は読み
出し動作時に、チャネルの電位を変化させるので、前記
ホットキャリアインジェクションは図示したセルトラン
ジスタをプログラムさせる動作に利用することもでき
る。
【００１１】再び、図２を参照すると、前記ドレイン領
域４４にプラス電圧を印加し、前記制御ゲート電極３０
にはマイナス電圧を印加し、前記ソース領域４２及び前
記半導体基板１０には接地電圧を印加する。この場合
に、前記ドレイン領域４４に印加される電圧により、前
記ドレイン領域４４の周辺の半導体基板１０には空乏領
域５６が形成される。
域４４にプラス電圧を印加し、前記制御ゲート電極３０
にはマイナス電圧を印加し、前記ソース領域４２及び前
記半導体基板１０には接地電圧を印加する。この場合
に、前記ドレイン領域４４に印加される電圧により、前
記ドレイン領域４４の周辺の半導体基板１０には空乏領
域５６が形成される。
【００１２】前記した電圧条件の下で、前記下部絶縁膜
２２のポテンシャル障壁を越えるのに十分なエネルギー
を有するホットホールを形成することができる。前記ホ
ットホールは前記下部絶縁膜２２のポテンシャル障壁を
越えて前記トラッピング領域６０の電子と結合する。こ
れによって、前記ホットホールは前記電荷貯蔵膜２４に
形成された前記トラッピング領域６０を除去するセルト
ランジスタのイレーズ動作に利用することができる。し
かし、プログラムを通じて形成されたトラッピング領域
６０は前記イレーズ動作を通じて除去されず、残存する
トラッピング領域６２を形成することもできる。
２２のポテンシャル障壁を越えるのに十分なエネルギー
を有するホットホールを形成することができる。前記ホ
ットホールは前記下部絶縁膜２２のポテンシャル障壁を
越えて前記トラッピング領域６０の電子と結合する。こ
れによって、前記ホットホールは前記電荷貯蔵膜２４に
形成された前記トラッピング領域６０を除去するセルト
ランジスタのイレーズ動作に利用することができる。し
かし、プログラムを通じて形成されたトラッピング領域
６０は前記イレーズ動作を通じて除去されず、残存する
トラッピング領域６２を形成することもできる。
【００１３】図３を参照すると、前記残存するトラッピ
ング領域６２は後続プログラム動作で前記制御ゲート電
極３０に印加される電圧を相殺する。これによって、同
様の条件で後続プログラム動作を進行する場合に、図１
に示したトラッピング領域６０に比べて広い幅を有する
正常ではないトラッピング領域６４が形成される。前記
正常ではないトラッピング領域６４は図２に示したよう
に、イレーズ動作の以後にも残存するトラッピング領域
６２の原因になる。前記残存するトラッピング領域６２
はセルトランジスタのオン状態の電流を減少させること
によって、貯蔵された情報を歪曲して判断する原因にな
る。
ング領域６２は後続プログラム動作で前記制御ゲート電
極３０に印加される電圧を相殺する。これによって、同
様の条件で後続プログラム動作を進行する場合に、図１
に示したトラッピング領域６０に比べて広い幅を有する
正常ではないトラッピング領域６４が形成される。前記
正常ではないトラッピング領域６４は図２に示したよう
に、イレーズ動作の以後にも残存するトラッピング領域
６２の原因になる。前記残存するトラッピング領域６２
はセルトランジスタのオン状態の電流を減少させること
によって、貯蔵された情報を歪曲して判断する原因にな
る。
【００１４】図４は図１乃至図３で説明した不揮発性メ
モリ装置のプログラム及びイレーズ動作で発生する問題
点を示すグラフである。
モリ装置のプログラム及びイレーズ動作で発生する問題
点を示すグラフである。
【００１５】図４を参照すると、セルトランジスタがプ
ログラムされれば、前記電荷貯蔵膜２４の前記トラッピ
ング領域６０に電子が注入されることによって、セルト
ランジスタの読み出し電流は基準電圧Ｖｒｅｆで基準電
流Ｉｒｅｆ以下で測定される（４）。また、セルトラン
ジスタが正常にイレーズされれば、前記トラッピング領
域６０が除去されることによって、セルトランジスタの
読み出し電流は基準電圧Ｖｒｅｆで基準電流Ｉｒｅｆ以
上で測定される（１）。しかし、図２及び図３で説明し
た不完全なイレーズ動作の結果として発生する残存のト
ラッピング領域６２及び正常ではないトラッピング領域
６４は前記イレーズ動作の以後に測定するセルトランジ
スタのしきい値電圧Ｖｔｈの上昇を誘発する（２、
３）。これに加えて、プログラム及びイレーズ動作の繰
り返しは前記しきい値電圧の過多なシフトを誘発し、イ
レーズ動作が実行されたセルトランジスタの読み出し電
流が基準電圧で基準電圧以下で測定される可能性がある
（３）。これは貯蔵された情報の歪曲、すなわち、半導
体装置の不良を意味する。
ログラムされれば、前記電荷貯蔵膜２４の前記トラッピ
ング領域６０に電子が注入されることによって、セルト
ランジスタの読み出し電流は基準電圧Ｖｒｅｆで基準電
流Ｉｒｅｆ以下で測定される（４）。また、セルトラン
ジスタが正常にイレーズされれば、前記トラッピング領
域６０が除去されることによって、セルトランジスタの
読み出し電流は基準電圧Ｖｒｅｆで基準電流Ｉｒｅｆ以
上で測定される（１）。しかし、図２及び図３で説明し
た不完全なイレーズ動作の結果として発生する残存のト
ラッピング領域６２及び正常ではないトラッピング領域
６４は前記イレーズ動作の以後に測定するセルトランジ
スタのしきい値電圧Ｖｔｈの上昇を誘発する（２、
３）。これに加えて、プログラム及びイレーズ動作の繰
り返しは前記しきい値電圧の過多なシフトを誘発し、イ
レーズ動作が実行されたセルトランジスタの読み出し電
流が基準電圧で基準電圧以下で測定される可能性がある
（３）。これは貯蔵された情報の歪曲、すなわち、半導
体装置の不良を意味する。
【００１６】
【発明が解決しようとする課題】本発明の課題は、セル
トランジスタのしきい値電圧の変化を予防することがで
きる不揮発性メモリ装置及びその製造方法を提供するこ
とにある。
トランジスタのしきい値電圧の変化を予防することがで
きる不揮発性メモリ装置及びその製造方法を提供するこ
とにある。
【００１７】本発明のまた他の課題は、プログラム及び
イレーズ時に動作電圧を減少させることができる不揮発
性メモリ装置及びその製造方法を提供することにある。
イレーズ時に動作電圧を減少させることができる不揮発
性メモリ装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明はソース領域に隣接する下部絶縁膜パター
ンよりもドレイン領域に隣接するトンネル絶縁膜の方が
より薄いことを特徴と有する不揮発性メモリ装置及びこ
れを製造する方法を提供する。
めに、本発明はソース領域に隣接する下部絶縁膜パター
ンよりもドレイン領域に隣接するトンネル絶縁膜の方が
より薄いことを特徴と有する不揮発性メモリ装置及びこ
れを製造する方法を提供する。
【００１９】この装置は、第１導電型の半導体基板の上
部に積層された電荷貯蔵膜と、前記電荷貯蔵膜と前記半
導体基板との間に介在される下部絶縁膜パターンとを含
む。前記電荷貯蔵膜上には前記下部絶縁膜パターン及び
トンネル絶縁膜パターンの上部に位置する制御ゲート電
極が配置される。また、前記制御ゲート電極と前記電荷
貯蔵膜との間には上部絶縁膜が介在される。前記トンネ
ル絶縁膜パターンの下部の半導体基板内には第１導電型
の高濃度不純物領域が配置される。この時に、前記トン
ネル絶縁膜パターンは前記下部絶縁膜パターンよりも薄
い厚さを有し、前記下部絶縁膜パターンの側壁に配置さ
れることを特徴とする。
部に積層された電荷貯蔵膜と、前記電荷貯蔵膜と前記半
導体基板との間に介在される下部絶縁膜パターンとを含
む。前記電荷貯蔵膜上には前記下部絶縁膜パターン及び
トンネル絶縁膜パターンの上部に位置する制御ゲート電
極が配置される。また、前記制御ゲート電極と前記電荷
貯蔵膜との間には上部絶縁膜が介在される。前記トンネ
ル絶縁膜パターンの下部の半導体基板内には第１導電型
の高濃度不純物領域が配置される。この時に、前記トン
ネル絶縁膜パターンは前記下部絶縁膜パターンよりも薄
い厚さを有し、前記下部絶縁膜パターンの側壁に配置さ
れることを特徴とする。
【００２０】前記制御ゲート電極の両側の半導体基板に
は各々第２導電型のソース領域及びドレイン領域をさら
に配置することができる。この時に、前記ソース領域及
びドレイン領域はＬＤＤ構造であることが望ましい。ま
た、前記トンネル絶縁膜パターンは前記ドレイン領域に
隣接して配置される。
は各々第２導電型のソース領域及びドレイン領域をさら
に配置することができる。この時に、前記ソース領域及
びドレイン領域はＬＤＤ構造であることが望ましい。ま
た、前記トンネル絶縁膜パターンは前記ドレイン領域に
隣接して配置される。
【００２１】望ましくは、前記第１導電型の高濃度不純
物領域は前記ドレイン領域の下部の側面を囲むように配
置される。また、前記トンネル絶縁膜パターンの下部の
半導体基板の表面には第１導電型の低濃度不純物領域を
さらに形成することもできる。
物領域は前記ドレイン領域の下部の側面を囲むように配
置される。また、前記トンネル絶縁膜パターンの下部の
半導体基板の表面には第１導電型の低濃度不純物領域を
さらに形成することもできる。
【００２２】前記下部絶縁膜パターン及び前記電荷貯蔵
膜は各々シリコン酸化膜及びシリコン窒化膜であること
が望ましい。また、前記上部絶縁膜はシリコン酸化膜ま
たは高誘電絶縁膜であることが望ましい。
膜は各々シリコン酸化膜及びシリコン窒化膜であること
が望ましい。また、前記上部絶縁膜はシリコン酸化膜ま
たは高誘電絶縁膜であることが望ましい。
【００２３】この装置を製造する方法では、第１導電型
の半導体基板上に下部絶縁膜パターンを形成し、前記下
部絶縁膜パターンの側面の半導体基板上にトンネル絶縁
膜を形成する段階を含む。前記トンネル絶縁膜を含む半
導体基板の全面に、電荷貯蔵膜、上部絶縁膜及びゲート
導電膜を順次に形成した後に、前記ゲート導電膜をパタ
ーニングして前記下部絶縁膜パターン及び前記トンネル
絶縁膜の上部に配置され、前記下部絶縁膜パターンに平
行な制御ゲート電極を形成する。この時に、前記トンネ
ル絶縁膜を形成する段階は前記下部絶縁膜パターンより
も薄い厚さで形成することを特徴とする。
の半導体基板上に下部絶縁膜パターンを形成し、前記下
部絶縁膜パターンの側面の半導体基板上にトンネル絶縁
膜を形成する段階を含む。前記トンネル絶縁膜を含む半
導体基板の全面に、電荷貯蔵膜、上部絶縁膜及びゲート
導電膜を順次に形成した後に、前記ゲート導電膜をパタ
ーニングして前記下部絶縁膜パターン及び前記トンネル
絶縁膜の上部に配置され、前記下部絶縁膜パターンに平
行な制御ゲート電極を形成する。この時に、前記トンネ
ル絶縁膜を形成する段階は前記下部絶縁膜パターンより
も薄い厚さで形成することを特徴とする。
【００２４】前記下部絶縁膜パターンを形成する段階は
前記半導体基板上に下部絶縁膜及びフォトレジストパタ
ーンを順次に形成し、前記フォトレジストパターンをエ
ッチングマスクとして使用して前記下部絶縁膜をエッチ
ングした後に、前記フォトレジストパターンを除去する
段階を含むことが望ましい。
前記半導体基板上に下部絶縁膜及びフォトレジストパタ
ーンを順次に形成し、前記フォトレジストパターンをエ
ッチングマスクとして使用して前記下部絶縁膜をエッチ
ングした後に、前記フォトレジストパターンを除去する
段階を含むことが望ましい。
【００２５】前記トンネル絶縁膜を形成する前に、前記
トンネル絶縁膜の下部の半導体基板に第１導電型の高濃
度不純物領域をさらに形成することが望ましい。これに
加えて、前記トンネル絶縁膜を形成する前に、前記トン
ネル絶縁膜の下部の半導体基板に第１導電型の低濃度不
純物領域を形成することもできる。
トンネル絶縁膜の下部の半導体基板に第１導電型の高濃
度不純物領域をさらに形成することが望ましい。これに
加えて、前記トンネル絶縁膜を形成する前に、前記トン
ネル絶縁膜の下部の半導体基板に第１導電型の低濃度不
純物領域を形成することもできる。
【００２６】前記下部絶縁膜パターン及び前記トンネル
絶縁膜はシリコン酸化膜で形成し、前記上部絶縁膜はシ
リコン酸化膜または高誘電膜で形成することが望まし
い。また、前記電荷貯蔵膜はシリコン窒化膜で形成する
ことが望ましく、前記シリコン窒化膜を形成する段階は
化学気相蒸着技術または熱処理段階を含む窒化技術を使
用することが望ましい。前記窒化技術はＮ２Ｏガスまた
はＮＯガスのような窒素含有ガスを使用することが望ま
しい。
絶縁膜はシリコン酸化膜で形成し、前記上部絶縁膜はシ
リコン酸化膜または高誘電膜で形成することが望まし
い。また、前記電荷貯蔵膜はシリコン窒化膜で形成する
ことが望ましく、前記シリコン窒化膜を形成する段階は
化学気相蒸着技術または熱処理段階を含む窒化技術を使
用することが望ましい。前記窒化技術はＮ２Ｏガスまた
はＮＯガスのような窒素含有ガスを使用することが望ま
しい。
【００２７】一方、前記制御ゲート電極を形成した後
に、前記上部絶縁膜、電荷貯蔵膜、下部絶縁膜及びトン
ネル絶縁膜をパターニングする段階をさらに実施するこ
ともできる。
に、前記上部絶縁膜、電荷貯蔵膜、下部絶縁膜及びトン
ネル絶縁膜をパターニングする段階をさらに実施するこ
ともできる。
【００２８】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態で具体化することもできる。むしろ、ここで紹介する
実施形態は開示した内容が徹底で、完全になるように、
そして当業者に本発明の思想を十分に伝達するために提
供されるものである。図面において、層及び領域の厚さ
は明確性のために誇張されたものである。また層が異な
る層または基板の上にあると言及される場合に、それは
他の層または基板上に直接形成することができるもの、
またはそれらの間に第３の層を介在させることができる
ものである。
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明される実施形態に限定されず、他の形
態で具体化することもできる。むしろ、ここで紹介する
実施形態は開示した内容が徹底で、完全になるように、
そして当業者に本発明の思想を十分に伝達するために提
供されるものである。図面において、層及び領域の厚さ
は明確性のために誇張されたものである。また層が異な
る層または基板の上にあると言及される場合に、それは
他の層または基板上に直接形成することができるもの、
またはそれらの間に第３の層を介在させることができる
ものである。
【００２９】図５乃至図９は本発明の望ましい実施形態
による不揮発性メモリ装置の製造方法を示す工程断面図
である。
による不揮発性メモリ装置の製造方法を示す工程断面図
である。
【００３０】図５を参照すると、第１導電型の不純物を
含む半導体基板１００に活性領域を限定する素子分離膜
（図示せず）を形成する。前記活性領域上に順次に積層
された下部絶縁膜１１０及び第１フォトレジストパター
ン１２０を形成する。
含む半導体基板１００に活性領域を限定する素子分離膜
（図示せず）を形成する。前記活性領域上に順次に積層
された下部絶縁膜１１０及び第１フォトレジストパター
ン１２０を形成する。
【００３１】通常、前記半導体基板１００はアクセプタ
を不純物として含むＰ型単結晶シリコンが主に使用され
る。前記下部絶縁膜１１０は前記活性領域で露出される
シリコン原子を熱酸化させることによって形成したシリ
コン酸化膜であることが望ましい。
を不純物として含むＰ型単結晶シリコンが主に使用され
る。前記下部絶縁膜１１０は前記活性領域で露出される
シリコン原子を熱酸化させることによって形成したシリ
コン酸化膜であることが望ましい。
【００３２】前記第１フォトレジストパターン１２０は
前記下部絶縁膜１１０の上部面を露出させ、前記素子分
離膜を横切るライン形態の開口部１２４を有する。前記
開口部１２４は後続工程で形成されるトンネル絶縁膜、
低濃度不純物領域及び高濃度不純物領域を画定する。
前記下部絶縁膜１１０の上部面を露出させ、前記素子分
離膜を横切るライン形態の開口部１２４を有する。前記
開口部１２４は後続工程で形成されるトンネル絶縁膜、
低濃度不純物領域及び高濃度不純物領域を画定する。
【００３３】図６を参照すると、前記第１フォトレジス
トパターン１２０をエッチングマスクとして使用して前
記下部絶縁膜１１０をエッチングすることによって、前
記半導体基板１００を露出させる下部絶縁膜パターン１
１２を形成する。
トパターン１２０をエッチングマスクとして使用して前
記下部絶縁膜１１０をエッチングすることによって、前
記半導体基板１００を露出させる下部絶縁膜パターン１
１２を形成する。
【００３４】前記露出された半導体基板１００の表面に
は、後続工程を通じてセルトランジスタの電気的特性に
重要な影響を及ぼすトンネル絶縁膜が形成される。した
がって、前記下部絶縁膜パターン１１２の形成のための
エッチング工程は、前記露出された半導体基板１００の
表面エッチング損傷を防止するために、等方性エッチン
グ法で実施することが望ましい。前記エッチング工程は
前記半導体基板１００に対してエッチング選択比を有す
るシリコン酸化膜エッチングレシピ、例えばフッ酸を含
むエッチングレシピを使用することが望ましい。
は、後続工程を通じてセルトランジスタの電気的特性に
重要な影響を及ぼすトンネル絶縁膜が形成される。した
がって、前記下部絶縁膜パターン１１２の形成のための
エッチング工程は、前記露出された半導体基板１００の
表面エッチング損傷を防止するために、等方性エッチン
グ法で実施することが望ましい。前記エッチング工程は
前記半導体基板１００に対してエッチング選択比を有す
るシリコン酸化膜エッチングレシピ、例えばフッ酸を含
むエッチングレシピを使用することが望ましい。
【００３５】前記第１フォトレジストパターン１２０を
イオン注入マスクとして使用した低濃度イオン注入工程
１３０及び高濃度イオン注入工程１３５を実施し、前記
半導体基板１００内に第１導電型の低濃度不純物領域１
４５及び高濃度不純物領域１４０を形成する。前記低濃
度または高濃度不純物領域１４５、１４０の形成のため
のイオン注入工程１３０、１３５は前記下部絶縁膜１２
０をエッチングする前に実施することが望ましい。この
場合に、前記開口部１２４を通じて露出される前記下部
絶縁膜１１０はイオンチャネリング及び格子欠陥を最小
化するバッファ絶縁膜として使用される。しかし、前記
低濃度または高濃度不純物領域１４５、１４０の形成の
ためのイオン注入工程は前記下部絶縁膜１１０をエッチ
ングした後に実施することもできる。
イオン注入マスクとして使用した低濃度イオン注入工程
１３０及び高濃度イオン注入工程１３５を実施し、前記
半導体基板１００内に第１導電型の低濃度不純物領域１
４５及び高濃度不純物領域１４０を形成する。前記低濃
度または高濃度不純物領域１４５、１４０の形成のため
のイオン注入工程１３０、１３５は前記下部絶縁膜１２
０をエッチングする前に実施することが望ましい。この
場合に、前記開口部１２４を通じて露出される前記下部
絶縁膜１１０はイオンチャネリング及び格子欠陥を最小
化するバッファ絶縁膜として使用される。しかし、前記
低濃度または高濃度不純物領域１４５、１４０の形成の
ためのイオン注入工程は前記下部絶縁膜１１０をエッチ
ングした後に実施することもできる。
【００３６】前記低濃度不純物領域１４５を形成する目
的は、セルトランジスタのしきい値電圧を調節すること
を含む。このために、前記低濃度不純物領域１４５の形
成のためのイオン注入工程１３０は不純物が前記半導体
基板１００の表面に分布するように実施する。
的は、セルトランジスタのしきい値電圧を調節すること
を含む。このために、前記低濃度不純物領域１４５の形
成のためのイオン注入工程１３０は不純物が前記半導体
基板１００の表面に分布するように実施する。
【００３７】前記高濃度不純物領域１４０を形成する目
的は、セルトランジスタのドレイン領域に逆方向の高電
圧が印加される時に発生するパンチスルーを最小化する
ことを含む。この時に、前記パンチスルーを最小化する
ためには空乏領域の拡張を最小化することが望ましい。
このために、前記高濃度不純物領域１４０の形成のため
のイオン注入工程１３５は注入された不純物が後続工程
で形成されるドレイン領域の下部の側面を囲むように実
施し、前記低濃度イオン注入工程１３０に比べて高い不
純物濃度で実施する。前記第１導電型の高濃度不純物領
域１４０は前記ドレイン領域でバンド−バンドトンネリ
ング（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎ
ｇ、ＢＴＢＴ）現象をより容易に発生させる機能を共に
有する。この時に、前記低濃度及び高濃度不純物領域１
４５、１４０は先の説明のように、前記半導体基板１０
０と同一の導電型、すなわちＰ型の不純物を含むように
形成する。
的は、セルトランジスタのドレイン領域に逆方向の高電
圧が印加される時に発生するパンチスルーを最小化する
ことを含む。この時に、前記パンチスルーを最小化する
ためには空乏領域の拡張を最小化することが望ましい。
このために、前記高濃度不純物領域１４０の形成のため
のイオン注入工程１３５は注入された不純物が後続工程
で形成されるドレイン領域の下部の側面を囲むように実
施し、前記低濃度イオン注入工程１３０に比べて高い不
純物濃度で実施する。前記第１導電型の高濃度不純物領
域１４０は前記ドレイン領域でバンド−バンドトンネリ
ング（ｂａｎｄ ｔｏ ｂａｎｄ ｔｕｎｎｅｌｉｎ
ｇ、ＢＴＢＴ）現象をより容易に発生させる機能を共に
有する。この時に、前記低濃度及び高濃度不純物領域１
４５、１４０は先の説明のように、前記半導体基板１０
０と同一の導電型、すなわちＰ型の不純物を含むように
形成する。
【００３８】図７を参照すると、前記低濃度及び高濃度
不純物領域１４５、１４０を形成した後に、前記第１フ
ォトレジストパターン１２０を除去し、前記下部絶縁膜
パターン１１２を露出させる。
不純物領域１４５、１４０を形成した後に、前記第１フ
ォトレジストパターン１２０を除去し、前記下部絶縁膜
パターン１１２を露出させる。
【００３９】以後、前記下部絶縁膜パターン１１２及び
前記低濃度不純物領域１４５の上部面で不純物を除去す
るための洗浄工程をさらに実施することが望ましい。こ
のような洗浄工程で前記下部絶縁膜パターン１１２はリ
セスされ、その厚さが薄くなることもある。
前記低濃度不純物領域１４５の上部面で不純物を除去す
るための洗浄工程をさらに実施することが望ましい。こ
のような洗浄工程で前記下部絶縁膜パターン１１２はリ
セスされ、その厚さが薄くなることもある。
【００４０】以後、前記露出された低濃度不純物領域１
４５の上部面にトンネル絶縁膜１１４を形成する。前記
トンネル絶縁膜１１４は熱酸化工程を通じて形成したシ
リコン酸化膜であることが望ましく、前記下部絶縁膜パ
ターン１１２よりも薄い厚さで形成する。一方、前記シ
リコン酸化膜は露出された前記下部絶縁膜パターン１１
２の上部にも形成することができる。これによって、前
記下部絶縁膜パターン１１２は自動的に前記トンネル絶
縁膜１１４よりも厚い厚さを有する。前記下部絶縁膜１
１０を形成する段階は、前記洗浄工程でのリセス及び前
記トンネル絶縁膜１１４の形成工程での追加的な成長な
どを考慮して実施することが望ましい。
４５の上部面にトンネル絶縁膜１１４を形成する。前記
トンネル絶縁膜１１４は熱酸化工程を通じて形成したシ
リコン酸化膜であることが望ましく、前記下部絶縁膜パ
ターン１１２よりも薄い厚さで形成する。一方、前記シ
リコン酸化膜は露出された前記下部絶縁膜パターン１１
２の上部にも形成することができる。これによって、前
記下部絶縁膜パターン１１２は自動的に前記トンネル絶
縁膜１１４よりも厚い厚さを有する。前記下部絶縁膜１
１０を形成する段階は、前記洗浄工程でのリセス及び前
記トンネル絶縁膜１１４の形成工程での追加的な成長な
どを考慮して実施することが望ましい。
【００４１】前記トンネル絶縁膜１１４を含む半導体基
板の全面に、電荷貯蔵膜１５０、上部絶縁膜１６０及び
ゲート導電膜１７０を順次に積層する。前記ゲート導電
膜１７０上にゲートパターンの形成のための第２フォト
レジストパターン１２５を形成する。
板の全面に、電荷貯蔵膜１５０、上部絶縁膜１６０及び
ゲート導電膜１７０を順次に積層する。前記ゲート導電
膜１７０上にゲートパターンの形成のための第２フォト
レジストパターン１２５を形成する。
【００４２】前記電荷貯蔵膜１５０はシリコン窒化膜で
形成する。前記電荷貯蔵膜１５０は前記下部絶縁膜パタ
ーン１１２及び前記トンネル絶縁膜１１４に対して窒化
（ｎｉｔｒｉｆｉｃａｔｉｏｎ）工程を実施して形成す
るか、化学気相蒸着ＣＶＤ工程を通じて形成することが
望ましい。前記窒化工程は酸化膜に対してＮ２Ｏガスま
たはＮＯガスを使用したアニール工程を実施することに
よって、前記酸化膜の表面に窒化膜を形成する方法であ
る。一方、前記電荷貯蔵膜１５０はシリコン酸化窒化膜
で形成することもできる。
形成する。前記電荷貯蔵膜１５０は前記下部絶縁膜パタ
ーン１１２及び前記トンネル絶縁膜１１４に対して窒化
（ｎｉｔｒｉｆｉｃａｔｉｏｎ）工程を実施して形成す
るか、化学気相蒸着ＣＶＤ工程を通じて形成することが
望ましい。前記窒化工程は酸化膜に対してＮ２Ｏガスま
たはＮＯガスを使用したアニール工程を実施することに
よって、前記酸化膜の表面に窒化膜を形成する方法であ
る。一方、前記電荷貯蔵膜１５０はシリコン酸化窒化膜
で形成することもできる。
【００４３】前記上部絶縁膜１６０はシリコン酸化膜で
形成することが望ましく、シリコン酸化膜及びシリコン
窒化膜で構成される多層膜または高誘電絶縁膜などを使
用することもできる。また、前記ゲート導電膜１７０は
多結晶シリコン膜で形成することが望ましく、順次に積
層された多結晶シリコン膜及びシリサイド膜で形成する
こともできる。
形成することが望ましく、シリコン酸化膜及びシリコン
窒化膜で構成される多層膜または高誘電絶縁膜などを使
用することもできる。また、前記ゲート導電膜１７０は
多結晶シリコン膜で形成することが望ましく、順次に積
層された多結晶シリコン膜及びシリサイド膜で形成する
こともできる。
【００４４】前記第２フォトレジストパターン１２５は
ゲートパターン形成のためのエッチングマスクとして使
用される。これによって、前記第２フォトレジストパタ
ーン１２５は前記素子分離膜を横切り、望ましくは、前
記除去された第１フォトレジストパターン１２０と平行
な方向で前記下部絶縁膜パターン１１２及び前記トンネ
ル絶縁膜１１４の上部に配置される。この時に、すべて
の第２フォトレジストパターン１２５はその下部に形成
された前記トンネル絶縁膜１１４と重畳される幅が同一
であることが望ましい。
ゲートパターン形成のためのエッチングマスクとして使
用される。これによって、前記第２フォトレジストパタ
ーン１２５は前記素子分離膜を横切り、望ましくは、前
記除去された第１フォトレジストパターン１２０と平行
な方向で前記下部絶縁膜パターン１１２及び前記トンネ
ル絶縁膜１１４の上部に配置される。この時に、すべて
の第２フォトレジストパターン１２５はその下部に形成
された前記トンネル絶縁膜１１４と重畳される幅が同一
であることが望ましい。
【００４５】図８を参照すると、前記第２フォトレジス
トパターン１２５をエッチングマスクとして使用して前
記ゲート導電膜１７０をエッチングすることによって、
制御ゲート電極１７５を形成する。前記制御ゲート電極
１７５の形成のためのエッチング工程は異方性エッチン
グ法で実施することが望ましい。
トパターン１２５をエッチングマスクとして使用して前
記ゲート導電膜１７０をエッチングすることによって、
制御ゲート電極１７５を形成する。前記制御ゲート電極
１７５の形成のためのエッチング工程は異方性エッチン
グ法で実施することが望ましい。
【００４６】以後、前記上部絶縁膜パターン１６０及び
電荷貯蔵膜１５０を順次にエッチングし、前記下部絶縁
膜パターン１１２及び前記トンネル絶縁膜１１４を露出
させる上部絶縁膜パターン１６５及び電荷貯蔵膜パター
ン１５５を形成する。
電荷貯蔵膜１５０を順次にエッチングし、前記下部絶縁
膜パターン１１２及び前記トンネル絶縁膜１１４を露出
させる上部絶縁膜パターン１６５及び電荷貯蔵膜パター
ン１５５を形成する。
【００４７】以後、前記下部絶縁膜パターン１１２及び
前記トンネル絶縁膜１１４を共にエッチングして前記半
導体基板１００を露出させる。これによって、前記トン
ネル絶縁膜１１４はエッチングされ、前記第１導電型の
低濃度不純物領域１４５を露出させるトンネル絶縁膜パ
ターン１１６が形成される。この時に、前記下部絶縁膜
パターン１１２及び前記トンネル絶縁膜パターン１１６
は互いに平行し、前記電荷貯蔵膜パターン１５５と前記
半導体基板１００との間に介在される。この時に、前記
制御ゲート電極１７５、前記上部絶縁膜パターン１６
５、前記電荷貯蔵膜パターン１５５、前記下部絶縁膜パ
ターン１１２及びトンネル絶縁膜パターン１１６はゲー
トパターン３００を構成する。
前記トンネル絶縁膜１１４を共にエッチングして前記半
導体基板１００を露出させる。これによって、前記トン
ネル絶縁膜１１４はエッチングされ、前記第１導電型の
低濃度不純物領域１４５を露出させるトンネル絶縁膜パ
ターン１１６が形成される。この時に、前記下部絶縁膜
パターン１１２及び前記トンネル絶縁膜パターン１１６
は互いに平行し、前記電荷貯蔵膜パターン１５５と前記
半導体基板１００との間に介在される。この時に、前記
制御ゲート電極１７５、前記上部絶縁膜パターン１６
５、前記電荷貯蔵膜パターン１５５、前記下部絶縁膜パ
ターン１１２及びトンネル絶縁膜パターン１１６はゲー
トパターン３００を構成する。
【００４８】一方、前記第２フォトレジストパターン１
２５をイオン注入マスクとして使用した低濃度イオン注
入工程１８０を実施し、前記半導体基板１００内に第２
導電型の低濃度不純物領域１９０を形成する。前記第２
導電型の低濃度不純物領域１９０は本発明によるセルト
ランジスタのソース／ドレイン領域をＬＤＤ構造に作る
役割を果たす。前記第２導電型の低濃度不純物領域１９
０の形成のためのイオン注入工程１８０は前記トンネル
絶縁膜パターン１１６、前記電荷貯蔵膜パターン１５
５、または前記上部絶縁膜パターン１６５の形成のため
のエッチング工程の前に実施することもできる。この場
合に、前記制御ゲート電極１７５の間に残存する物質膜
１１６、１１２、１５５または１６５はイオンチャネリ
ング及び格子欠陥を最小化させるバッファ膜の役割を果
たす。
２５をイオン注入マスクとして使用した低濃度イオン注
入工程１８０を実施し、前記半導体基板１００内に第２
導電型の低濃度不純物領域１９０を形成する。前記第２
導電型の低濃度不純物領域１９０は本発明によるセルト
ランジスタのソース／ドレイン領域をＬＤＤ構造に作る
役割を果たす。前記第２導電型の低濃度不純物領域１９
０の形成のためのイオン注入工程１８０は前記トンネル
絶縁膜パターン１１６、前記電荷貯蔵膜パターン１５
５、または前記上部絶縁膜パターン１６５の形成のため
のエッチング工程の前に実施することもできる。この場
合に、前記制御ゲート電極１７５の間に残存する物質膜
１１６、１１２、１５５または１６５はイオンチャネリ
ング及び格子欠陥を最小化させるバッファ膜の役割を果
たす。
【００４９】前記第２導電型の低濃度不純物領域１９０
を形成した後に、前記第２フォトレジストパターン１２
５を除去して前記制御ゲート電極１７５の上部面を露出
させる。
を形成した後に、前記第２フォトレジストパターン１２
５を除去して前記制御ゲート電極１７５の上部面を露出
させる。
【００５０】図９を参照すると、前記ゲートパターン３
００の側壁に前記半導体基板１００の上部面を露出させ
るスペーサ２００を形成することが望ましい。この時
に、前記スペーサ２００はシリコン酸化膜またはシリコ
ン窒化膜で形成することが望ましい。
００の側壁に前記半導体基板１００の上部面を露出させ
るスペーサ２００を形成することが望ましい。この時
に、前記スペーサ２００はシリコン酸化膜またはシリコ
ン窒化膜で形成することが望ましい。
【００５１】前記スペーサ２００及び前記ゲートパター
ン３００をイオン注入マスクとして使用した高濃度不純
物注入工程を実施し、前記露出された半導体基板１００
に第２導電型の高濃度不純物領域２１０を形成する。前
記第２導電型の低濃度及び高濃度不純物領域１９０、２
１０はＬＤＤ構造のソース／ドレイン領域を構成する。
ン３００をイオン注入マスクとして使用した高濃度不純
物注入工程を実施し、前記露出された半導体基板１００
に第２導電型の高濃度不純物領域２１０を形成する。前
記第２導電型の低濃度及び高濃度不純物領域１９０、２
１０はＬＤＤ構造のソース／ドレイン領域を構成する。
【００５２】また、前記第２導電型の高濃度不純物領域
２１０を形成した後に、注入された不純物の活性化のた
めの熱処理工程をさらに実施することもできる。
２１０を形成した後に、注入された不純物の活性化のた
めの熱処理工程をさらに実施することもできる。
【００５３】図１０は本発明の望ましい実施形態による
不揮発性メモリ装置を説明するための工程断面図であ
る。
不揮発性メモリ装置を説明するための工程断面図であ
る。
【００５４】図１０を参照すると、第１導電型の不純物
を含む半導体基板１００上に順次に積層された電荷貯蔵
膜パターン１５５、上部絶縁膜パターン１６５及び制御
ゲート電極１７５が配置される。
を含む半導体基板１００上に順次に積層された電荷貯蔵
膜パターン１５５、上部絶縁膜パターン１６５及び制御
ゲート電極１７５が配置される。
【００５５】前記電荷貯蔵膜パターン１５５はシリコン
窒化膜であることが望ましく、シリコン酸化窒化膜であ
り得る。また、前記上部絶縁膜パターン１６５はシリコ
ン酸化膜であることが望ましく、シリコン酸化膜及びシ
リコン窒化膜で構成された多層膜または高誘電絶縁膜な
どからなることもできる。前記制御ゲート電極１７５は
多結晶シリコン膜または順次に積層された多結晶シリコ
ン膜及びシリサイド膜で構成されることが望ましい。
窒化膜であることが望ましく、シリコン酸化窒化膜であ
り得る。また、前記上部絶縁膜パターン１６５はシリコ
ン酸化膜であることが望ましく、シリコン酸化膜及びシ
リコン窒化膜で構成された多層膜または高誘電絶縁膜な
どからなることもできる。前記制御ゲート電極１７５は
多結晶シリコン膜または順次に積層された多結晶シリコ
ン膜及びシリサイド膜で構成されることが望ましい。
【００５６】前記電荷貯蔵膜パターン１５５と前記半導
体基板１００との間には下部絶縁膜パターン１１２及び
トンネル絶縁膜パターン１１６が介在される。前記トン
ネル絶縁膜パターン１１６は前記下部絶縁膜パターン１
１２よりも薄い厚さを有し、前記下部絶縁膜パターン１
１２に平行に配置される。これによって、前記制御ゲー
ト電極１７５は前記下部絶縁膜パターン１１２及び前記
トンネル絶縁膜パターン１１６に平行しながら、これら
の上部に配置される。この時に、前記制御ゲート電極１
７５、上部絶縁膜パターン１６５、電荷貯蔵膜パターン
１５５、下部絶縁膜パターン１１２及びトンネル絶縁膜
パターン１１６はゲートパターン３００を構成する。
体基板１００との間には下部絶縁膜パターン１１２及び
トンネル絶縁膜パターン１１６が介在される。前記トン
ネル絶縁膜パターン１１６は前記下部絶縁膜パターン１
１２よりも薄い厚さを有し、前記下部絶縁膜パターン１
１２に平行に配置される。これによって、前記制御ゲー
ト電極１７５は前記下部絶縁膜パターン１１２及び前記
トンネル絶縁膜パターン１１６に平行しながら、これら
の上部に配置される。この時に、前記制御ゲート電極１
７５、上部絶縁膜パターン１６５、電荷貯蔵膜パターン
１５５、下部絶縁膜パターン１１２及びトンネル絶縁膜
パターン１１６はゲートパターン３００を構成する。
【００５７】前記ゲートパターン３００の側壁にはスペ
ーサ２００が配置される。前記スペーサ２００の傍の半
導体基板１００には、セルトランジスタのソース領域及
びドレイン領域として使用される第２導電型の高濃度不
純物領域２１０が配置される。この時に、前記トンネル
絶縁膜パターン１１６は前記ドレイン領域に隣接し、前
記下部絶縁膜パターン１１２は前記ソース領域に隣接し
て配置される。すなわち、前記電荷貯蔵膜パターン１５
５の下部の絶縁膜は前記ソース領域よりも前記ドレイン
領域でさらに薄い。
ーサ２００が配置される。前記スペーサ２００の傍の半
導体基板１００には、セルトランジスタのソース領域及
びドレイン領域として使用される第２導電型の高濃度不
純物領域２１０が配置される。この時に、前記トンネル
絶縁膜パターン１１６は前記ドレイン領域に隣接し、前
記下部絶縁膜パターン１１２は前記ソース領域に隣接し
て配置される。すなわち、前記電荷貯蔵膜パターン１５
５の下部の絶縁膜は前記ソース領域よりも前記ドレイン
領域でさらに薄い。
【００５８】前記トンネル絶縁膜パターン１１６の下部
には第１導電型の低濃度不純物領域１４５及び高濃度不
純物領域１４０が配置される。また、前記第１導電型の
低濃度不純物領域１４５と前記第２導電型の高濃度不純
物領域２１０との間には第２導電型の低濃度不純物領域
１９０が介在される。この時に、前記第１導電型の低濃
度不純物領域１４５は前記トンネル絶縁膜パターン１１
６に接するように半導体基板１００の上部面に配置され
る。また、前記第１導電型の高濃度不純物領域１４０は
前記半導体基板１００の上部面から所定の深さに配置さ
れ、前記ドレイン領域で前記第２導電型の高濃度不純物
領域２１０の下部の側壁を囲む。
には第１導電型の低濃度不純物領域１４５及び高濃度不
純物領域１４０が配置される。また、前記第１導電型の
低濃度不純物領域１４５と前記第２導電型の高濃度不純
物領域２１０との間には第２導電型の低濃度不純物領域
１９０が介在される。この時に、前記第１導電型の低濃
度不純物領域１４５は前記トンネル絶縁膜パターン１１
６に接するように半導体基板１００の上部面に配置され
る。また、前記第１導電型の高濃度不純物領域１４０は
前記半導体基板１００の上部面から所定の深さに配置さ
れ、前記ドレイン領域で前記第２導電型の高濃度不純物
領域２１０の下部の側壁を囲む。
【００５９】前記第１導電型の低濃度及び高濃度不純物
領域１４５、１４０は前記半導体基板のような導電型の
不純物を含み、前記第２導電型の低濃度及び高濃度不純
物領域１９０、２１０は前記半導体基板１００と異なる
導電型の不純物を含む。
領域１４５、１４０は前記半導体基板のような導電型の
不純物を含み、前記第２導電型の低濃度及び高濃度不純
物領域１９０、２１０は前記半導体基板１００と異なる
導電型の不純物を含む。
【００６０】一方、半導体層装置の使用目的及び電気的
特性に従って、前記第２導電型の低濃度不純物領域１９
０または前記第１導電型の低濃度不純物領域１４５など
が配置されなくてもよい。これに加えて、前記上部絶縁
膜パターン１６５、電荷貯蔵膜パターン１５５、下部絶
縁膜パターン１１２及びトンネル絶縁膜パターン１１６
などは前記制御ゲート電極１７５よりも広い幅を有する
こともできる。
特性に従って、前記第２導電型の低濃度不純物領域１９
０または前記第１導電型の低濃度不純物領域１４５など
が配置されなくてもよい。これに加えて、前記上部絶縁
膜パターン１６５、電荷貯蔵膜パターン１５５、下部絶
縁膜パターン１１２及びトンネル絶縁膜パターン１１６
などは前記制御ゲート電極１７５よりも広い幅を有する
こともできる。
【００６１】図１１は図１０で説明した本発明の望まし
い実施形態による不揮発性メモリ装置の動作方法を説明
するための図面である。
い実施形態による不揮発性メモリ装置の動作方法を説明
するための図面である。
【００６２】図１１を参照すると、本発明による不揮発
性メモリ装置は電荷貯蔵膜パターン１５５の下に配置さ
れる下部絶縁膜パターン１１２とトンネル絶縁膜パター
ン１１６とが互いに異なる厚さを有することを特徴とす
る。すなわち、ドレイン領域の辺りで形成される前記ト
ンネル絶縁膜パターン１１６が前記ソース領域の辺りで
形成される前記下部絶縁膜パターン１１２に比べて薄い
厚さを有する。
性メモリ装置は電荷貯蔵膜パターン１５５の下に配置さ
れる下部絶縁膜パターン１１２とトンネル絶縁膜パター
ン１１６とが互いに異なる厚さを有することを特徴とす
る。すなわち、ドレイン領域の辺りで形成される前記ト
ンネル絶縁膜パターン１１６が前記ソース領域の辺りで
形成される前記下部絶縁膜パターン１１２に比べて薄い
厚さを有する。
【００６３】プログラム及びイレーズ動作は前記ドレイ
ン領域の辺りで電荷が前記トンネル絶縁膜パターン１１
６を貫通する現象を利用する。このような電荷の貫通現
象は、ポテンシャル障壁を貫通する量子力学的トンネリ
ングにより可能である。このような電荷の貫通現象は前
記制御ゲート電極１７５に印加される電圧に比例する。
したがって、前記トンネル絶縁膜パターン１１６の厚さ
を減少させることを特徴とする本発明によると、前記プ
ログラム及びイレーズ動作での印加電圧を減少させるこ
とができる。これによって、電圧上昇のためのポンピン
グ回路に対する必要を最小化することができる。
ン領域の辺りで電荷が前記トンネル絶縁膜パターン１１
６を貫通する現象を利用する。このような電荷の貫通現
象は、ポテンシャル障壁を貫通する量子力学的トンネリ
ングにより可能である。このような電荷の貫通現象は前
記制御ゲート電極１７５に印加される電圧に比例する。
したがって、前記トンネル絶縁膜パターン１１６の厚さ
を減少させることを特徴とする本発明によると、前記プ
ログラム及びイレーズ動作での印加電圧を減少させるこ
とができる。これによって、電圧上昇のためのポンピン
グ回路に対する必要を最小化することができる。
【００６４】また、前記プログラム動作時に、前記制御
ゲート電極１７５に印加される電圧は、前記電子が前記
トンネリング絶縁膜パターン１１６を貫通し、前記下部
絶縁膜パターン１１２を貫通しないように調節すること
ができる。これによって、従来の技術で説明したよう
に、プログラム動作で注入された電子で構成されたトラ
ッピング領域４００が不完全なイレーズ動作により広く
なる問題を最小化することができる。すなわち、前記プ
ログラム動作で印加される前記制御ゲート電極１７５の
電圧は、前記トラッピング領域４００が前記トンネル絶
縁膜パターン１１６のみに形成され、前記下部絶縁膜パ
ターン１１２までは拡張しないように、調節することが
できる。その結果、前記イレーズ動作が不完全になされ
ても、前記トラッピング領域４００は前記トンネル絶縁
膜パターン１１６のみに形成される。
ゲート電極１７５に印加される電圧は、前記電子が前記
トンネリング絶縁膜パターン１１６を貫通し、前記下部
絶縁膜パターン１１２を貫通しないように調節すること
ができる。これによって、従来の技術で説明したよう
に、プログラム動作で注入された電子で構成されたトラ
ッピング領域４００が不完全なイレーズ動作により広く
なる問題を最小化することができる。すなわち、前記プ
ログラム動作で印加される前記制御ゲート電極１７５の
電圧は、前記トラッピング領域４００が前記トンネル絶
縁膜パターン１１６のみに形成され、前記下部絶縁膜パ
ターン１１２までは拡張しないように、調節することが
できる。その結果、前記イレーズ動作が不完全になされ
ても、前記トラッピング領域４００は前記トンネル絶縁
膜パターン１１６のみに形成される。
【００６５】これに加えて、前記ドレイン領域に高電圧
（例えば、イレーズ過程）が印加される時に、前記半導
体基板１００に形成される空乏領域の幅は前記第１導電
型の高濃度不純物領域１４０により減少する。前記空乏
領域の幅が減少する場合に、前記第１及び第２導電型の
高濃度不純物領域１４０、２１０の間のバンドギャップ
が狭くなることによって、バンド−バンドトンネリング
現象がより容易に発生する。前記バンド−バンドトンネ
リングによって前記第１導電型の高濃度不純物領域に注
入される電荷はイオンインパクトにより電子−ホール対
（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ、ＥＨＰ）を
発生させる。前記イオンインパクトによって発生したホ
ールは大部分前記半導体基板１００を通じて排出され
る。しかし、前記制御ゲート電極１７５に十分に低い電
圧が印加される場合に、一部のホールは前記トンネル絶
縁膜パターン１１６のポテンシャル障壁を超えるのに十
分なエネルギーを有するホットホールが形成される。本
発明のイレーズ動作は前記ホットホールを利用して前記
トラッピング領域４００の電子を相殺するホットホール
イレーズを使用する。前記ホットホールイレーズのため
の望ましい動作電圧は前記制御ゲート電極１７５にはマ
イナス電圧（例えば、−７．５Ｖ）を印加し、前記ドレ
イン領域にはプラス電圧（例えば、６．５Ｖ）を印加す
る。
（例えば、イレーズ過程）が印加される時に、前記半導
体基板１００に形成される空乏領域の幅は前記第１導電
型の高濃度不純物領域１４０により減少する。前記空乏
領域の幅が減少する場合に、前記第１及び第２導電型の
高濃度不純物領域１４０、２１０の間のバンドギャップ
が狭くなることによって、バンド−バンドトンネリング
現象がより容易に発生する。前記バンド−バンドトンネ
リングによって前記第１導電型の高濃度不純物領域に注
入される電荷はイオンインパクトにより電子−ホール対
（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ、ＥＨＰ）を
発生させる。前記イオンインパクトによって発生したホ
ールは大部分前記半導体基板１００を通じて排出され
る。しかし、前記制御ゲート電極１７５に十分に低い電
圧が印加される場合に、一部のホールは前記トンネル絶
縁膜パターン１１６のポテンシャル障壁を超えるのに十
分なエネルギーを有するホットホールが形成される。本
発明のイレーズ動作は前記ホットホールを利用して前記
トラッピング領域４００の電子を相殺するホットホール
イレーズを使用する。前記ホットホールイレーズのため
の望ましい動作電圧は前記制御ゲート電極１７５にはマ
イナス電圧（例えば、−７．５Ｖ）を印加し、前記ドレ
イン領域にはプラス電圧（例えば、６．５Ｖ）を印加す
る。
【００６６】一方、前記第１導電型の高濃度不純物領域
１４０はソース領域とドレイン領域との間のパンチスル
ー現象を予防する役割も果たす。
１４０はソース領域とドレイン領域との間のパンチスル
ー現象を予防する役割も果たす。
【００６７】前記トンネル絶縁膜パターン１１６を前記
下部絶縁膜パターン１１２よりも薄い厚さで形成するこ
とによって、前記制御ゲート電極１７５を通じて印加さ
れる電圧は前記トンネル絶縁膜パターン１１６の下部の
半導体基板１００をさらに速く反転させる。これによっ
て、本発明によるセルトランジスタは前記下部絶縁膜パ
ターン１１２のみを有するセルトランジスタに比べて、
さらに低いしきい値電圧Ｖｔｈを有する。前記第１導電
型の低濃度不純物領域１４５はこのようなしきい値電圧
の減少を補正する役割を果たす。
下部絶縁膜パターン１１２よりも薄い厚さで形成するこ
とによって、前記制御ゲート電極１７５を通じて印加さ
れる電圧は前記トンネル絶縁膜パターン１１６の下部の
半導体基板１００をさらに速く反転させる。これによっ
て、本発明によるセルトランジスタは前記下部絶縁膜パ
ターン１１２のみを有するセルトランジスタに比べて、
さらに低いしきい値電圧Ｖｔｈを有する。前記第１導電
型の低濃度不純物領域１４５はこのようなしきい値電圧
の減少を補正する役割を果たす。
【００６８】
【発明の効果】本発明によると、電荷貯蔵膜の下部の絶
縁膜を平坦しない厚さで形成する。すなわち、ソース領
域の辺りの下部絶縁膜パターンよりもドレイン領域の辺
りのトンネル絶縁膜パターンをより薄い厚さで形成す
る。これによって、プログラム及びイレーズ動作時に、
制御ゲート電極に印加される電圧を減少させることがで
きる。その結果、ポンピング回路の数を最小化して高集
積化された不揮発性メモリ装置を製造することができ
る。また、プログラム時に、注入されたトラッピング領
域が下部絶縁膜パターンまで拡張する問題を予防するこ
とによって、優れた特性の不揮発性メモリ装置を製造す
ることができる。
縁膜を平坦しない厚さで形成する。すなわち、ソース領
域の辺りの下部絶縁膜パターンよりもドレイン領域の辺
りのトンネル絶縁膜パターンをより薄い厚さで形成す
る。これによって、プログラム及びイレーズ動作時に、
制御ゲート電極に印加される電圧を減少させることがで
きる。その結果、ポンピング回路の数を最小化して高集
積化された不揮発性メモリ装置を製造することができ
る。また、プログラム時に、注入されたトラッピング領
域が下部絶縁膜パターンまで拡張する問題を予防するこ
とによって、優れた特性の不揮発性メモリ装置を製造す
ることができる。
【００６９】これに加えて、本発明によると、ドレイン
領域と異なる導電型の不純物を含み、その側壁に配置さ
れる高濃度の不純物領域を具備する。これによって、イ
レーズ動作時に、ドレイン領域の辺りでの空乏領域の幅
は減少し、バンド−バンドトンネリング現象がより容易
に発生する。その結果として、イレーズ動作に利用され
るホットホールが容易に形成されることによって、イレ
ーズ動作の効率を高めることができる。
領域と異なる導電型の不純物を含み、その側壁に配置さ
れる高濃度の不純物領域を具備する。これによって、イ
レーズ動作時に、ドレイン領域の辺りでの空乏領域の幅
は減少し、バンド−バンドトンネリング現象がより容易
に発生する。その結果として、イレーズ動作に利用され
るホットホールが容易に形成されることによって、イレ
ーズ動作の効率を高めることができる。
【図１】 従来の技術によるＳＯＮＯＳ構造の不揮発性
メモリ装置及びその動作方法を説明するための図面であ
る。
メモリ装置及びその動作方法を説明するための図面であ
る。
【図２】 従来の技術によるＳＯＮＯＳ構造の不揮発性
メモリ装置及びその動作方法を説明するための図面であ
る。
メモリ装置及びその動作方法を説明するための図面であ
る。
【図３】 従来の技術によるＳＯＮＯＳ構造の不揮発性
メモリ装置及びその動作方法を説明するための図面であ
る。
メモリ装置及びその動作方法を説明するための図面であ
る。
【図４】 従来の技術によるＳＯＮＯＳ構造の不揮発性
メモリ装置で発生する可能性のある問題点を説明するた
めの図面である。
メモリ装置で発生する可能性のある問題点を説明するた
めの図面である。
【図５】 本発明の望ましい実施形態による不揮発性メ
モリ装置の製造方法を示す工程断面図である。
モリ装置の製造方法を示す工程断面図である。
【図６】 本発明の望ましい実施形態による不揮発性メ
モリ装置の製造方法を示す工程断面図である。
モリ装置の製造方法を示す工程断面図である。
【図７】 本発明の望ましい実施形態による不揮発性メ
モリ装置の製造方法を示す工程断面図である。
モリ装置の製造方法を示す工程断面図である。
【図８】 本発明の望ましい実施形態による不揮発性メ
モリ装置の製造方法を示す工程断面図である。
モリ装置の製造方法を示す工程断面図である。
【図９】 本発明の望ましい実施形態による不揮発性メ
モリ装置の製造方法を示す工程断面図である。
モリ装置の製造方法を示す工程断面図である。
【図１０】 本発明の望ましい実施形態による不揮発性
メモリ装置を示す工程断面図である。
メモリ装置を示す工程断面図である。
【図１１】 本発明の望ましい実施形態による不揮発性
メモリ装置の動作特性を説明するための図面である。
メモリ装置の動作特性を説明するための図面である。
１００ 半導体基板
１１２ 下部絶縁膜パターン
１１６ トンネル絶縁膜パターン
１４０ 第１導電型の高濃度不純物領域
１４５ 第１導電型の低濃度不純物領域
１５５ 電荷貯蔵膜パターン
１６５ 上部絶縁膜パターン
１７５ 制御ゲート電極
１９０ 第２導電型の低濃度不純物領域
２００ スペーサ
２１０ 第２導電型の高濃度不純物領域
３００ ゲートパターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 韓 晶▲ウ▼
大韓民国京畿道水原市勧善区金谷洞（番地
なし） エルジーヴィレッジアパートメン
ト302棟1103号
Ｆターム(参考） 5F083 EP18 EP22 EP43 EP63 EP64
EP68 ER02 ER11 ER22 ER30
JA04 JA19 JA35 PR05 PR12
PR15 PR21 PR36 ZA21
5F101 BA45 BB02 BC10 BC11 BD07
BD15 BE02 BE05 BE07 BH02
BH03 BH06 BH09 BH13
Claims (19)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の上部に順次に積層された電荷貯蔵膜、
上部絶縁膜及び制御ゲート電極と、 前記電荷貯蔵膜と前記半導体基板との間に介在される下
部絶縁膜パターン及びトンネル絶縁膜パターンと、 前記トンネル絶縁膜パターンの下部の半導体基板内に形
成される第１導電型の高濃度不純物領域とを含み、 前記トンネル絶縁膜パターンは前記下部絶縁膜パターン
よりも薄い厚さを有し、前記下部絶縁膜パターンの側面
に配置されることを特徴とする不揮発性メモリ装置。 - 【請求項２】 前記制御ゲート電極の両側の半導体基板
に各々形成される第２導電型のソース領域及びドレイン
領域をさらに含むことを特徴とする請求項１に記載の不
揮発性メモリ装置。 - 【請求項３】 前記ソース領域及び前記ドレイン領域は
ＬＤＤ構造であることを特徴とする請求項２に記載の不
揮発性メモリ装置。 - 【請求項４】 前記トンネル絶縁膜パターンは前記ドレ
イン領域に隣接して配置されることを特徴とする請求項
２に記載の不揮発性メモリ装置。 - 【請求項５】 前記トンネル絶縁膜パターンの下部の半
導体基板の表面に形成される第１導電型の低濃度不純物
領域をさらに含むことを特徴とする請求項１に記載の不
揮発性メモリ装置。 - 【請求項６】 前記第１導電型の高濃度不純物領域は前
記ドレイン領域の下部の側面を囲むことを特徴とする請
求項２に記載の不揮発性メモリ装置。 - 【請求項７】 前記下部絶縁膜パターンはシリコン酸化
膜であることを特徴とする請求項１に記載の不揮発性メ
モリ装置。 - 【請求項８】 前記電荷貯蔵膜はシリコン窒化膜である
ことを特徴とする請求項１に記載の不揮発性メモリ装
置。 - 【請求項９】 前記上部絶縁膜はシリコン酸化膜または
高誘電絶縁膜であることを特徴とする請求項１に記載の
不揮発性メモリ装置。 - 【請求項１０】 第１導電型の半導体基板上に下部絶縁
膜パターンを形成する段階と、 前記下部絶縁膜パターンの側面の半導体基板上にトンネ
ル絶縁膜を形成する段階と、 前記トンネル絶縁膜を含む半導体基板の全面に、電荷貯
蔵膜、上部絶縁膜及びゲート導電膜を順次に形成する段
階と、 前記ゲート導電膜をパターニングし、前記下部絶縁膜パ
ターン及び前記トンネル絶縁膜の上部に配置され、前記
下部絶縁膜パターンに平行な制御ゲート電極を形成する
段階とを含み、 前記トンネル絶縁膜は前記下部絶縁膜パターンよりも薄
い厚さで形成されることを特徴とする不揮発性メモリ装
置の製造方法。 - 【請求項１１】 前記下部絶縁膜パターンを形成する段
階は、 前記半導体基板上に下部絶縁膜を形成する段階と、 前記下部絶縁膜上にフォトレジストパターンを形成する
段階と、 前記フォトレジストパターンをエッチングマスクとして
使用して、前記下部絶縁膜をエッチングする段階と、 前記フォトレジストパターンを除去する段階と、を含む
ことを特徴とする請求項１０に記載の不揮発性メモリ装
置の製造方法。 - 【請求項１２】 前記トンネル絶縁膜を形成する前に、
前記トンネル絶縁膜の下部の半導体基板に第１導電型の
低濃度不純物領域を形成する段階をさらに含むことを特
徴とする請求項１０に記載の不揮発性メモリ装置の製造
方法。 - 【請求項１３】 前記トンネル絶縁膜を形成する前に、
前記トンネル絶縁膜の下部の半導体基板に第１導電型の
高濃度不純物領域を形成する段階をさらに含むことを特
徴とする請求項１０に記載の不揮発性メモリ装置の製造
方法。 - 【請求項１４】 前記下部絶縁膜パターン及び前記トン
ネル絶縁膜はシリコン酸化膜で形成することを特徴とす
る請求項１０に記載の不揮発性メモリ装置の製造方法。 - 【請求項１５】 前記電荷貯蔵膜はシリコン窒化膜で形
成することを特徴とする請求項１０に記載の不揮発性メ
モリ装置の製造方法。 - 【請求項１６】 前記シリコン窒化膜を形成する段階は
化学気相蒸着技術または熱処理段階を含む窒化技術を使
用することを特徴とする請求項１５に記載の不揮発性メ
モリ装置の製造方法。 - 【請求項１７】 前記窒化技術はＮ２ＯガスまたはＮＯ
ガスのような窒素含有ガスを使用することを特徴とする
請求項１６に記載の不揮発性メモリ装置の製造方法。 - 【請求項１８】 前記上部絶縁膜はシリコン酸化膜また
は高誘電膜で形成することを特徴とする請求項１０に記
載の不揮発性メモリ装置の製造方法。 - 【請求項１９】 前記制御ゲート電極を形成した後に、
前記上部絶縁膜、電荷貯蔵膜、下部絶縁膜及びトンネル
絶縁膜をパターングする段階をさらに含むことを特徴と
する請求項１０に記載の不揮発性メモリ装置の製造方
法。
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