JP2006032895A - 半導体装置のトランジスタ及びその製造方法 - Google Patents

半導体装置のトランジスタ及びその製造方法 Download PDF

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Abstract

【課題】 本発明は、２−ビットまたは３ビットセルトランジスタとして動作することが可能な半導体素子のトランジスタ及びその製造方法を提供することを目的としている。
【解決手段】 半導体素子のトランジスタは、半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、前記トンネル酸化膜を境界として前記フローティングゲートの下方の前記半導体基板上に形成され、前記フローティングゲートの一部の底面及び側面の境界に沿って形成されたゲート酸化膜と、前記半導体基板上に形成されたゲート酸化膜と前記フローティングゲートの一部の底面及び側面との境界に沿って形成されたゲート酸化膜の間の隙間に埋め込まれたフローティング窒化膜とを含んでなり、前記フローティング窒化膜は熱電荷のトラップセンタとして作用する構成としたことを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に係り、さらに詳しくは、２−ビットまたは３ビットセルトランジスタとして動作することが可能な半導体素子のトランジスタ及びその製造方法に関する。
半導体メモリ素子は、電気の供給が中断すると、格納された情報が消滅する揮発性メモリ(volatile memory)素子と、電気の供給が中断しても情報を継続的に保たせることが可能な不揮発性メモリ(non-volatile memory)素子とに区別される。不揮発性メモリ素子にはＥＰＲＯＭ(Erasable Programmable Read Only Memory)、ＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)、フラッシュメモリ(Flash Memory)などがある。
フラッシュメモリ素子は、セル(cell)の構成によってＮＯＲ型とＮＡＮＤ型に区分される。フラッシュメモリ素子においてデータを格納するメモリセルはセルトランジスタを含んでおり、それぞれのセルトランジスタはコントロールゲートとフローティングゲートを含んでいる。フラッシュメモリ素子は、絶縁膜を介したトンネリング現象を用いて情報を格納するため、情報の格納において多少の時間を必要とする。ＮＯＲ型フラッシュメモリ素子は少量の情報をランダムに高速で読み出すのに用いられるが、これに対し、ＮＡＮＤ型フラッシュメモリ素子は情報を順次読み出すのに用いられる。ところが、一つのセルに１ビットを格納する方法は、フラッシュメモリセルの集積度が増加するほど、集積度と同数のセルが必要となる。すなわち、６４Ｍフラッシュは、２２６個のセルが必要である。したがって、これを解決するために開発しているものがマルチレベルセル（ＭＬＣ；Multi Level Cell）であるが、これは、フラッシュセル構造の変化なしでフラッシュメモリセルのしきい値電圧Ｖｔを細分して状態(States)を表示する方法であり、ＮＯＲ型フラッシュメモリ素子だけではなく、ＮＡＮＤ型フラッシュメモリ素子に対しても開発されている。
図１（ａ）は一般的なフラッシュメモリ素子のトランジスタ構造を示す断面図である。図１（ａ）を参照すると、従来のスタックゲート型セルトランジスタは、半導体基板１０上に形成されたトンネル酸化膜１２と、トンネル酸化膜１２上に形成されたフローティングゲート１４と、フローティングゲート１４上に形成された誘電体膜２２と、誘電体膜２２上に形成されたコントロールゲート２４と、コントロールゲート２４上に形成されたキャッピング膜２６と、フローティングゲート１４の隣のトンネル酸化膜１２の下方にある半導体基板１０に形成されたソース／ドレイン領域３２とを含む。誘電体膜２２は第１酸化膜１６、窒化膜１８、第２酸化膜２０が順次積層されたＯＮＯ(Oxide-Nitride-Oxide)構造で形成される。フローティングゲート１４、誘電体膜２２及びコントロールゲート２４の両側面には熱酸化膜２８が形成され、熱酸化膜２８とキャッピング膜２６の側壁にはスペーサ３０が形成される。
このようなスタックゲート型セルトランジスタでは、フローティングゲート１４は、電子またはホールを蓄えるための場所であり、トンネル酸化膜１２と誘電体膜２２によって絶縁されている。フローティングゲート１４に電子が蓄えられている場合、スタックゲート型セルトランジスタのしきい値電圧が増加し、逆にホールが蓄えられている場合、スタックゲート型トランジスタのしきい値電圧が減少する。したがって、電子が蓄えられているときを「０」、電子がないときを「１」とすると（或いは、電子が蓄えられているときを「１」とし、電子がないときを「０」とすることができる）、フローティングゲート１４に格納された「０」または「１」のデータは正常的に無制限読み取ることができると共に、電源がオフされても、データは完全に保管することができるので、フラッシュメモリセルとして用いられる。
ところが、一つのスタックゲート型セルトランジスタに一つの「０」または「１」のみを格納することができるので、シングルビット(single-bit)トランジスタとしてのみ動作する。したがって、格納するデータの数だけトランジスタが必要となる。
本発明の目的は、３ビットセルトランジスタとして動作することが可能な半導体装置のトランジスタを提供することにある。
本発明の他の目的は、２ビットセルトランジスタとして動作することが可能な半導体装置のトランジスタを提供することにある。
本発明のさらに他の目的は、３ビットセルトランジスタとして動作することが可能な半導体装置のトランジスタ製造方法を提供することにある。
本発明のさらに他の目的は、２ビットセルトランジスタとして動作することが可能な半導体装置のトランジスタ製造方法を提供することにある。
上記目的を達成するために、本発明は、半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、前記トンネル酸化膜を境界として前記フローティングゲートの下方の前記半導体基板上に形成され、前記フローティングゲートの一部の底面及び側面の境界に沿って形成されたゲート酸化膜と、前記半導体基板上に形成されたゲート酸化膜と前記フローティングゲートの一部の底面及び側面との境界に沿って形成されたゲート酸化膜の間の隙間に埋め込まれたフローティング窒化膜とを含み、前記フローティング窒化膜が熱電荷のトラップセンタとして作用して１ビットの電荷を蓄えることが可能な半導体装置のトランジスタを提供する。
また、本発明は、半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、前記フローティングゲートの一部、前記誘電体膜、前記コントロールゲートの側壁に形成された第１スペーサと、前記フローティングゲートの一部の底面及び側面と前記半導体基板上に形成されたゲート酸化膜と、前記フローティングゲートの一部の底面と側面に形成されたゲート酸化膜と、前記半導体基板上に形成された前記ゲート酸化膜との間に隙間が設けられており、前記隙間に埋め込まれたフローティング窒化膜と、前記第１スペーサ、前記フローティングゲートの一部の底面及び側面に形成された前記ゲート酸化膜、及び前記フローティング窒化膜の側壁に形成された第２スペーサとを含む、半導体装置のトランジスタを提供する。
また、本発明は、半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、前記フローティングゲートの一部、前記誘電体膜、前記コントロールゲートの側壁に形成された第１スペーサと、前記フローティングゲートの第１側の下部の前記半導体基板上に形成された熱酸化膜と、前記フローティングゲートの第１側の一部の底面及び側面と前記熱酸化膜上に形成され、前記フローティングゲートの第２側の一部の底面及び側面と前記フローティングゲートの第２側の下部の前記半導体基板上に形成されたゲート酸化膜と、前記フローティングゲートの第２側の一部の底面及び側面に形成されたゲート酸化膜と、前記フローティングゲートの第２側の下部の前記半導体基板上に形成された前記ゲート酸化膜との間に隙間が設けられており、前記隙間に埋め込まれたフローティング窒化膜と、前記フローティングゲートの第１側において前記第１スペーサと熱酸化膜上に形成され、前記フローティングゲートの第２側において前記第１スペーサ、前記フローティングゲートの一部の底面及び側面に形成された前記ゲート酸化膜、及び前記フローティング窒化膜の側壁に形成された第２スペーサとを含む、半導体装置のトランジスタを提供する。
また、本発明は、半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲート、誘電体膜、コントロールゲート及びキャッピング膜を積層した後パターニングしてスタック型ゲートを形成する際に、前記フローティングゲートは所定の厚さが残るように一部分のみをパターニングする段階と、前記キャッピング膜、前記コントロールゲート、前記誘電体膜及び前記フローティングゲートの側壁に第１スペーサを形成する段階と、前記キャッピング膜及び前記第１スペーサをエッチングマスクとして、残っている前記フローティングゲートをエッチングする段階と、前記トンネル酸化膜の上部と前記フローティングゲートの側面に酸化膜を成長させ、前記フローティングゲートの底面に所定の深さ浸透して成長した熱酸化膜を形成する段階と、前記熱酸化膜及び前記熱酸化膜の下方の前記トンネル酸化膜を除去する段階と、露出した前記フローティングゲートの側面及び底面と前記半導体基板上にゲート酸化膜を成長させながら、前記フローティングゲートの側面及び底面に形成される前記ゲート酸化膜と、前記半導体基板上に形成される前記ゲート酸化膜との間に所定の形状の隙間が設けられるようにする段階と、前記ゲート酸化膜が成長した半導体基板上に窒化膜を蒸着した後エッチングして、前記隙間を埋め込むフローティング窒化膜を形成する段階と、前記第１スペーサ、ゲート酸化膜及び前記フローティング窒化膜の側壁に第２スペーサを形成する段階とを含む、半導体装置のトランジスタ製造方法を提供する。
また、本発明は、半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲート、誘電体膜、コントロールゲート及びキャッピング膜を積層した後パターニングしてスタック型ゲートを形成する際に、前記フローティングゲートは所定の厚さが残るように一部分のみをパターニングする段階と、前記キャッピング膜、前記コントロールゲート、前記誘電体膜及び前記フローティングゲートの側壁に第１スペーサを形成する段階と、前記キャッピング膜及び前記第１スペーサをエッチングマスクとして、残っている前記フローティングゲートをエッチングする段階と、前記トンネル酸化膜の上部と前記フローティングゲートの側面に酸化膜を成長させ、前記フローティングゲートの底面に所定の深さ浸透して成長した熱酸化膜を形成する段階と、前記スタック型ゲートの第１側を遮蔽し、前記スタック型ゲートの第２側に形成された前記熱酸化膜、及び前記熱酸化膜の下方の前記トンネル酸化膜を除去する段階と、前記スタック型ゲートの第１側に露出した熱酸化膜の上部と前記フローティングゲートの側面及び底面にゲート酸化膜を成長させ、前記スタック型ゲートの第２側で露出した前記フローティングゲートの側面及び底面と前記半導体基板上にゲート酸化膜を成長させながら、前記フローティングゲートの側面及び底面に形成される前記ゲート酸化膜と、前記半導体基板上に形成される前記ゲート酸化膜との間に所定の形状の隙間が設けられるようにする段階と、前記ゲート酸化膜が成長した半導体基板上に窒化膜を蒸着した後エッチングして、前記隙間を埋め込むフローティング窒化膜を形成する段階と、前記第１スペーサ、ゲート酸化膜及び前記フローティング窒化膜の側壁に第２スペーサを形成する段階とを含む、半導体装置のトランジスタ製造方法を提供する。
本発明に係る半導体装置のトランジスタは、２ビットまたは３ビットセルとして一つのトランジスタに２ビットまたは３ビットを格納することができるので、１Ｇビット(ｂｉｔ)フラッシュメモリ装置の場合、従来のシングルビットセルからなるフラッシュメモリ装置に比べてセルトランジスタの数を１／２または１／３に減少させることができるので、セル面積を１／２または１／３に減少させることができる。
また、本発明によれば、高密度の２ビットセルまたは３ビットセルを実現することができるため、製造コストを節減することができ、プログラム時間だけでなく電荷の格納／リテンションの面で従来のフラッシュメモリセルよりも有利な高集積フラッシュメモリセルを実現することができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は、当該技術分野で通常の知識を有する者に本発明を十分理解させるために提供されるもので、様々な形に変形でき、本発明の範囲を限定するものではない。下記の説明において、ある層が他の層の上に在ると記載される場合、前記他の層の直上に存在することもあり、或いはその間に第３の層が介在されることもある。また、図面における各層の厚さまたは大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
以下、本発明の好適な実施例に係る半導体装置のトランジスタを説明する。
（第１実施例）
図１（ｂ）は本発明の第１実施例に係る半導体装置のトランジスタを説明するために示す断面図である。
図１（ｂ）を参照すると、本発明の第１実施例に係る半導体装置のトランジスタは、半導体基板１００上にトンネル酸化膜１０２ａ、フローティングゲート１０４ｄ、誘電体膜１１２ａ、コントロールゲート１１４ａ及びキャッピング膜１１６ａが順次積層された構造のスタック型ゲートを含む。フローティングゲート１０４ｄの一部の側面、誘電体膜１１２ａの側面、コントロールゲート１１４ａの側面には第１スペーサ１２０が形成されている。フローティングゲート１０４ｄの一部の底面及び一部の側面と前記半導体基板１００上にはゲート酸化膜１２６が形成されている。フローティングゲート１０４ｄはトンネル酸化膜１０２ａ、ゲート酸化膜１２６、誘電体膜１１２ａ及び第１スペーサ１２０によって絶縁されている。トンネル酸化膜１０２ａを境界としてフローティングゲート１０４ｄの下方の半導体基板１００上に形成され、該フローティングゲート１０４ｄの一部の底面及び一部の側面の境界に沿って形成されたゲート酸化膜１２６と半導体基板１００上に形成されたゲート酸化膜１２６との間には隙間が設けられており、この隙間に窒化膜１２８ａが埋め込まれて形成されているが、ゲート酸化膜１２６によって取り囲まれており、まるでフローティングされたかのような形で窒化膜（以下、「フローティング窒化膜」という）１２８ａが備えられている。フローティング窒化膜１２８ａは、横になった直角三角形状を有することができる。フローティングゲート１０４ｄの一部の底面及び一部の側面に形成されたゲート酸化膜１２６、フローティング窒化膜１２８ａの側面及び第１スペーサ１２０の側面には第２スペーサ１３０が形成されている。フローティング窒化膜１２８ａはゲート酸化膜１２６と第２スペーサ１３０によって完全に孤立している。誘電体膜１１２ａは第１酸化膜１０６、窒化膜１０８、第２酸化膜１１０が順次積層されたＯＮＯ(Oxide-Nitride-Oxide)構造を持つことができる。
第１スペーサ１２０の最下部面は、フローティングゲート１０４ｄの最上部面１０４ｄ−１よりも下方に位置し、フローティングゲート１０４ｄの最下部面１０４ｄ−２よりは上方に位置するように備えられる。
フローティングゲート１０４ｄは、両側の第１側面１０４ｄ−３は第１スペーサ１２０と接するように備えられ、両側の第２側面１０４ｄ−４間の幅は第１側面１０４ｄ−３間の幅よりも小さく、第２側面１０４ｄ−４はゲート酸化膜１２６と接するように備えられ、最下部面１０４ｄ−２はトンネル酸化膜１０２ａと接する平面から構成され、最下部面１０４ｄ−２と第２側面１０４ｄ−４間の面１０４ｄ−５は所定の勾配をもって傾いた形を有する。フローティングゲート１０４ｄの第１側面１０４ｄ−３と第２側面１０４ｄ−４間の面と第１スペーサ１２０の最下部面は面一となるように備えられる。
ゲート酸化膜１２６はフローティングゲート１０４ｄの底面及び側面と半導体基板１００上に形成されるが、ゲート酸化膜１２６は第１スペーサ１２０の最下部面、第１側面１０４ｄ−３と第２側面１０４ｄ−４間の面、第２側面１０４ｄ−４、最下部面１０４ｄ−２と第２側面１０４ｄ−４間の面１０４ｄ−５及びトンネル酸化膜１０２ａと接するように備えられる。
本発明の第１実施例に係る半導体装置のトランジスタは、３ビットセルトランジスタとして機能することができる。本発明の第１実施例に係るトランジスタのフローティングゲート１０４ｄには、トンネル酸化膜１０２ａをトンネリングするＦＮ(Fowler-Nordheim)トンネリング方式によって１ビットの電荷が格納できる。半導体基板１００とフローティングゲート１０４ｄの一部の側面及び一部の底面との間にはゲート酸化膜１２６−フローティング窒化膜１２８ａ−ゲート酸化膜１２６が形成されており、フローティング窒化膜１２８ａは熱電荷のトラップセンタ(trapcenter)として作用して１ビットの電荷を蓄えて格納することができる。フローティング窒化膜１２８ａは、フローティングゲート１０４ｄの両側面の下方にそれぞれ形成されており、各フローティング窒化膜１２８ａに１ビットの電荷が格納できる。したがって、本発明の実施例に係るトランジスタは、フローティングゲート１０４ｄ、フローティングゲート１０４ｄの両側面の下方に形成されたフローティング窒化膜１２８ａによって３ビットの電荷が格納できる構造を有する。スタック型ゲートを共通電極として使用し、スタック型ゲートの第１側面の下方に形成されたＯＮＯ膜（ゲート酸化膜１２６−フローティング窒化膜１２８ａ−ゲート酸化膜１２６）、スタック型ゲートの下方に形成されたトンネル酸化膜１０２ａ、スタック型ゲートの第２側面の下方に形成されたＯＮＯ膜（ゲート酸化膜１２６−フローティング窒化膜１２８ａ−ゲート酸化膜１２６）がそれぞれトランジスタを形成する構造、すなわち３つのトランジスタが直列連結された構造を有する。３つの直列連結されたトランジスタは同一のスタック型ゲート電極を有する。
したがって、フローティングゲート１０４ｄに電子があるときを「０」、電子がない時を「１」にしてビット１として使用することができ（或いは電子があるときと電子がないときをそれぞれ「１」と「０」状態であるとすることができる）、ＦＮトンネリング方式でトンネル酸化膜１０２ａを介してフローティングゲート１０４ｄに対して電子を注入或いは除去することができる。また、フローティングゲート１０４ｄの両側面の下方にあるフローティング窒化膜１２８ａに電子が蓄えられた場合、スタック型ゲートトランジスタのしきい値電圧が増加し、フローティング窒化膜１２８ａに電子がない場合、スタック型ゲートトランジスタのしきい値電圧が減少する。したがって、フローティング窒化膜１２８ａに電子があるときと電子がないときをそれぞれ「０」と「１」状態であるとすれば（或いは電子があるときと電子がないときをそれぞれ「１」と「０」状態であるとすることができる）、フローティング窒化膜１２８ａはそれぞれビット２またはビット３として動作することができ、ホット電子(Hot Electron)またはホットホール(Hot Hole)方式でフローティング窒化膜１２８ａに対して電子を注入または除去することができる。したがって、本発明の第１実施例に係るトランジスタは３ビットセルトランジスタとして動作することができる。
以下、本発明の第１実施例に係るトランジスタの読み取り及び書き込み動作を説明する。
以下に示す表１は本発明の第１実施例に係る３ビットセルトランジスタの動作を示す。表１において、ＶＰＧ１＞ＶＰＧ２≒ＶＰＧ３＞ＶＧＧであり、ＶＰＤ２≧ＶＰＤ１＞ＶＤＤである。
Figure 2006032895
書き込み動作（表１において、書き込み「０」）において、コントロールゲート１１４ａに第１プログラム電圧（＋ＶＰＧ１）を、ソース及びドレイン電極１２４ａに０Ｖを、半導体基板１００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、半導体基板１００またはソース／ドレイン電極１２４ａから電子がフローティングゲート１０４ｄにＦＮ(Fowler Nordheim)トンネリング方式で注入される（表１において、ビット１参照）。また、コントロールゲート１１４ａに第２プログラム電圧（＋ＶＰＧ２）を、ドレイン電極１２４ａに第１ドレイン電圧（＋ＶＰＤ１）を、ソース電極１２４ａに０Ｖを、半導体基板１００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、ドレイン電極１２４ａから高いエネルギーの電子が発生してコントロールゲート１１４ａの電界によってドレイン付近の領域からドレイン付近に位置したフローティング窒化膜１２８ａへホット電子が注入される（表１において、ビット２参照）。また、コントロールゲート１１４ａに第２プログラム電圧（＋ＶＰＧ２）を、ドレイン電極１２４ａに０Ｖを、ソース電極１２４ａに第１ドレイン電圧（＋ＶＰＤ１）を、そして半導体基板１００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、ソース電極１２４ａから高いエネルギーの電子が発生してコントロールゲート１１４ａの電界によってソース付近の領域からソース付近に位置したフローティング窒化膜１２８ａへホット電子が注入される（表１において、ビット３参照）
書き込み動作（表１において、書き込み「１」）においてコントロールゲート１１４ａに負の第１プログラム電圧（−ＶＰＧ１）を、ドレイン及びソース電極１２４ａに０Ｖを、半導体基板１００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、フローティングゲート１０４ｄにある電子が半導体基板１００またはソース／ドレイン電極１２４ａに抜け出てフローティングゲート１０４ｄにはホールが残る（表１において、ビット１参照）。また、コントロールゲート１１４ａに負の第３プログラム電圧（−ＶＰＧ３）を、ドレイン電極１２４ａに第２ドレイン電圧（＋ＶＰＤ２）を、ソース電極１２４ａに対して０Ｖを印加し或いはフローティングさせ、半導体基板１００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、ドレイン電極１２４ａから高いエネルギーのホールが発生してコントロールゲート１１４ａの電界によってドレイン付近の領域からフローティング窒化膜１２８ａへホールが注入される（表１において、ビット２参照）。また、コントロールゲート１１４ａに負の第３プログラム電圧（−ＶＰＧ３）を、ドレイン電極１２４ａに対して０Ｖを印加し或いはフローティングさせ、ソース電極１２４ａに第２ドレイン電圧（＋ＶＰＤ２）を印加し、半導体基板１００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、ソース電極１２４ａから高いエネルギーのホールが発生してコントロールゲート１１４ａの電界によってソース付近の領域からフローティング窒化膜１２８ａへホールが注入される（表１において、ビット３参照）。
（第２実施例）
図１（ｃ）は本発明の第２実施例に係る半導体装置のトランジスタを説明するために示す断面図である。
図１（ｃ）を参照すると、本発明の第２実施例に係る半導体装置のトランジスタは、半導体基板２００上にトンネル酸化膜２０２ａ、フローティングゲート２０４ｄ、誘電体膜２１２ａ、コントロールゲート２１４ａ及びキャッピング膜２１６ａが順次積層された構造のスタック型ゲートを含む。フローティングゲート２０４ｄの一部の側面、誘電体膜２１２ａの側面、コントロールゲート２１４ａの側面には第１スペーサ２２０が形成されている。スタック型ゲートの第１側面（スタック型ゲートの中心を基準として左側）には、トンネル酸化膜２０２ａ上に熱酸化膜２２２が形成され、熱酸化膜２２２及びフローティングゲート２０４ｄの第１側面の一部の底面と一部の側面にゲート酸化膜２２６が形成されている。スタック型ゲートの第２側面（スタック型ゲートの中心を基準として右側）には、フローティングゲート２０４ｄの第２側面の一部の底面及び一部の側面と該フローティングゲート２０４ｄの第２側面の下部の半導体基板２００の上にゲート酸化膜２２６が形成されている。フローティングゲート２０４ｄはトンネル酸化膜２０２ａ、ゲート酸化膜２２６、誘電体膜２１２ａ及び第１スペーサ２２０によって絶縁されている。スタック型ゲートの第２側面において、フローティングゲート２０４ｄの一部の底面及び一部の側面に形成されたゲート酸化膜２２６と、半導体基板２００上に形成されたゲート酸化膜２２６との間には隙間が設けられており、この隙間にフローティング窒化膜２２８ａが埋め込まれて形成されている。フローティング窒化膜２２８ａは横になった直角三角形状を有することができる。スタック型ゲートの第１側面において、熱酸化膜２２２上に形成されたゲート酸化膜２２６の側面、フローティング窒化膜２２８ａ及び第１スペーサ２２０の側面には第２スペーサ２３０が形成されている。スタック型ゲートの第２側面において、フローティングゲート２０４ｄの一部の側面及び一部の底面に形成されたゲート酸化膜２２６の側面、フローティング窒化膜２２８ａ及び第１スペーサ２２０の側面には第２スペーサ２３０が形成されている。スタック型ゲートの第２側面において、フローティング窒化膜２２８ａはゲート酸化膜２２６と第２スペーサ２３０によって完全に孤立している。誘電体膜２１２ａは第１酸化膜２０６、窒化膜２０８、第２酸化膜２１０が順次積層されたＯＮＯ構造を持つことができる。
即ち、第２スペーサ２３０は、フローティングゲート２０４ｄの第１側（スタック型ゲートの中心を基準として図１（ｃ）の左側）において第１スペーサ２２０の側面と、熱酸化膜２２２上に形成されたゲート酸化膜２２６の側面と、フローティングゲート２０４ｄの第２側（スタック型ゲートの中心を基準として図１（ｃ）の右側）において第１スペーサ２２０の側面と、フローティングゲート２０４ｄの一部の底面及び側面に形成されたゲート酸化膜２２６の側面と、フローティング窒化膜２２８ａの側面とに形成される。
第１スペーサ２２０の最下部面は、フローティングゲート２０４ｄの最上部面２０４ｄ−１よりも下方に位置し、フローティングゲートの最下部面２０４ｄ−２よりは上方に位置するように備えられる。
フローティングゲート２０４ｄは、両側の第１側面２０４ｄ−３は第１スペーサ２２０と接するように備えられ、第２側面２０４ｄ−４はゲート酸化膜２２６と接するように備えられ、両側の第２側面２０４ｄ−４間の幅は第１側面２０４ｄ−３間の幅よりも小さく、最下部面２０４ｄ−２はトンネル酸化膜２０２ａと接する平面から構成され、最下部面２０４ｄ−２と第２側面２０４ｄ−４間の面２０４ｄ−５は所定の勾配をもって傾いた形を有する。フローティングゲートの第１側面２０４ｄ−３と第２側面２０４ｄ−４間の面と第１スペーサ２２０の最下部面は面一となるように備えられる。
スタック型ゲートの第２側面において、ゲート酸化膜２２６は、フローティングゲート２０４ｄの一部の底面及び一部の側面と半導体基板２００上に形成されるが、ゲート酸化膜２２６は、第１スペーサ２２０の最下部面、第１側面２０４ｄ−３と第２側面２０４ｄ−４間の面、第２側面２０４ｄ−４、最下部面２０４ｄ−２と第２側面２０４ｄ−４間の面２０４ｄ−５、及びトンネル酸化膜２０２ａと接するように備えられる。スタック型ゲートの第１側面において、ゲート酸化膜２２６はフローティングゲート２０４ｄの一部の底面及び一部の側面と熱酸化膜２２２上に形成されるが、ゲート酸化膜２２６は第１側面２０４ｄ−３と第２側面２０４ｄ−４間の面、第２側面２０４ｄ−４、最下部面２０４ｄ−２と第２側面２０４ｄ−４間の面２０４ｄ−５と接するように備えられる。
本発明の第２実施例に係る半導体装置のトランジスタは、２ビットセルトランジスタとして機能することができる。本発明の第２実施例に係るトランジスタのフローティングゲート２０４ｄにはトンネル酸化膜２０２ａをトンネリングするＦＮトンネリング方式によって１ビットの電荷が格納できる。スタック型ゲートの第２側面において、半導体基板２００とフローティングゲート２０４ｄの側面及び一部の底面との間にはゲート酸化膜２２６−フローティング窒化膜２２８ａ−ゲート酸化膜２２６が形成されており、フローティング窒化膜２２８ａはトラップセンタとして作用して１ビットの電荷を格納することができる。フローティング窒化膜２２８ａは、フローティングゲート２０４ｄの側面の下方に形成されており、フローティング窒化膜２２８ａに１ビットの電荷が格納される。したがって、本発明の実施例に係るトランジスタは、フローティングゲート２０４ｄ、フローティングゲート２０４ｄの側面の下方に形成されたフローティング窒化膜２２８ａによって２ビットの電荷が格納できる構造を有する。スタック型ゲートを共通電極として用いてスタック型ゲートの第２側面の下方に形成されたＯＮＯ膜（ゲート酸化膜２２６−フローティング窒化膜２２８ａ−ゲート酸化膜２２６）、スタック型ゲートの下方に形成されたトンネル酸化膜２０２ａがそれぞれトランジスタを形成する構造、すなわち２つのトランジスタが直列連結された構造を有する。２つの直列連結されたトランジスタは同一のスタック型ゲート電極を有する。
したがって、フローティングゲート２０４ｄに電子がある時を「０」、電子がない時を「１」にしてビット１として使用することができ（或いは電子がある時と電子がない時をそれぞれ「１」と「０」状態とすることができる）、ＦＮトンネリング方式でトンネル酸化膜２０２ａを介してフローティングゲート２０４ｄに対して電子を注入または除去することができる。また、フローティングゲート２０４ｄの側面の下方にあるフローティング窒化膜２２８ａに電子が蓄えられた場合、スタック型ゲートトランジスタのしきい値電圧が増加し、フローティング窒化膜２２８ａに電子がない場合、スタック型ゲートトランジスタのしきい値電圧が減少する。したがって、フローティング窒化膜２２８ａに電子がある時と電子がない時をそれぞれ「０」と「１」状態であるとすると（或いは電子がある時と電子がない時をそれぞれ「０」と「１」状態であるとすることができる）、フローティング窒化膜２２８ａはビット２として動作することができ、ホット電子またはホットホール方式でフローティング窒化膜２２８ａに対して電子を注入または除去することができる。したがって、本発明の第２実施例に係るトランジスタは、２ビットセルトランジスタとして動作することができる。
次に、本発明の第２実施例に係るトランジスタの読み取り及び書き込み動作を説明する。
以下に示す表２は本発明の第２実施例に係る２ビットセルトランジスタの動作を示す。表２において、ＶＰＧ１＞ＶＰＧ２≒ＶＰＧ３＞ＶＧＧであり、ＶＰＤ２≧ＶＰＤ１＞ＶＤＤである。
Figure 2006032895
書き込み動作（表２において、書き込み「０」）において、コントロールゲート２１４ａに第１プログラム電圧（＋ＶＰＧ１）を、ソース及びドレイン電極２２４ａに０Ｖを、半導体基板２００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、半導体基板２００またはソース／ドレイン電極２２４ａから電子がフローティングゲート２０４ｄにＦＮ(Fowler Nordheim)トンネリング方式で注入される（表２において、ビット１参照）。また、コントロールゲート２１４ａに第２プログラム電圧（＋ＶＰＧ２）を、ドレイン電極２２４ａに第１ドレイン電圧（＋ＶＰＤ１）を、ソース電極２２４ａに０Ｖを、そして半導体基板２００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、ドレイン電極２２４ａから高いエネルギーの電子が発生してコントロールゲート２１４ａの電界によってドレイン付近の領域からドレイン付近に位置したフローティング窒化膜２２８ａへホット電子が注入される（表２において、ビット２参照）。
書き込み動作（表２において、書き込み「１」）において、コントロールゲート２１４ａに負の第１プログラム電圧（−ＶＰＧ１）を、ドレイン及びソース電極２２４ａに０Ｖを、半導体基板２００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、フローティングゲート２０４ｄにある電子が半導体基板２００またはソース／ドレイン電極２２４ａに抜け出てフローティングゲート２０４ｄにはホールが残る（表２において、ビット１参照）。また、コントロールゲート２１４ａに負の第３プログラム電圧（−ＶＰＧ３）を、ドレイン電極２２４ａに第２ドレイン電圧（＋ＶＰＤ２）を、ソース電極２２４ａに対して０Ｖを印加しまたはフローティングさせ、半導体基板２００に０Ｖまたはバックバイアス電圧（−ＶＢＢ）を印加すると、ドレイン電極２２４ａから高いエネルギーのホールが発生してコントロールゲート２１４ａの電界によってドレイン付近の領域からフローティング窒化膜２２８ａへホールが注入される（表２において、ビット２参照）。
次に、本発明の好適な実施例によって半導体装置のトランジスタを製造する方法を説明する。
（第１実施例）
図２〜図４は本発明の好適な第１実施例に係る半導体装置のトランジスタ製造方法を説明するために示した断面図である。
図２（ａ）を参照すると、まず半導体基板１００を準備する。半導体基板１００はＰ型またはＮ型基板である。図示してはいないが、半導体基板１００にはウェル（図示せず）が形成されている可能性がある。また、図示してはいないが、半導体基板１００には活性領域を限定する素子分離膜（図示せず）が形成されている可能性がある。前記素子分離膜はＬＯＣＯＳ(local oxidation of silicon)またはトレンチ素子分離工程で形成する。
半導体基板１００上にトンネル酸化膜１０２を形成する。トンネル酸化膜１０２はウェットまたはドライ酸化方式を用いて形成することができる。
トンネル酸化膜１０２の形成された半導体基板１００上にフローティングゲート用物質膜１０４を蒸着する。フローティングゲート用物質膜１０４はポリシリコン膜で形成することができる。前記ポリシリコン膜はＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガスを用いてＬＰＣＶＤ(Low Pressure-Chemical Vapor Deposition)法で形成することができる。たとえば、前記ポリシリコン膜は５８０℃〜６２０℃程度の温度と０．１Ｔｏｒｒ〜３Ｔｏｒｒ程度の低い圧力条件で形成することができる。
フローティングゲート用物質膜１０４上に誘電体膜１１２を形成する。誘電体膜１１２は第１酸化膜１０６、窒化膜１０８、第２酸化膜１１０が順次積層されたＯＮＯ(Oxide-Nitride-Oxide)構造で形成することができる。誘電体膜１１２の第１及び第２酸化膜１０６、１１０はＳｉＨ２Ｃｌ２（dichlorosilane;ＤＣＳ）とＨ２Ｏガスをソースガスとして用いて高温酸化膜（High Temperature Oxide；ＨＴＯ）で形成することができる。また、第１及び第２酸化膜１０６、１１０はウェットまたはドライ酸化方式を用いて形成することもできる。誘電体膜１１２の窒化膜１０８は反応ガスとしてＮＨ３とＳｉＨ２Ｃｌ２（dichlorosilane;ＤＣＳ）ガスを用い、０．１Ｔｏｒｒ〜３Ｔｏｒｒ程度の低い圧力と６５０℃〜８００℃程度の温度範囲でＬＰＣＶＤ方式で形成することができる。
誘電体膜１１２上にコントロールゲート用物質膜１１４を蒸着する。コントロールゲート用物質膜１１４はポリシリコン膜で形成することができる。前記ポリシリコン膜はたとえば５１０℃〜５５０℃程度の温度で０．１ｔｏｒｒ〜３ｔｏｒｒ程度の低い圧力条件で蒸着された非晶質シリコン薄膜を用いて形成することができる。
図示してはいないが、コントロールゲート用物質膜１１４上にシリサイド膜を形成することもできる。前記シリサイド膜はタングステンシリサイド膜で形成することができる。
コントロールゲート用物質膜１１４上にキャッピング膜１１６を形成する。キャッピング膜１１６はシリコン窒化膜（Ｓｉ３Ｎ４）、シリコンオキシナイトライド膜（ＳｉＯＮ）、シリコン酸化膜（ＳｉＯ２）などで形成することができる。
図２（ｂ）を参照すると、このように積層したキャッピング膜１１６、コントロールゲート用物質膜１１４、誘電体膜１１２及び一部フローティングゲート用物質膜１０４をパターニングしてキャッピング膜１１６ａ、コントロールゲート１１４ａ、誘電体膜１１２ａ及びフローティングゲート１０４ａを形成する。具体的に説明すると、まず、フォトレジストを塗布し、ゲートパターンを定義するゲートマスクを用いてパターニングしてフォトレジストパターン１１８を形成する。次に、フォトレジストパターン１１８をエッチングマスクとして用いてキャッピング膜１１６、コントロールゲート用物質膜１１４、誘電体膜１１２及びフローティングゲート用物質膜１０４を順次エッチングする。この際、フローティングゲート用物質膜１０４は所定の厚さが残るように一部分のみをパターニングしてエッチングする。フォトレジストパターン１１８を除去する。フォトレジストパターン１１８はアッシング(ashing)工程を用いて除去することができる。
ゲートスペーサ用物質膜を薄く蒸着した後、異方性ドライエッチングしてキャッピング膜１１６ａ、コントロールゲート１１４ａ、誘電体膜１１２ａ及び一部フローティングゲート１０４ａの側壁に第１スペーサ１２０を形成する。前記ゲートスペーサ用物質膜はシリコン窒化膜であってもよい。第１スペーサ１２０の最下部面はフローティングゲート１０４の上部面よりも下方に位置し、前記フローティングゲート１０４の最下部面よりは上方に位置する。
図２（ｃ）を参照すると、キャッピング膜１１６ａ及びスペーサ１２０をエッチングマスクとして用いて、残っているフローティングゲート１０４ａをエッチングする。
図３（ａ）を参照すると、フローティングゲート１０４ｂの側面及びトンネル酸化膜１０２上に熱酸化膜１２２を成長させる。熱酸化膜１２２はフローティングゲート１０４ｂの側面にも浸透して成長する。すなわち、フローティングゲート１０４ｂの側壁から該フローティングゲート１０４ｂの底面に所定の深さまで浸透して熱酸化膜１２２が成長する。熱酸化膜１２２はウェットまたはドライ酸化方式を用いて形成することができる。
ソース／ドレイン電極が形成される領域にＬＤＤ(Lightly Doped Drain)形成のために不純物をイオン注入してソース／ドレイン電極１２４を形成する。前記不純物はホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、リン（Ｐ）またはヒ素（Ａｓ）などである。たとえば、ヒ素（Ａｓ）を１０ＫｅＶ〜４０ＫｅＶのエネルギーで１Ｅ１３ａｔｏｍｓ／ｃｍ２〜５Ｅ１５ａｔｏｍｓ／ｃｍ２のドーズでイオン注入を行ってソース／ドレイン電極１２４を形成することができる。一方、前記ＬＤＤ(Lightly Doped Drain)形成のためのイオン注入は、熱酸化膜１２２を形成する前に行うこともできる。
図３（ｂ）を参照すると、熱酸化膜１２２、及び熱酸化膜１２２の下方のトンネル酸化膜１０２を同時にウェットエッチングして除去する。前記ウェットエッチングによって、フローティングゲート１０４ｃの側面から一定の部分フローティングゲート１０４ｃの下に浸透して成長した熱酸化膜１２２、及び熱酸化膜１２２と接しながら下方にあるトンネル酸化膜１０２が除去される。前記ウェットエッチングはキャッピング膜１１６ａ、第１スペーサ１２０、フローティングゲート１０４ｃ及び半導体基板１００に比べて酸化膜１２２、１０２のエッチング率が高いフッ酸（ＨＦ）溶液を用いて行うことができる。前記ウェットエッチングを行っても、フローティングゲート１０４ｃの最下部面の下方のトンネル酸化膜１０２ａは残る。
図３（ｃ）を参照すると、露出したフローティングゲート１０４ｃの側面及び底面と半導体基板１００の上部に酸化膜を成長させてゲート酸化膜１２６を形成する。この際、フローティングゲート１０４ｃの側面及び底面に成長するゲート酸化膜１２６の厚さが、半導体基板１００上に成長する厚さよりさらに大きくなるようにする。フローティングゲート１０４ｃの側面及び底面に成長したゲート酸化膜１２６と半導体基板１００上に成長したゲート酸化膜１２６との間には、所定の形状の隙間１２７が設けられる。また、ゲート酸化膜１２６の形成により、フローティングゲート１０４ｄは両側の第１側面が第１スペーサ１２０と接し、前記第１側面の幅よりも小さい両側の第２側面がゲート酸化膜１２６と接し、最下部面がトンネル酸化膜１０２ａと接し、前記最下部面と前記第２側面間の面がゲート酸化膜１２６と接しながら所定の勾配をもって傾いた形を有する。ゲート酸化膜１２６はウェットまたはドライ酸化方式を用いて形成することができる。たとえば、７５０℃〜８００℃程度の温度でウェット酸化を行い、９００℃〜９１０℃程度の温度で窒素（Ｎ２）雰囲気で２０分間〜３０分間アニーリングを行って形成することができる。
図４（ａ）を参照すると、ゲート酸化膜１２６の形成された半導体基板１００上に窒化膜１２８を蒸着する。この際、ゲート酸化膜１２６間の隙間１２７の間にも窒化膜１２８が蒸着される。窒化膜１２８はＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)法を用いて形成することができる。窒化膜１２８はシリコン窒化膜（Ｓｉ３Ｎ４）であってもよく、シリコンソースガスとしてシラン（ＳｉＨ４）またはＴＥＯＳ(Tetra Ethyl Ortho Silicate)ガスを用い、窒素ソースガスとしてＮ２Ｏ、ＮＨ３またはこれらの混合ガスを用いて形成することができる。前記シリコン窒化膜はシリコンソースガスと窒素ソースガスを注入して３００℃〜４００℃程度の温度と１Ｔｏｒｒ〜２０Ｔｏｒｒ程度の圧力で３００Ｗ〜２０００Ｗ程度の高周波パワーを印加して形成することができる。この際、シリコンソースガスの流量は５ｓｃｃｍ〜３０ｓｃｃｍ程度であり、窒素ソースガスの流量は１０ｓｃｃｍ〜１００ｓｃｃｍ程度となるようにする。シリコン窒化膜の形成時の雰囲気ガスとしてはアルゴン（Ａｒ）、ヘリウム（Ｈｅ）、窒素（Ｎ２）などのガスを用いることができる。
図４（ｂ）を参照すると、窒化膜１２８をエッチングしてゲート酸化膜１２６の隙間（図３（ｃ）の「１２７」参照）にも窒化膜１２８が残るようにする。前記エッチングによって隙間１２７に埋め込まれた窒化膜１２８がフローティングされ、このようにフローティングされた窒化膜（以下、「フローティング窒化膜」という）は電荷トラップセンタとして作用する。前記エッチングはウェットエッチングであることが好ましく、ゲート酸化膜１２６に比べて窒化膜のエッチング率が高いリン酸（Ｈ３ＰＯ４）溶液を用いることができる。
図４（ｃ）を参照すると、ゲートスペーサ用物質膜を蒸着した後、異方性ドライエッチングを行って第１スペーサ１２０、ゲート酸化膜１２６、フローティング窒化膜１２８ａの側壁に第２スペーサ１３０を形成する。前記ゲートスペーサ用物質膜はシリコン窒化膜であってもよい。第２スペーサ１３０を形成することにより、フローティング窒化膜１２８ａはゲート酸化膜１２６と第２スペーサ１３０によって完全に孤立する。
第２スペーサ１３０の形成された半導体基板１００にキャッピング膜１１６ａ及び第２スペーサ１３０をイオン注入マスクとして用いてＬＤＤ(Lightly Doped Drain)形成のためのイオン注入時よりも高濃度の不純物をイオン注入してソース／ドレイン領域にソース／ドレイン電極１２４ａを形成する。
その後、セルトランジスタの形成された半導体基板１００上に層間絶縁膜（図示せず）と、コンタクト（図示せず）と金属配線（図示せず）を形成して所望の半導体装置を製造することができる。
（第２実施例）
図５及び図６は本発明の好適な第２実施例に係る半導体装置のトランジスタ製造方法を説明するために示した断面図である。本発明の第２実施例に係る半導体装置のトランジスタ製造方法は、第１実施例において図２（ａ）〜図３（ａ）を参照して説明した工程までは第１実施例と同一なので、ここではその説明を略する。
図５（ａ）を参照すると、熱酸化膜２２２の形成された半導体基板２００上にスタック型ゲートの第１側面（スタック型ゲートの中央部分を基準として左側）を遮蔽するフォトレジストパターン２２５を形成する。フォトレジストパターン２２５をエッチングマスクとして用いて前記スタック型ゲートの第２側面（スタック型ゲートの中央部分を基準として右側）に形成された熱酸化膜２２２、及び熱酸化膜２２２の下方のトンネル酸化膜２０２を同時にウェットエッチングして除去する。前記ウェットエッチングによって、フローティングゲート側面から一定の部分フローティングゲートの下に浸透して成長した熱酸化膜２２２及び熱酸化膜２２２の下方のトンネル酸化膜２０２が除去される。前記ウェットエッチングはキャッピング膜２１６ａ、第１スペーサ２２０、フローティングゲート２０４ｃ及び半導体基板２００に比べて酸化膜２２２、２０２のエッチング率が高いＨＦ溶液を用いて行うことができる。前記ウェットエッチングを行っても、フローティングゲート２０４ｃの最下部面の下方のトンネル酸化膜２０２ａは残る。
図５（ｂ）を参照すると、フォトレジストパターン２２５を除去する。次に、半導体基板２００上にゲート酸化膜２２６を成長させる。ゲート酸化膜２２６は、スタック型ゲートの第１側面ではフローティングゲート２０４ｃの側面と底面と露出した熱酸化膜２２２上に成長し、スタック型ゲートの第２側面では露出したフローティングゲート２０４ｃの側面及び底面と半導体基板２００の上に成長する。この際、フローティングゲート２０４ｃの側面及び底面に成長するゲート酸化膜２２６の厚さが半導体基板２００上に成長する厚さよりさらに大きくなるようにする。フローティングゲート２０４ｃの側面及び底面に成長したゲート酸化膜２２６と、半導体基板上に成長したゲート酸化膜２２６との間には所定の隙間２２７が設けられる。また、ゲート酸化膜２２６の形成により、フローティングゲート２０４ｄは第１側面が第１スペーサ２２０と接し、前記第１側面の幅よりも小さい第２側面がゲート酸化膜２２６と接し、最下部面がトンネル酸化膜２０２ａと接し、前記最下部面と前記第２側面間の面がゲート酸化膜２２６と接しながら所定の勾配をもって傾いた形を有する。
図５（ｃ）を参照すると、ゲート酸化膜２２６の形成された半導体基板２００上に窒化膜２２８を蒸着する。この際、ゲート酸化膜２２６間の隙間２２７の間にも窒化膜２２８が蒸着されるようにする。
図６（ａ）を参照すると、窒化膜２２８をエッチングしてゲート酸化膜２２６の隙間（図５（ｂ）の「２２７」参照）にのみ窒化膜２２８ａが残るようにする。前記エッチングによって窒化膜２２８がフローティングされ、このようにフローティングされた窒化膜（以下、「フローティング窒化膜」という）は電荷トラップセンタとして作用する。前記エッチングはウェットエッチングであることが好ましく、ゲート酸化膜に比べて窒化膜のエッチング率が高いリン酸（Ｈ３ＰＯ４）溶液を使用することができる。
図６（ｂ）を参照すると、ゲートスペーサ用物質膜を蒸着した後、異方性ドライエッチングを行って第１スペーサ２２０、ゲート酸化膜２２６、フローティング窒化膜２２８ａの側壁に第２スペーサ２３０を形成する。前記ゲートスペーサ用物質膜はシリコン窒化膜であってもよい。第２スペーサ２３０を形成することにより、フローティング窒化膜２２８ａはゲート酸化膜２２６と第２スペーサ２３０によって完全に孤立する。
第２スペーサ２３０の形成された半導体基板２００にキャッピング膜２１６ａ及び第２スペーサ２３０をイオン注入マスクとして用いて、ＬＤＤ形成のためのイオン注入時よりも高濃度の不純物をイオン注入してソース／ドレイン領域にソース／ドレイン電極２２４ａを形成する。
その後、セルトランジスタの形成された半導体基板２００上に層間絶縁膜（図示せず）とコンタクト（図示せず）と金属配線（図示せず）を形成して所望の半導体装置を製造することができる。
以上、本発明の好適な実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されるものではなく、本発明の技術的思想の範囲から逸脱することなく、当分野で通常の知識を有する者によっていろいろの変形実施が可能である。
本発明の活用例として、半導体装置及びその製造方法に適用することが出来、さらに詳しくは、２−ビットまたは３ビットセルトランジスタとして動作することが可能な半導体素子のトランジスタ及びその製造方法に適用することが出来る。
（ａ）は通常のフラッシュメモリ素子のトランジスタ構造を示す断面図、（ｂ）は本発明の第１実施例に係る半導体装置のトランジスタを説明するために示す断面図、（ｃ）は本発明の第２実施例に係る半導体装置のトランジスタを説明するために示す断面図である。 本発明の好適な第１実施例に係る半導体装置のトランジスタ製造方法を説明するために示す断面図である。 本発明の好適な第１実施例に係る半導体装置のトランジスタ製造方法を説明するために示す断面図である。 本発明の好適な第１実施例に係る半導体装置のトランジスタ製造方法を説明するために示す断面図である。 本発明の好適な第２実施例に係る半導体装置のトランジスタ製造方法を説明するために示す断面図である。 本発明の好適な第２実施例に係る半導体装置のトランジスタ製造方法を説明するために示す断面図である。
符号の説明
１００、２００…半導体基板
１０２、２０２…トンネル酸化膜
１０４、２０４…フローティングゲート
１１２、２１２…誘電体膜
１１４、２１４…コントロールゲート
１１６、２１６…キャッピング膜
１２０、２２０…第１スペーサ
１１６、２１６…キャッピング膜
１２０、２２０…第１スペーサ
１２２、２２２…熱酸化膜
１２４、２２４…ソース／ドレイン電極
１２６、２２６…ゲート酸化膜
１２８、２２８…フローティング窒化膜
１３０、２３０…第２スペーサ

Claims (20)

  1. 半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、
    前記トンネル酸化膜を境界として前記フローティングゲートの下方の前記半導体基板上に形成され、前記フローティングゲートの一部の底面及び側面の境界に沿って形成されたゲート酸化膜と、
    前記半導体基板上に形成されたゲート酸化膜と前記フローティングゲートの一部の底面及び側面との境界に沿って形成されたゲート酸化膜の間の隙間に埋め込まれたフローティング窒化膜と、
    を有し、
    前記フローティング窒化膜が熱電荷のトラップセンタとして作用して１ビットの電荷を蓄えることが可能な半導体装置のトランジスタ。
  2. 前記フローティングゲートの一部、前記誘電体膜、前記コントロールゲートの側壁に形成された第１スペーサをさらに含むことを特徴とする請求項１記載の半導体装置のトランジスタ。
  3. 前記第１スペーサ、前記フローティングゲートの一部の底面及び側面に形成された前記ゲート酸化膜、及び前記フローティング窒化膜の側面に形成された第２スペーサをさらに含むことを特徴とする請求項１記載の半導体装置のトランジスタ。
  4. 半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、
    前記フローティングゲートの一部、前記誘電体膜、前記コントロールゲートの側壁に形成された第１スペーサと、
    前記フローティングゲートの一部の底面及び側面と前記半導体基板上に形成されたゲート酸化膜と、
    前記フローティングゲートの一部の底面と側面に形成されたゲート酸化膜と、前記半導体基板上に形成された前記ゲート酸化膜との間に隙間が設けられており、前記隙間に埋め込まれたフローティング窒化膜と、
    前記第１スペーサ、前記フローティングゲートの一部の底面及び側面に形成された前記ゲート酸化膜、及び前記フローティング窒化膜の側壁に形成された第２スペーサと、
    を有することを特徴とする半導体装置のトランジスタ。
  5. 半導体基板上にトンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されたスタック型ゲートと、
    前記フローティングゲートの一部、前記誘電体膜、前記コントロールゲートの側壁に形成された第１スペーサと、
    前記フローティングゲートの第１側の下部の前記半導体基板上に形成された熱酸化膜と、
    前記フローティングゲートの第１側の一部の底面及び側面と前記熱酸化膜上に形成され、前記フローティングゲートの第２側の一部の底面及び側面と前記フローティングゲートの第２側の下部の前記半導体基板上に形成されたゲート酸化膜と、
    前記フローティングゲートの第２側の一部の底面及び側面に形成されたゲート酸化膜と、前記フローティングゲートの第２側の下部の前記半導体基板上に形成された前記ゲート酸化膜との間に隙間が設けられており、前記隙間に埋め込まれたフローティング窒化膜と、
    前記フローティングゲートの第１側において前記第１スペーサと熱酸化膜上に形成され、前記フローティングゲートの第２側において前記第１スペーサ、前記フローティングゲートの一部の底面及び側面に形成された前記ゲート酸化膜、及び前記フローティング窒化膜の側壁に形成された第２スペーサと、
    を有することを特徴とする半導体装置のトランジスタ。
  6. 前記フローティングゲートの第２側において、前記フローティングゲートの第１側面が前記第１スペーサと接するように備えられ、第２側面は前記ゲート酸化膜と接するように備えられ、最下部面は前記トンネル酸化膜と接する平面から構成され、前記最下部面と前記第２側面間の面は所定の勾配を持つように傾いて前記ゲート酸化膜と接するように備えられたことを特徴とする請求項５記載の半導体装置のトランジスタ。
  7. 前記第１スペーサは、最下部面が、前記フローティングゲートの最上部面よりも下方に位置し、前記フローティングゲートの最下部面よりは上部に位置するように備えられたことを特徴とする請求項１、４または５のいずれか１項に記載の半導体装置のトランジスタ。
  8. 前記フローティングゲートは、両側の第１側面は前記第１スペーサと接するように備えられ、第２側面は前記ゲート酸化膜と接するように備えられ、両側の第２側面間の幅は前記第１側面間の幅よりも小さく、最下部面は前記トンネル酸化膜と接する平面から構成され、前記最下部面と前記第２側面間の面は所定の勾配を持つように傾いて備えられたことを特徴とする請求項１または請求項４記載の半導体装置のトランジスタ。
  9. 前記第１スペーサの最下部面は、前記フローティングゲートの最上部面よりも下方に位置し、前記フローティングゲートの最下部面よりは上方に位置するように備えられ、前記フローティングゲートの第１側面と、前記第２側面間の面と、前記第１スペーサの最下部面とは面一となるように備えられたことを特徴とする請求項８記載の半導体装置のトランジスタ。
  10. 前記ゲート酸化膜は、前記第１スペーサの最下部面、前記第１側面と第２側面間の面、第２側面、前記フローティングゲートの最下部面と前記第２側面間の面、及び前記トンネル酸化膜と接するように備えられたことを特徴とする請求項８記載の半導体装置のトランジスタ。
  11. 前記フローティング窒化膜は、横になった直角三角形状を有することを特徴とする請求項１、４または５のいずれか１項に記載の半導体装置のトランジスタ。
  12. 前記コントロールゲート上に形成されたキャッピング膜をさらに含むことを特徴とする請求項１、４または５のいずれか１項に記載の半導体装置のトランジスタ。
  13. 前記フローティングゲートの側面の下方の前記半導体基板に形成されたソース／ドレイン電極をさらに含むことを特徴とする請求項１、４または５のいずれか１項に記載の半導体装置のトランジスタ。
  14. 半導体基板上にトンネル酸化膜を形成する段階と、
    前記トンネル酸化膜上にフローティングゲート、誘電体膜、コントロールゲート及びキャッピング膜を積層した後パターニングしてスタック型ゲートを形成する際に、前記フローティングゲートは所定の厚さが残るように一部分のみをパターニングする段階と、
    前記キャッピング膜、前記コントロールゲート、前記誘電体膜及び前記フローティングゲートの側壁に第１スペーサを形成する段階と、
    前記キャッピング膜及び前記第１スペーサをエッチングマスクとして、残っている前記フローティングゲートをエッチングする段階と、
    前記トンネル酸化膜の上部と前記フローティングゲートの側面に酸化膜を成長させ、前記フローティングゲートの底面に所定の深さ浸透して成長した熱酸化膜を形成する段階と、
    前記熱酸化膜及び前記熱酸化膜の下方の前記トンネル酸化膜を除去する段階と、
    露出した前記フローティングゲートの側面及び底面と前記半導体基板上にゲート酸化膜を成長させながら、前記フローティングゲートの側面及び底面に形成される前記ゲート酸化膜と、前記半導体基板上に形成される前記ゲート酸化膜との間に所定の形状の隙間が設けられるようにする段階と、
    前記ゲート酸化膜が成長した半導体基板上に窒化膜を蒸着した後エッチングして、前記隙間を埋め込むフローティング窒化膜を形成する段階と、
    前記第１スペーサ、ゲート酸化膜及び前記フローティング窒化膜の側壁に第２スペーサを形成する段階と、
    を含むことを特徴とする半導体装置のトランジスタ製造方法。
  15. 半導体基板上にトンネル酸化膜を形成する段階と、
    前記トンネル酸化膜上にフローティングゲート、誘電体膜、コントロールゲート及びキャッピング膜を積層した後パターニングしてスタック型ゲートを形成する際に、前記フローティングゲートは所定の厚さが残るように一部分のみをパターニングする段階と、
    前記キャッピング膜、前記コントロールゲート、前記誘電体膜及び前記フローティングゲートの側壁に第１スペーサを形成する段階と、
    前記キャッピング膜及び前記第１スペーサをエッチングマスクとして、残っている前記フローティングゲートをエッチングする段階と、
    前記トンネル酸化膜の上部と前記フローティングゲートの側面に酸化膜を成長させ、前記フローティングゲートの底面に所定の深さ浸透して成長した熱酸化膜を形成する段階と、
    前記スタック型ゲートの第１側を遮蔽し、前記スタック型ゲートの第２側に形成された前記熱酸化膜、及び前記熱酸化膜の下方の前記トンネル酸化膜を除去する段階と、
    前記スタック型ゲートの第１側に露出した熱酸化膜の上部と前記フローティングゲートの側面及び底面にゲート酸化膜を成長させ、前記スタック型ゲートの第２側で露出した前記フローティングゲートの側面及び底面と前記半導体基板上にゲート酸化膜を成長させながら、前記フローティングゲートの側面及び底面に形成される前記ゲート酸化膜と、前記半導体基板上に形成される前記ゲート酸化膜との間に所定の形状の隙間が設けられるようにする段階と、
    前記ゲート酸化膜が成長した半導体基板上に窒化膜を蒸着した後エッチングして、前記隙間を埋め込むフローティング窒化膜を形成する段階と、
    前記第１スペーサ、ゲート酸化膜及び前記フローティング窒化膜の側壁に第２スペーサを形成する段階と、
    を含むことを特徴とする半導体装置のトランジスタ製造方法。
  16. 前記熱酸化膜を形成する段階後に、不純物をイオン注入してソース／ドレイン電極を形成する段階をさらに含むことを特徴とする請求項１４または請求項１５記載の半導体装置のトランジスタ製造方法。
  17. 前記第２スペーサを形成する段階後に、不純物をイオン注入してソース／ドレイン電極を形成する段階をさらに含むことを特徴とする請求項１４または請求項１５記載の半導体装置のトランジスタ製造方法。
  18. 前記熱酸化膜及び前記熱酸化膜の下方の前記トンネル酸化膜は、フッ酸（ＨＦ）溶液を用いてウェットエッチングで除去することを特徴とする請求項１４または請求項１５記載の半導体装置のトランジスタ製造方法。
  19. 前記窒化膜は、リン酸（Ｈ３ＰＯ４）溶液を用いてウェットエッチングし、前記隙間を埋め込むフローティング窒化膜を形成することを特徴とする請求項１４または請求項１５記載の半導体装置のトランジスタ製造方法。
  20. 前記フローティングゲートは、ポリシリコン膜で形成することを特徴とする請求項１４または請求項１５記載の半導体装置のトランジスタ製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769151B1 (ko) * 2006-09-13 2007-10-22 동부일렉트로닉스 주식회사 플래시 메모리
JP2008135457A (ja) * 2006-11-27 2008-06-12 Sharp Corp 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355580B1 (en) 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7329914B2 (en) * 2004-07-01 2008-02-12 Macronix International Co., Ltd. Charge trapping memory device with two separated non-conductive charge trapping inserts and method for making the same
JP2006253311A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体装置及びその製造方法
JP2006269814A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20070007578A1 (en) * 2005-07-07 2007-01-11 Li Chi N B Sub zero spacer for shallow MDD junction to improve BVDSS in NVM bitcell
KR100731115B1 (ko) * 2005-11-04 2007-06-22 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 그 제조 방법
US7432156B1 (en) * 2006-04-20 2008-10-07 Spansion Llc Memory device and methods for its fabrication
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100788370B1 (ko) * 2006-08-02 2008-01-02 동부일렉트로닉스 주식회사 플래시 메모리 소자의 스택 게이트 구조 및 그 형성 방법
KR100757337B1 (ko) * 2006-09-18 2007-09-11 삼성전자주식회사 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법
KR100824157B1 (ko) * 2006-10-31 2008-04-21 주식회사 하이닉스반도체 플래시 메모리 소자의 테스트 패턴 형성 방법
US7791172B2 (en) * 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
TW200843121A (en) * 2007-04-24 2008-11-01 Nanya Technology Corp Two-bit flash memory cell and method for manufacturing the same
US7749838B2 (en) * 2007-07-06 2010-07-06 Macronix International Co., Ltd. Fabricating method of non-volatile memory cell
US8093146B2 (en) * 2010-03-17 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate electrode using a hard mask with spacers
US8318575B2 (en) 2011-02-07 2012-11-27 Infineon Technologies Ag Compressive polycrystalline silicon film and method of manufacture thereof
US8643123B2 (en) * 2011-04-13 2014-02-04 Freescale Semiconductor, Inc. Method of making a semiconductor structure useful in making a split gate non-volatile memory cell
JP5998521B2 (ja) 2012-02-28 2016-09-28 セイコーエプソン株式会社 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法
TWI485812B (zh) * 2013-02-21 2015-05-21 Macronix Int Co Ltd 記憶元件及其製造方法
US8952440B2 (en) * 2013-02-22 2015-02-10 Macronix International Co., Ltd. Memory device and method of forming the same
US8962416B1 (en) * 2013-07-30 2015-02-24 Freescale Semiconductor, Inc. Split gate non-volatile memory cell
US9812577B2 (en) * 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US9728410B2 (en) * 2014-10-07 2017-08-08 Nxp Usa, Inc. Split-gate non-volatile memory (NVM) cell and method therefor
KR101601101B1 (ko) * 2014-10-27 2016-03-08 서강대학교산학협력단 전하 트랩을 이용한 메모리 소자 및 그의 제조 방법
TWI697101B (zh) * 2018-11-08 2020-06-21 華邦電子股份有限公司 半導體結構及其形成方法
US20200227552A1 (en) * 2019-01-11 2020-07-16 Vanguard International Semiconductor Corporation Semiconductor device with dielectric neck support and method for manufacturing the same
TWI685085B (zh) * 2019-02-26 2020-02-11 華邦電子股份有限公司 記憶元件及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677498A (ja) * 1992-08-28 1994-03-18 Toshiba Corp 不揮発性半導体記憶装置
JPH11289021A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ
WO2003044868A1 (en) * 2001-11-21 2003-05-30 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
JP2004056134A (ja) * 2002-07-18 2004-02-19 Hynix Semiconductor Inc フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2585180B2 (ja) * 1992-09-02 1997-02-26 三菱電機株式会社 半導体記憶装置およびその製造方法
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US6255165B1 (en) * 1999-10-18 2001-07-03 Advanced Micro Devices, Inc. Nitride plug to reduce gate edge lifting
US6238978B1 (en) * 1999-11-05 2001-05-29 Advanced Micro Devices, Inc Use of etch to blunt gate corners
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US6352895B1 (en) * 2000-03-15 2002-03-05 International Business Machines Corporation Method of forming merged self-aligned source and ONO capacitor for split gate non-volatile memory
US6967372B2 (en) * 2001-04-10 2005-11-22 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers
US6639271B1 (en) * 2001-12-20 2003-10-28 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
US6777764B2 (en) * 2002-09-10 2004-08-17 Macronix International Co., Ltd. ONO interpoly dielectric for flash memory cells and method for fabricating the same using a single wafer low temperature deposition process
US6806517B2 (en) * 2003-03-17 2004-10-19 Samsung Electronics Co., Ltd. Flash memory having local SONOS structure using notched gate and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677498A (ja) * 1992-08-28 1994-03-18 Toshiba Corp 不揮発性半導体記憶装置
JPH11289021A (ja) * 1998-04-02 1999-10-19 Hitachi Ltd 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ
WO2003044868A1 (en) * 2001-11-21 2003-05-30 Sharp Kabushiki Kaisha Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus
JP2004056134A (ja) * 2002-07-18 2004-02-19 Hynix Semiconductor Inc フラッシュメモリセル及びその製造方法とフラッシュメモリセルのプログラム／消去／読出方法

Cited By (2)

* Cited by examiner, † Cited by third party
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