CN1725514A - 半导体器件的晶体管及其制造方法 - Google Patents
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Abstract
公开了一种半导体器件及其制造方法。依据本发明，所述半导体器件的晶体管包括：一叠层型栅极，其中一隧道氧化膜、一浮置栅、一介电膜和一控制栅依序堆叠于一半导体衬底上；一栅极氧化膜，其相对于所述隧道氧化膜而形成于所述浮置栅下方的半导体衬底上，其中所述栅极氧化膜沿着所述浮置栅的部分底部及侧面的边界来形成；以及浮置氮化物膜，其填埋在所述半导体衬底上所形成的栅极氧化膜与沿着所述浮置栅的部分底部及侧面的边界所形成的栅极氧化膜之间的间隙中，其中所述浮置氮化物膜用作热电荷的俘获中心并存储1位电荷。所述半导体器件的晶体管可用作2位或3位单元晶体管。
Description
技术领域
本发明涉及一种半导体器件及其制造方法，尤其涉及一种可用作2位(2-bit)或3位(3-bit)单元晶体管的半导体器件的晶体管及其制造方法。
背景技术
通常，将半导体存储器件分类成：在停止供电时所存储的信息会被删除的易失性存储器以及即使停止供电但是仍可保存所存储的信息的非易失性存储器。非易失性存储器件包括可擦可编程只读存储器(ErasableProgrammable Read Only Memory，EPROM)、电可擦可编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)、快闪存储器等。
快闪存储器件依据单元的结构可分类成NOR型快闪存储器件及NAND型快闪存储器件。在快闪存储器件中，存储数据的存储单元包括单元晶体管。每个单元晶体管包括控制栅及浮置栅。因为通过绝缘膜利用隧穿现象(tunneling phenomenon)来存储信息，所以快闪存储器件在存储信息时需要一些时间。NOR型快闪存储器件通常用于以高速及非顺序方式读取少量的信息，而NAND型快闪存储器件通常用于以顺序方式来读取信息。然而，在将1位存储于一个单元的方法中，当增大快闪存储单元的集成度时，需要与集成度相同的单元数目。即，64Mb快闪存储器件需要226个单元。因此，为了解决这个问题，发展了多级单元(multi level cell，MLC)。已发展出一种方法，其中将快闪存储单元的阈值电压Vt划分成显示状态，而没有改变快闪单元的结构。这种方法已发展为用于NAND型快闪存储器件及NOR型快闪存储器件。
图1是典型快闪存储器件的晶体管的结构剖面图。
参考图1，传统叠层栅极型单元晶体管包括隧道氧化膜12，其形成于半导体衬底10上；浮置栅14，其形成于隧道氧化膜12上；介电膜22，其形成于浮置栅上；控制栅24，其形成于介电膜22上，覆盖膜(capping film)26，其形成于控制栅上；以及源极/漏极区域32，其以平行于浮置栅14的方式形成于形成在隧道氧化膜12下方的半导体衬底10的上方。介电膜22具有ONO(氧化物-氮化物-氧化物)结构，在此结构中依序堆叠第一氧化膜16、氮化物膜18和第二氧化膜20。热氧化膜28形成于浮置栅14、介电膜22及控制栅24的两侧。间隙壁30形成于热氧化膜28及覆盖膜26的侧壁上。
在此叠层栅极型单元晶体管中，浮置栅14是电子或空穴所存储的地方并通过隧道氧化膜12与介电膜22来绝缘。如果电子存储在浮置栅14中，则会增加叠层栅极型单元晶体管的阈值电压。相反地，如果空穴存储在浮置栅14中，则会减少叠层栅极型单元晶体管的阈值电压。假设将存储电子的状态定义为″0″，并将没有存储电子的状态定义为″1″(反之亦然)，存储在浮置栅14中的数据″0″或″1″通常可以以非限定方式来读取，并且即使在断开电源时，也可完全地保存数据。因此，此叠层栅极型单元晶体管可用作快闪存储单元。
然而，因为只有一个″0″或″1″可以存储在一个叠层栅极型单元晶体管中，所以此叠层栅极型单元晶体管只能用作一位(single-bit)晶体管。因此，需要与所要存储数据的数目一样多的晶体管。
发明内容
因此，考虑到上述问题而提出本发明，本发明的一个目的在于提供一种半导体器件的晶体管，其可以用作3位单元晶体管。
本发明的另一目的在于提供一种半导体器件的晶体管，其可以用作2位单元晶体管。
本发明的又一目的在于提供一种可用作3位单元晶体管的半导体器件的制造方法。
本发明的又一目的在于提供一种可用作2位单元晶体管的半导体器件的制造方法。
为了达到上述目的，根据本发明的一个方面，提供了一种半导体器件的晶体管，其包括：叠层型栅极，其中隧道氧化膜、浮置栅、介电膜及控制栅依序堆叠于半导体衬底上；栅极氧化膜，其相对于隧道氧化膜而形成于浮置栅下方的半导体衬底上，其中栅极氧化膜是沿着浮置栅的部分底部及侧面的边界而形成的；以及浮置氮化物膜，其填埋于形成在半导体衬底上的栅极氧化膜与沿着浮置栅的部分底部及侧面的边界所形成的栅极氧化膜之间的间隙处，其中浮置氮化物膜用作热电荷的俘获中心并存储1位电荷(1-bit charge)。
另外，根据本发明的另一方面，提供了一种半导体器件的晶体管，其包括：叠层型栅极，其中隧道氧化膜、浮置栅、介电膜及控制栅依序堆叠于半导体衬底上；第一间隙壁，其形成于部分浮置栅、介电膜以及控制栅的侧壁上；栅极氧化膜，其形成于浮置栅的部分底部及侧面以及半导体衬底上；浮置氮化物膜，在所述浮置氮化物膜中，间隙形成于浮置栅的部分底部及侧面上所形成的栅极氧化膜与半导体衬底上所形成的栅极氧化膜之间，其中浮置氮化物膜填埋于所述间隙中；以及第二间隙壁，其形成于第一间隙壁、浮置栅的部分底部及侧面上所形成的栅极氧化膜、以及浮置氮化物膜的侧壁上。
另外，根据本发明的又一方面，提供了一种半导体器件的晶体管，其包括：叠层型栅极，其中隧道氧化膜、浮置栅、介电膜及控制栅依序堆叠于半导体衬底上；第一间隙壁，其形成于部分浮置栅、介电膜以及控制栅的侧壁上；热氧化膜，其形成于浮置栅第一侧的底部的半导体衬底上；栅极氧化膜，其形成于浮置栅第一侧的部分底部及侧面以及热氧化膜上，其中栅极氧化膜还形成于浮置栅第二侧的部分底部及侧面以及浮置栅第二侧的底部的半导体衬底上；浮置氮化物膜，在所述浮置氮化物膜中，间隙形成于浮置栅第二侧的部分底部及侧面上所形成的栅极氧化膜与浮置栅第二侧的底部的半导体衬底上所形成的栅极氧化膜之间，其中浮置氮化物膜填埋于所述间隙中；以及第二间隙壁，其形成于浮置栅第一侧的第一间隙壁及热氧化膜上，并形成于浮置栅第二侧的第一间隙壁、浮置栅的底部及侧面上所形成的栅极氧化膜和浮置氮化物膜的侧壁上。
此外，根据本发明的又一方面，提供了一种半导体器件的晶体管的制造方法，其包括下列步骤：在半导体衬底上形成隧道氧化膜；在隧道氧化膜上堆叠浮置栅、介电膜、控制栅和覆盖膜并构图浮置栅、介电膜、控制栅和覆盖膜，以形成叠层型栅极，其中部分地构图浮置栅，以便保留预定厚度；在覆盖膜、控制栅、介电膜和浮置栅的侧壁上形成第一间隙壁；使用覆盖膜及第一间隙壁作为蚀刻掩模来蚀刻剩余的浮置栅；在隧道氧化膜及浮置栅的侧面上生长氧化膜，以形成以指定深度渗入浮置栅底部的热氧化膜；去除热氧化膜底部的隧道氧化膜及热氧化膜；在浮置栅的侧面及底部所形成的栅极氧化膜与半导体衬底上所形成的栅极氧化膜之间形成预定形状的间隙，同时在已暴露的浮置栅的侧面和底部以及半导体衬底上生长栅极氧化膜；在其上生长有栅极氧化膜的半导体衬底上淀积氮化物膜，由此形成用以填埋所述间隙的浮置氮化物膜；以及在第一间隙壁、栅极氧化膜及浮置氮化物膜的侧壁上形成第二间隙壁。
另外，根据本发明的又一方面，提供了一种半导体器件的晶体管的制造方法，其包括下列步骤：在半导体衬底上形成隧道氧化膜；在隧道氧化膜上堆叠浮置栅、介电膜、控制栅和覆盖膜并构图浮置栅、介电膜、控制栅和覆盖膜，以形成叠层型栅极，其中部分地构图浮置栅，以便保留预定厚度；在覆盖膜、控制栅、介电膜和浮置栅的侧壁上形成第一间隙壁；使用覆盖膜及第一间隙壁作为蚀刻掩模来蚀刻剩余的浮置栅；在隧道氧化膜及浮置栅的侧面上生长氧化膜，以形成以指定深度渗入浮置栅底部的热氧化膜；遮蔽叠层型栅极的第一侧，并去除叠层型栅极的第二侧上所形成的热氧化膜及热氧化膜底部的隧道氧化膜；在叠层型栅极的第一侧所暴露的热氧化膜、浮置栅的侧面和底部以及叠层型栅极的第二侧上生长栅极氧化膜；在浮置栅的侧面及底部所形成的栅极氧化膜与半导体衬底上所形成的栅极氧化膜之间形成预定形状的间隙，同时在已暴露的浮置栅的侧面和底部以及半导体衬底上生长栅极氧化膜；在其上生长有栅极氧化膜的半导体衬底上淀积氮化物膜并蚀刻氮化物膜以形成填埋所述间隙的浮置氮化物膜；以及在第一间隙壁、栅极氧化膜及浮置氮化物膜的侧壁上形成第二间隙壁。
附图说明
图1是一般快闪存储器件的晶体管的结构剖面图；
图2是用以说明依据本发明第一实施例的半导体器件的晶体管的图；
图3是用以说明依据本发明第二实施例的半导体器件的晶体管的图；
图4-12是依据本发明第一实施例的半导体器件的晶体管制造方法的步骤剖面图；以及
图13-17是依据本发明第二实施例的半导体器件的晶体管制造方法的步骤剖面图。
具体实施方式
现在，将参照附图来描述依据本发明的优选实施例。因为要使本领域技术人员能了解本发明而提供优选实施例，所以可以以不同方式来修改优选实施例，并且本发明的范围并不局限于稍后所描述的优选实施例。同时，如果描述一个膜位于另一个膜或半导体衬底“上”，所述一个膜可直接接触所述另一个膜或半导体衬底。或者，第三个膜可置于所述一个膜与另一个膜或半导体衬底之间。此外，在附图中，为了便于说明及清晰，夸大了每层的厚度及尺寸。相同的附图标记用以识别相同或相似的部分。
第一实施例
图2是用以说明依据本发明第一实施例的半导体器件的晶体管的图。
参考图2，依据本发明第一实施例的半导体器件的晶体管包括：叠层型栅极结构，在该结构中隧道氧化膜102a、浮置栅104d、介电膜112a、控制栅114a及覆盖膜116a依序堆叠于半导体衬底100上。在浮置栅104d的部分侧面上以及在介电膜112a和控制栅114a的侧面上形成第一间隙壁120。在浮置栅104d的部分底部及侧面上及在半导体衬底100的上方形成栅极氧化膜126。浮置栅104d是通过隧道氧化膜102a、栅极氧化膜126、介电膜112a及第一间隙壁120来绝缘。在浮置栅104d的部分底部及侧面上所形成的栅极氧化膜126与半导体衬底100上所形成的栅极氧化膜126之间形成间隙。在所述间隙之间形成氮化物膜128a。氮化物膜是由栅极氧化膜126所包围，因此氮化物膜是以浮置形式存在的氮化物膜(以下称为″浮置氮化物膜″)。浮置氮化物膜128a可以是卧式直角三角形。形成第二间隙壁130，使其相邻于浮置栅104d的部分底部及侧面上所形成的栅极氧化膜126、浮置氮化物膜128a及第一间隙壁120。浮置氮化物膜128a是通过栅极氧化膜126及第二间隙壁130所完全隔离。介电膜112a可以具有ONO(氧化物-氮化物-氧化物)结构，在该结构中依序堆叠第一氧化膜106、氮化物膜108及第二氧化膜110。
第一间隙壁120的底部是位于比浮置栅的顶部104d-1低以及比浮置栅的底部104d-2高的位置上。
浮置栅104d两侧的第一侧面104d-3形成为与第一间隙壁120相邻。在浮置栅104d两侧的第二侧面104d-4之间的宽度小于第一侧面104d-3之间的宽度。第二侧面104d-4与栅极氧化膜126接触。底部104d-2具有相邻于隧道氧化膜102a的平面。底部104d-2与第二侧面104d-4之间的面104d-5以预定斜度倾斜。浮置栅的第一侧面104d-3和第二侧面104d-4之间的面与第一间隙壁120的底部位于相同的平面上。
栅极氧化膜126形成于浮置栅104d的底部及侧面上以及半导体衬底100上方。栅极氧化膜126形成为与第一间隙壁120的底部、第一侧面104d-3和第二侧面104d-4之间的面、第二侧面104d-4、底部104d-2和第二侧面104d-4之间的面104d-5、以及隧道氧化膜102a相邻。
依据本发明第一实施例的半导体器件的晶体管可用作3位单元晶体管。通过隧穿隧道氧化膜102a的F-N(Fowler Nordheim)隧道效应，可将1位电荷存储于依据本发明第一实施例的晶体管的浮置栅104d中。栅极氧化膜126-浮置氮化物膜128a-栅极氧化膜126形成于半导体衬底100与浮置栅104d的部分侧面及底部之间。浮置氮化物膜128a可作为俘获中心并因而可存储1位电荷。浮置氮化物膜128a分别形成于浮置栅104d两侧的下方。可将1位电荷存储于浮置氮化物膜128a中。因此，依据本发明实施例的晶体管具有可通过浮置栅104d和浮置栅104d两侧的下方所形成的浮置氮化物膜128a来存储3位电荷的结构。换句话说，依据本发明实施例的晶体管具有以下结构，在该结构中，形成于叠层型栅极第一侧的底部并使用叠层型栅极作为共用电极的ONO膜(栅极氧化膜126-浮置氮化物膜128a-栅极氧化膜126)、形成于叠层型栅极底部的隧道氧化膜102a、以及形成于叠层型栅极第二侧的底部的ONO膜(栅极氧化膜126-浮置氮化物膜128a-栅极氧化膜126)分别构成晶体管，即，三个晶体管串联连接。串联连接的三个晶体管具有相同的叠层型栅极电极。
因此，假设将电子存储在浮置栅104d中的状态定义为″0″并将电子未存储在浮置栅104d中的状态定义为″1″(反之亦然)，本发明的晶体管可用作位-1(bit-1)。可通过F-N隧道效应经由隧道氧化膜102a将电子注入浮置栅104d或从浮置栅104d删除电子。此外，如果将电子存储在位于浮置栅104d两侧下方的浮置氮化物膜128a中，则会增大叠层型栅极晶体管的阈值电压。如果电子没有存储在浮置氮化物膜128a中，则会减小叠层型栅极晶体管的阈值电压。因此，假设将电子存储在浮置氮化物膜128a中的状态定义为″0″并将电子未存储在浮置氮化物膜128a中的状态定义为″1″(反之亦然)，则浮置氮化物膜128a可用作位-2或位-3。因此，可通过热电子或热空穴方法将电子注入浮置氮化物膜128a或从浮置氮化物膜128a删除电子。因此，依据本发明第一实施例的晶体管可用作3位单元晶体管。
以下，将描述依据本发明第一实施例的晶体管的读取及写入操作。
下面的表1表示依据本发明第一实施例的3位单元晶体管的操作。在表1中，VPG1＞VPG2VPG3＞VGG并且VPD2≥VPD1＞VDD。
【表1】
| 控制栅 | 漏极 | 源极 | 半导体衬底 | ||
| 读取 | VGG | VDD | 0V | 0V或-VBB | |
| 写入″0″ | 位-1 | VPG1 | 0V | 0V | 0V或-VBB |
| 位-2 | VPG2 | VPD1 | 0V | 0V或-VBB | |
| 位-3 | VPG2 | 0V | VPD1 | 0V或-VBB | |
| 写入″1″ | 位-1 | -VPG1 | 0V | 0V | 0V或-VBB |
| 位-2 | -VPG3 | VPD2 | 0V或浮置 | 0V或-VBB | |
| 位-3 | -VPG3 | 0V或浮置 | VPD2 | 0V或-VBB | |
在写入操作(表1中的写入″0″)中，如果将第一编程电压+VPG1施加至控制栅114a，将0V施加至源极和漏极电极124a，并将0V或反向偏压-VBB施加至半导体衬底100，则电子通过F-N隧道效应从半导体衬底100或源极/漏极电极124a注入至浮置栅104d(见表1中的″位-1″)。并且，如果将第二编程电压+VPG2施加至控制栅114a，将第一漏极电压+VPD1施加至漏极电极124a，将0V施加至源极电极124a，并将0V或反向偏压-VBB施加至半导体衬底100，则可从漏极电极124a产生高能电子并因而将热电子通过控制栅114a的电场从漏极周围的区域注入至位于漏极周围的浮置氮化物膜128a(见表1中的″位-2″)。另外，如果将第二编程电压+VPG2施加至控制栅114a，将0V施加至漏极电极124a，将第一漏极电压+VPD1施加至源极电极124a，并将0V或反向偏压-VBB施加至半导体衬底100，则可从源极电极124a产生高能电子并因而将热电子通过控制栅114a的电场从源极周围的区域注入至位于源极周围的浮置氮化物膜128a(见表1中的″位-3″)。
在写入操作(表1中的写入″1″)中，如果将负的第一编程电压-VPG1施加至控制栅114a，将0V施加至漏极和源极电极124a，并将0V或反向偏压-VBB施加至半导体衬底100，则浮置栅104d中的电子会离开以到达半导体衬底100或源极/漏极电极124a并因而使空穴保留在浮置栅104d中(见表1中的″位-1″)。并且，如果将负的第三编程电压-VPG3施加至控制栅114a，将第二漏极电压+VPD2施加至漏极电极124a，将0V施加至源极电极124a或使其浮置，并将0V或反向偏压-VBB施加至半导体衬底100，则可从漏极电极124a产生高能空穴并因而使空穴通过控制栅114a的电场从漏极周围的区域注入浮置氮化物膜128a(见表1中的″位-2″)。另外，如果将负的第三编程电压-VPG3施加至控制栅114a，将0V施加至漏极电极124a或使其浮置，将第二漏极电压+VPD2施加至源极电极124a，并将0V或反向偏压-VBB施加至半导体衬底100，则可从源极电极124a产生高能空穴并因而使空穴通过控制栅114a的电场从源极周围的区域注入到浮置氮化物膜128a(见表1中的″位-3″)。
第二实施例
图3是用以说明依据本发明第二实施例的半导体器件的晶体管的图。
参考图3，依据本发明第二实施例的半导体器件的晶体管包括：叠层型栅极结构，在该结构中隧道氧化膜202a、浮置栅204d、介电膜212a、控制栅214a及覆盖膜216a依序堆叠于半导体衬底200上。在浮置栅204d的部分侧面以及介电膜212a和控制栅214a的侧面上形成第一间隙壁220。在叠层型栅极的第一侧(相对于叠层型栅极的左侧)，热氧化膜222形成于隧道氧化膜202a上，并且栅极氧化膜226形成于热氧化膜222的部分侧面以及浮置栅204d的部分底部及侧面上。在叠层型栅极的第二侧(相对于叠层型栅极的右侧)，栅极氧化膜226形成于浮置栅204d的部分底部及侧面以及半导体衬底200上方。浮置栅204d通过隧道氧化膜202a、栅极氧化膜226、介电膜212a及第一间隙壁220来绝缘。在叠层型栅极的第二侧，在浮置栅204d的部分底部及侧面上所形成的栅极氧化膜226与半导体衬底200上所形成的栅极氧化膜226之间形成间隙。在间隙中形成氮化物膜228a。在叠层型栅极的第二侧，第二间隙壁230形成为与浮置栅204d的部分底部及侧面上所形成的栅极氧化膜226、浮置氮化物膜228a及第一间隙壁220相邻。在叠层型栅极的第二侧，浮置氮化物膜228a通过栅极氧化膜226及第二间隙壁230而完全隔离。介电膜212a可以具有ONO(氧化物-氮化物-氧化物)结构，在该结构中依序堆叠第一氧化膜206、氮化物膜208及第二氧化膜210。
第一间隙壁220的底部位于比浮置栅的顶部204d-1低以及比浮置栅的底部204d-2高的位置上。
浮置栅204d两侧的第一侧面204d-3形成为与第一间隙壁220相邻，并且第二侧面204d-4形成为与栅极氧化膜226相邻。在浮置栅204d两侧的第二侧面204d-4之间的宽度小于第一侧面204d-3之间的宽度。底部204d-2具有相邻于隧道氧化膜202a的平面。底部204d-2与第二侧面204d-4之间的面204d-5以预定斜度来倾斜。浮置栅的第一侧面204d-2和第二侧面204d-3之间的面与第一间隙壁220的底部位于相同的平面上。
在叠层型栅极的第二侧，栅极氧化膜226形成于浮置栅204d的部分底部及侧面上以及半导体衬底200上方。栅极氧化膜226形成为与第一间隙壁220的底部、第一侧面204d-3和第二侧面204d-4之间的面、第二侧面204d-4、底部204d-2和第二侧面204d-4之间的面204d-5以及隧道氧化膜202a相邻。在叠层型栅极的第一侧，栅极氧化膜226形成于浮置栅204d的部分底部及侧面以及热氧化膜222上方。栅极氧化膜226形成为与第一侧面204d-3和第二侧面204d-4之间的面以及第二侧面204d-4、底部204d-2和第二侧面204d-4之间的面204d-5相接触。
依据本发明第二实施例的半导体器件的晶体管可用作2位单元晶体管。通过隧穿隧道氧化膜202a的F-N(Fowler Nordheim)隧道效应可将1位电荷存储在依据本发明第二实施例的晶体管的浮置栅204d中。在叠层型栅极的第二侧，栅极氧化膜226-浮置氮化物膜228a-栅极氧化膜226形成于半导体衬底200与浮置栅204d的部分侧面及底部之间。浮置氮化物膜228a可用作俘获中心并因而存储1位电荷。浮置氮化物膜228a形成于浮置栅204d的侧面下方，并且1位电荷存储于浮置氮化物膜228a中。因此，依据本发明第二实施例的晶体管具有可通过浮置栅204d及浮置栅204d的侧面下方所形成的浮置氮化物膜228a来存储2位电荷的结构。换句话说，依据本发明实施例的晶体管具有以下结构，在该结构中形成在叠层型栅极第一侧的侧面下方并使用叠层型栅极作为共用电极的ONO膜(栅极氧化膜226-浮置氮化物膜228a-栅极氧化膜226)以及形成在叠层型栅极下方的隧道氧化膜202a分别形成晶体管，即，两个晶体管串联连接。串联连接的两个晶体管具有相同的叠层型栅极电极。
因此，假设将电子存储在浮置栅204d中的状态定义为″0″并将电子未存储在浮置栅204d中的状态定义为″1″(反之亦然)，则本发明的晶体管可用作位-1。可通过F-N隧道效应通过隧道氧化膜202a将电子注入浮置栅204d或从浮置栅204d删除电子。此外，如果电子存储在位于浮置栅204d的侧面下方的浮置氮化物膜228a中，则会增大叠层型栅极晶体管的阈值电压。相反，如果电子没有存储在浮置氮化物膜228a中，则会减小叠层型栅极晶体管的阈值电压。因此，假设将电子存储在浮置氮化物膜228a中的状态定义为″0″并将电子未存储在浮置氮化物膜228a中的状态定义为″1″(反之亦然)，则浮置氮化物膜228a可用作位-2。因此，可通过热电子或热空穴方法将电子注入浮置氮化物膜228a或从浮置氮化物膜228a删除电子。因此，依据本发明第二实施例的晶体管可用作2位单元晶体管。
现将描述依据本发明第二实施例的晶体管的读取及写入操作。
表2表示了依据本发明第二实施例的2位单元晶体管的操作。在表2中，VPG1＞VPG2VPG3＞VGG并且VPD2≥VPD1＞VDD。
【表2】
| 控制栅 | 漏极 | 源极 | 半导体衬底 | ||
| 读取 | VGG | VDD | 0V | 0V或-VBB | |
| 写入″0″ | 位-1 | VPG1 | 0V | 0V | 0V或-VBB |
| 位-2 | VPG2 | VPD1 | 0V | 0V或-VBB | |
| 写入″1″ | 位-1 | -VPG1 | 0V | 0V | 0V或-VBB |
| 位-2 | -VPG3 | VPD2 | 0V或浮置 | 0V或-VBB | |
在写入操作(表2中的写入″0″)中，如果将第一编程电压+VPG1施加至控制栅214a，将0V施加至源极和漏极电极224a，并将0V或反向偏压-VBB施加至半导体衬底200，则可将电子通过F-N隧道效应从半导体衬底200或源极/漏极电极224a注入至浮置栅204d(见表2中的″位-1″)。并且，如果将第二编程电压+VPG2施加至控制栅214a，将第一漏极电压+VPD1施加至漏极电极224a，将0V施加至源极电极224a，并将0V或反向偏压-VBB施加至半导体衬底200，则可从漏极电极224a产生高能电子并因而将热电子通过控制栅214a的电场从漏极周围的区域注入至漏极周围的浮置氮化物膜228a(见表2中的″位-2″)。
在写入操作(表2中的写入″1″)中，如果将负的第一编程电压-VPG1施加至控制栅214a，将0V施加至源极和漏极电极224a，并将0V或反向偏压-VBB施加至半导体衬底200，则浮置栅204d中的电子会朝向半导体衬底200或源极/漏极电极224a离开并因而使空穴保留在浮置栅204d中(见表2中的″位-1″)。此外，如果将负的第三编程电压-VPG3施加至控制栅214a，将第二漏极电压+VPD2施加至漏极电极224a，将0V施加至源极电极224a或使其浮置，并将0V或反向偏压-VBB施加至半导体衬底200，则可从漏极电极224a产生高能空穴并因而将空穴通过控制栅214a的电场从漏极周围的区域注入浮置氮化物膜228a(见表2中的″位-2″)。
现将描述依据本发明优选实施例的半导体器件的晶体管的制造方法。
第一实施例
图4-12是表示依据本发明第一实施例的半导体器件的晶体管的制造方法的步骤剖面图。
参考图4，制备半导体衬底100。半导体衬底100可以是P型或N型衬底。虽然未显示于图中，可在半导体衬底100中形成阱区(未显示)。同样地，虽然未显示于图中，可在半导体衬底100中形成界定有源区的隔离膜(未显示)。隔离膜是通过硅的局部氧化法(Local Oxidation of Silicon，LOCOS)或沟槽隔离工艺所形成。在半导体衬底100上形成隧道氧化膜102。隧道氧化膜102可通过湿式或干式氧化工艺所形成。
在形成有隧道氧化膜102的半导体衬底100上淀积用于浮置栅的材料膜104。用于浮置栅的材料膜104可使用多晶硅膜来形成。多晶硅膜可以通过低压化学汽相淀积(LP-CVD)方法使用SiH4或Si2H6和PH3气体来形成。例如，多晶硅膜可在约580-620℃的温度下以及约0.1-3Torr的低压范围中形成。
在用于浮置栅的材料膜104上形成介电膜112。介电膜112可具有ONO(氧化物-氮化物-氧化物)结构，在该结构中依序堆叠第一氧化膜106、氮化物膜108及第二氧化膜110。介电膜112的第一及第二氧化膜106及110可使用SiH2Cl2(二氯甲硅烷，DCS)和H2O气体作为源气体(source gas)利用高温氧化物(HTO)来形成。此外，第一及第二氧化膜106及110可通过湿式或干式氧化工艺来形成。介电膜112的氮化物膜108可通过使用NH3和SiH2Cl2(二氯甲硅烷，DCS)作为反应气体的LP-CVD方法在约0.1-3Torr的低压范围及约650-800℃的温度范围中所形成。
在介电膜112上淀积用于控制栅的材料膜114。用于控制栅的材料膜114可使用多晶硅膜来形成。多晶硅膜可使用例如在约510℃-550℃的温度及约0.1-3Torr的低压下淀积的非晶硅薄膜所形成。
虽然未显示于图中，但可在用于控制栅的材料膜114上形成硅化物膜。硅化物膜可使用钨硅化物膜(tungsten silicide film)来形成。
在用于控制栅的材料膜114上形成覆盖膜116。覆盖膜116可使用氮化硅膜(Si3N4)、氮氧化硅膜(SiON)、氧化硅膜(SiO2)等来形成。
参考图5，构图覆盖膜116、用于控制栅的材料膜114、介电膜112以及部分用于浮置栅的材料膜104，以形成覆盖膜116a、控制栅114a、介电膜112a及浮置栅104a。更具体而言，首先涂覆光致抗蚀剂，然后使用定义栅极图案的栅极掩模构图光致抗蚀剂，由此形成光致抗蚀剂图案118。之后，使用光致抗蚀剂图案118作为蚀刻掩模，依序蚀刻覆盖膜116、用于控制栅的材料膜114、介电膜112以及用于浮置栅的材料膜104。此时，部分地蚀刻用于浮置栅的材料104，以便保留预定厚度。然后，去除光致抗蚀剂图案118。可使用灰化工艺(ashing process)来去除光致抗蚀剂图案118。
在薄薄地淀积用于栅极间隙壁的材料膜之后，通过各向异性干式蚀刻工艺在覆盖膜116a、控制栅114a、介电膜112a以及部分浮置栅104a的侧壁上形成第一间隙壁120。用于栅极间隙壁的材料膜可以是氮化硅膜。第一间隙壁120的底部位于比浮置栅104的顶部低并且比浮置栅104的底部高的位置上。
参考图6，使用覆盖膜116a及间隙壁120作为蚀刻掩模来蚀刻剩余的浮置栅104a。
参考图7，在浮置栅104b的侧面和隧道氧化膜102上生长热氧化膜122。热氧化膜122也会穿入浮置栅104b的底部。即，氧化膜122从浮置栅104b的侧壁生长到指定深度中。热氧化膜122可使用湿式或干式氧化工艺来形成。
为了在源极/漏极电极所要形成的区域中形成轻掺杂漏极(LightlyDoped Drain，LDD)，注入杂质以形成源极/漏极电极124。此时，杂质可以是硼(B)、氟硼酸盐(BF2)、磷(P)、砷(As)等。例如，源极/漏极电极124可使用10～40KeV能级的砷(As)以1E13-5E15原子/厘米2的掺质剂量通过离子注入工艺而形成。同时，可在形成热氧化膜122之前，进行用于形成LDD的离子注入工艺。
参考图8，通过湿式蚀刻同时去除热氧化膜122以及在热氧化膜122下面的隧道氧化膜102。通过湿式蚀刻去除从浮置栅的侧面生长到浮置栅底部指定部分的热氧化膜122以及热氧化膜122下面的隧道氧化膜102。湿式蚀刻可使用HF溶液来实施，与覆盖膜116a、第一间隙壁120、浮置栅104c及半导体衬底100相比，HF溶液对氧化膜122及102具有高蚀刻率。虽然执行湿式蚀刻，但是仍然保留在浮置栅104c底部的隧道氧化膜102a。
参考图9，在暴露的浮置栅104c的侧面和底部以及半导体衬底100上生长氧化膜，以形成栅极氧化膜126。此时，优选在暴露的浮置栅104c的侧面及底部上所生长的栅极氧化膜126比在半导体衬底100上所生长的栅极氧化膜126厚。在暴露的浮置栅104c的侧面及底部上所生长的栅极氧化膜126与在半导体衬底上所生长的栅极氧化膜126之间形成有指定间隙127。此外，通过栅极氧化膜126的形成，浮置栅104d具有以下结构：浮置栅104d两侧的第一侧面与第一间隙壁120接触，浮置栅104d两侧的第二侧面与栅极氧化膜126接触，其中第二侧面的宽度比第一侧面的宽度窄，浮置栅104d的底部与隧道氧化膜102a接触，并且浮置栅104d的底部与第二侧面之间的面具有预定斜度的倾斜形状且与栅极氧化膜126接触。栅极氧化膜126可通过湿式或干式氧化工艺来形成。例如，可在约750℃-800℃的温度范围内执行湿式氧化工艺，并在约900℃-910℃的温度范围及氮(N2)气氛下执行20-30分钟的退火。
参考图10，在形成有栅极氧化膜126的半导体衬底100上淀积氮化物膜128。此时，氮化物膜128也淀积于栅极氧化膜126之间的间隙127中。氮化物膜128可通过等离子增强化学汽相淀积(PE-CVD)方法来形成。氮化物膜128可以是氮化硅膜(Si3N4)，并可使用硅烷(SiH4)或TEOS(原硅酸四乙酯)气体作为硅源气体并使用N2O、NH3或其组合作为氮源气体来形成。氮化硅膜可通过在约300-400℃的温度范围及约1-20Torr的压力范围内施加约300-2000W的RF功率来注入硅源气体及氮源气体而形成。此时，硅源气体的流速约为5-30sccm，以及氮源气体的流速约为10-100sccm。在氮化硅膜的形成中，氩(Ar)、氦(He)、氮(N2)等可用作周围气体。
参考图11，蚀刻氮化物膜128，从而只在栅极氧化膜126的间隙(见图9中的′127′)中留下氮化物膜128。蚀刻使氮化物膜128浮置。因此，浮置的氮化物膜(以下称为″浮置氮化物膜″)用作电荷俘获中心。蚀刻优选为湿式蚀刻并可使用磷酸(H3PO4)溶液，其中与栅极氧化膜126相比，磷酸溶液对氮化物膜具有高蚀刻率。
参考图12，在淀积用于栅极间隙壁的材料膜之后，执行各向异性干式蚀刻，以在第一间隙壁120、栅极氧化膜126及浮置氮化物膜128a的侧壁上形成第二间隙壁130。用于栅极间隙壁的材料膜可以是氮化硅膜。通过形成第二间隙壁130，浮置氮化物膜128a被栅极氧化膜126及第二间隙壁130完全地隔离。
使用覆盖膜116a及第二间隙壁130作为离子注入掩模，将杂质注入至已形成有第二间隙壁130的半导体衬底100中，其中杂质的浓度比形成LDD时的离子注入浓度高，由此在源极/漏极区域中形成源极/漏极电极124a。
之后，在已形成有单元晶体管的半导体衬底100上形成层间绝缘膜(未显示)、接触(未显示)及金属线(未显示)，由此完成预期的半导体器件。
第二实施例
图13-17是依据本发明第二实施例的半导体器件的晶体管的制造方法的步骤剖面图。
除参照图4-7所描述的工艺，依据本发明第二实施例的半导体器件的晶体管的制造方法与第一实施例的方法相同。因而，为了避免赘述，将省略对相同部分的说明。
参考图13，在已形成有热氧化膜222的半导体衬底200上形成遮蔽叠层型栅极的第一侧(相对于叠层型栅极中心的左侧)的光致抗蚀剂图案225。使用光致抗蚀剂图案225作为蚀刻掩模通过湿式蚀刻同时去除叠层型栅极第二侧(相对于叠层型栅极中心的右侧)中所形成的热氧化膜222以及热氧化膜222下面的隧道氧化膜202。通过湿式蚀刻去除从浮置栅的侧壁生长到浮置栅底部的热氧化膜222以及热氧化膜222下面的隧道氧化膜202。湿式蚀刻可使用HF溶液来执行，其中与覆盖膜216a、第一间隙壁220、浮置栅204c及半导体衬底200相比，HF溶液对氧化膜222及202具有高蚀刻率。虽然进行湿式蚀刻，但是不蚀刻浮置栅204c的底部下面的隧道氧化膜202a。
参考图14，去除光致抗蚀剂图案225。然后，在半导体衬底200上生长栅极氧化膜226。栅极氧化膜226生长于浮置栅204c的侧面和底部以及叠层型栅极第一侧的热氧化膜222上。在叠层型栅极的第二侧，栅极氧化膜226生长于浮置栅204c的侧面和底部以及半导体衬底200上。此时，优选的是浮置栅204c的侧面及底部所生长的栅极氧化膜226的厚度大于半导体衬底200上所形成的栅极氧化膜226的厚度。在浮置栅204c的侧面及底部上所生长的栅极氧化膜226与半导体衬底上所生长的栅极氧化膜226之间形成有指定间隙227。此外，通过栅极氧化膜226的形成，浮置栅204d具有以下结构：浮置栅204d的第一侧面与第一间隙壁220接触，浮置栅204d的第二侧面与栅极氧化膜226接触，其中第二侧面的宽度比第一侧面的宽度窄，浮置栅204d的底部与隧道氧化膜202a接触，并且浮置栅204d的底部与第二侧面之间的面具有预定斜度的倾斜形状同时与栅极氧化膜226接触。
参考图15，在形成有栅极氧化膜226的半导体衬底200上淀积氮化物膜228。此时，氮化物膜228还淀积于栅极氧化膜226之间的间隙227中。
参考图16，蚀刻氮化物膜228，从而只在栅极氧化膜226的间隙(见图14中的′227′)中留下氮化物膜228。蚀刻使氮化物膜228浮置。因此，浮置的氮化物膜(以下称为″浮置氮化物膜″)用作电荷俘获中心。蚀刻优选为湿式蚀刻并可使用磷酸(H3PO4)溶液，其中与栅极氧化膜226相比，磷酸溶液对氮化物膜具有高蚀刻率。
参考图17，在淀积用于栅极间隙壁的材料膜之后，进行各向异性干式蚀刻，从而在第一间隙壁220、栅极氧化膜226及浮置氮化物膜228a的侧壁上形成第二间隙壁230。用于栅极间隙壁的材料膜可以是氮化硅膜。通过形成第二间隙壁230，浮置氮化物膜228a被栅极氧化膜226及第二间隙壁230完全地隔离。
使用覆盖膜216a及第二间隙壁230作为离子注入掩模，将杂质注入至其中已形成有第二间隙壁230的半导体衬底200中，其中杂质的浓度比形成LDD时的离子注入浓度高，由此在源极/漏极区域中形成源极/漏极电极224a。
之后，在已形成有单元晶体管的半导体衬底200上形成层间绝缘膜(未显示)、接触(未显示)及金属线(未显示)，由此完成预期的半导体器件。
如上所述，依据本发明的半导体器件的晶体管可用作2位或3位单元，并且可在一个晶体管中存储2位或3位。在1Gb快闪存储器件的情况下，与由传统一位单元所构成的快闪存储器件相比，单元晶体管的数目可减少至1/3至1/2。因此，可将单元面积减少至1/3～1/2。
此外，依据本发明，可实现高密度的2位单元或3位单元，因而可节省制造成本。因此，在电荷存储/保持及编程时间方面，与传统快闪存储单元相比，可实现高集成度的快闪存储单元。
尽管已参考优选实施例进行了以上说明，但应理解的是，本领域技术人员可在不脱离本发明和所附权利要求的精神及范围的前提下对本发明进行变更和修改。
Claims (20)
1.一种半导体器件的晶体管，包括：
一叠层型栅极，在所述叠层型栅极中，一隧道氧化膜、一浮置栅、一介电膜和一控制栅依序堆叠于一半导体衬底上；
一栅极氧化膜，其相对于所述隧道氧化膜而形成于所述浮置栅下方的半导体衬底上，其中所述栅极氧化膜是沿着所述浮置栅的部分底部及侧面的边界而形成；以及
浮置氮化物膜，其填埋在所述半导体衬底上所形成的栅极氧化膜与沿着所述浮置栅的部分底部及侧面的边界所形成的栅极氧化膜之间的间隙中，
其中所述浮置氮化物膜用作热电荷的俘获中心并存储1位电荷。
2.如权利要求1所述的晶体管，还包括第一间隙壁，其形成于部分所述浮置栅、所述介电膜以及所述控制栅的侧壁上。
3.如权利要求1所述的晶体管，还包括第二间隙壁，其形成于所述第一间隙壁、所述浮置栅的部分底部及侧面上所形成的栅极氧化膜以及所述浮置氮化物膜的侧面上。
4.一种半导体器件的晶体管，包括：
一叠层型栅极，在所述叠层型栅极中，一隧道氧化膜、一浮置栅、一介电膜和一控制栅依序堆叠于一半导体衬底上；
第一间隙壁，其形成于部分所述浮置栅、所述介电膜以及所述控制栅的侧壁上；
一栅极氧化膜，其形成于所述浮置栅的部分底部及侧面以及所述半导体衬底上；
浮置氮化物膜，其中在所述浮置栅的部分底部及侧面上所形成的栅极氧化膜与所述半导体衬底上所形成的栅极氧化膜之间形成间隙，其中所述浮置氮化物膜填埋于所述间隙中；以及
第二间隙壁，其形成于所述第一间隙壁、所述浮置栅的部分底部及侧面上所形成的栅极氧化膜、以及所述浮置氮化物膜的侧壁上。
5.一种半导体器件的晶体管，包括：
一叠层型栅极，在所述叠层型栅极中，一隧道氧化膜、一浮置栅、一介电膜和一控制栅依序堆叠于一半导体衬底上；
第一间隙壁，其形成于部分所述浮置栅、所述介电膜以及所述控制栅的侧壁上；
一热氧化膜，其形成于所述浮置栅第一侧的底部的半导体衬底上；
一栅极氧化膜，其形成于所述浮置栅第一侧的部分底部及侧面以及所述热氧化膜上，其中所述栅极氧化膜还形成于所述浮置栅第二侧的部分底部及侧面以及所述浮置栅第二侧的底部的半导体衬底上；
浮置氮化物膜，其中在所述浮置栅第二侧的部分底部及侧面上所形成的栅极氧化膜与所述浮置栅第二侧的底部的半导体衬底上所形成的栅极氧化膜之间形成间隙，其中所述浮置氮化物膜填埋于所述间隙中；以及
第二间隙壁，其形成于所述浮置栅第一侧的第一间隙壁及热氧化膜上并形成于所述浮置栅第二侧的第一间隙壁、所述浮置栅的底部及侧面上所形成的栅极氧化膜以及所述浮置氮化物膜的侧壁上。
6.如权利要求5所述的晶体管，其中在所述浮置栅的第二侧，所述浮置栅的第一侧面设置为与所述第一间隙壁接触，第二侧面设置为与所述栅极氧化膜接触，所述底部设置为与所述隧道氧化膜接触的平面，并且所述底部与所述第二侧面之间的面以一指定的斜度倾斜并接触所述栅极氧化膜。
7.如权利要求1、4和5中任何一项所述的晶体管，其中所述第一间隙壁的底部位于比所述浮置栅的顶部低并且比所述浮置栅的底部高的位置上。
8.如权利要求1或4所述的晶体管，其中在所述浮置栅中，所述浮置栅两侧的第一侧面与所述第一间隙壁接触，所述第二侧面设置为与所述栅极氧化膜接触，在两侧的所述第二侧面之间的宽度小于所述第一侧面之间的宽度，所述底部设置为与所述隧道氧化膜接触的平面，并且所述底部与所述第二侧面之间的面以一指定的斜度倾斜并与所述栅极氧化膜接触。
9.如权利要求8所述的晶体管，其中所述第一间隙壁的底部位于比所述浮置栅的顶部低并且比所述浮置栅的底部高的位置上，所述浮置栅的第一侧面与第二侧面之间的面和所述第一间隙壁的底部位于相同的平面上。
10.如权利要求5所述的晶体管，其中所述栅极氧化膜与所述第一间隙壁的底部、所述第一侧面与所述第二侧面之间的面、所述第二侧面、所述浮置栅的底部与所述第二侧面之间的面以及所述隧道氧化膜接触。
11.如权利要求1、4和5中任何一项所述的晶体管，其中所述浮置氮化物膜具有卧式直角三角形形状。
12.如权利要求1、4和5中任何一项所述的晶体管，还包括一覆盖膜，其形成于所述控制栅上。
13.如权利要求1、4和5中任何一项所述的晶体管，还包括源极/漏极电极，其形成于所述浮置栅下侧的半导体衬底中。
14.一种半导体器件的晶体管的制造方法，包括下列步骤：
在一半导体衬底上形成一隧道氧化膜；
在所述隧道氧化膜上堆叠一浮置栅、一介电膜、一控制栅以及一覆盖膜并构图所述浮置栅、所述介电膜、所述控制栅和所述覆盖膜以形成一叠层型栅极，其中部分地构图所述浮置栅，从而保留预定的厚度；
在所述覆盖膜、所述控制栅、所述介电膜和所述浮置栅的侧壁上形成第一间隙壁；
使用所述覆盖膜和所述第一间隙壁作为蚀刻掩模来蚀刻所述剩余的浮置栅；
在所述隧道氧化膜上和所述浮置栅的侧面生长一氧化膜，从而形成以指定的深度渗入到所述浮置栅底部的一热氧化膜；
去除所述热氧化膜底部的所述隧道氧化膜及所述热氧化膜；
在所述浮置栅的侧面及底部所形成的栅极氧化膜与所述半导体衬底上所形成的栅极氧化之间形成预定形状的间隙，同时在所述暴露的浮置栅的侧面及底部上和所述半导体衬底上生长一栅极氧化膜；
在生长有所述栅极氧化膜的半导体衬底上淀积一氮化物膜，由此形成浮置氮化物膜以填埋所述间隙；以及
在所述第一间隙壁、所述栅极氧化膜和所述浮置氮化物膜的侧壁上形成第二间隙壁。
15.一种半导体器件的晶体管的制造方法，包括下列步骤：
在一半导体衬底上形成一隧道氧化膜；
在所述隧道氧化膜上堆叠一浮置栅、一介电膜、一控制栅和一覆盖膜并构图所述浮置栅、所述介电膜、所述控制栅和所述覆盖膜以形成一叠层型栅极，其中部分地构图所述浮置栅，从而保留预定的厚度；
在所述覆盖膜、所述控制栅、所述介电膜和所述浮置栅的侧壁上形成第一间隙壁；
使用所述覆盖膜及所述第一间隙壁作为蚀刻掩模来蚀刻所述剩余的浮置栅；
在所述隧道氧化膜上及所述浮置栅的侧面生长一氧化膜，从而形成以指定的深度渗入到所述浮置栅底部的一热氧化膜；
遮蔽所述叠层型栅极的第一侧，并去除所述叠层型栅极的第二侧所形成的所述热氧化膜以及所述热氧化膜底部的所述隧道氧化膜；
在暴露于所述叠层型栅极第一侧的所述热氧化膜上和所述浮置栅的侧面及底部生长一栅极氧化膜，并且在所述叠层型栅极的第二侧，在所述浮置栅的侧面及底部所形成的栅极氧化膜与所述半导体衬底上所形成的栅极氧化膜之间形成预定形状的间隙，同时在所述暴露的浮置栅的侧面及底部以及所述半导体衬底上生长一栅极氧化膜；
在生长有所述栅极氧化膜的半导体衬底上淀积一氮化物膜，并蚀刻所述氮化物膜以形成一填埋所述间隙的浮置氮化物膜；以及
在所述第一间隙壁、所述栅极氧化膜和所述浮置氮化物膜的侧壁上形成第二间隙壁。
16.如权利要求14或15所述的方法，还包括以下步骤：在形成所述热氧化膜的步骤之后，注入杂质以形成源极/漏极电极。
17.如权利要求14或15所述的方法，还包括以下步骤：在形成所述第二间隙壁的步骤之后，注入杂质以形成源极/漏极电极。
18.如权利要求14或15所述的方法，其中通过使用氟化氢溶液的湿式蚀刻来去除所述热氧化膜和所述热氧化膜底部的所述隧道氧化膜。
19.如权利要求14或15所述的方法，其中使用磷酸溶液对所述氮化物膜进行湿式蚀刻，由此形成填埋所述间隙的所述浮置氮化物膜。
20.如权利要求14或15所述的方法，其中使用多晶硅膜来形成所述浮置栅。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347518A (zh) * | 2013-07-30 | 2015-02-11 | 飞思卡尔半导体公司 | 分裂栅非易失性存储器单元 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355580B1 (en) | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
| KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| US7329914B2 (en) * | 2004-07-01 | 2008-02-12 | Macronix International Co., Ltd. | Charge trapping memory device with two separated non-conductive charge trapping inserts and method for making the same |
| JP2006253311A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2006269814A (ja) * | 2005-03-24 | 2006-10-05 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US20070007578A1 (en) * | 2005-07-07 | 2007-01-11 | Li Chi N B | Sub zero spacer for shallow MDD junction to improve BVDSS in NVM bitcell |
| KR100731115B1 (ko) * | 2005-11-04 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 및 그 제조 방법 |
| US7432156B1 (en) * | 2006-04-20 | 2008-10-07 | Spansion Llc | Memory device and methods for its fabrication |
| KR100803663B1 (ko) * | 2006-06-29 | 2008-02-19 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR100788370B1 (ko) * | 2006-08-02 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 스택 게이트 구조 및 그 형성 방법 |
| KR100769151B1 (ko) * | 2006-09-13 | 2007-10-22 | 동부일렉트로닉스 주식회사 | 플래시 메모리 |
| KR100757337B1 (ko) * | 2006-09-18 | 2007-09-11 | 삼성전자주식회사 | 전하 트랩형 비휘발성 메모리 장치 및 이를 제조하는 방법 |
| KR100824157B1 (ko) * | 2006-10-31 | 2008-04-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 테스트 패턴 형성 방법 |
| JP4852400B2 (ja) * | 2006-11-27 | 2012-01-11 | シャープ株式会社 | 半導体記憶装置及び半導体装置並びに表示装置、液晶表示装置及び受像機 |
| US7791172B2 (en) * | 2007-03-19 | 2010-09-07 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| TW200843121A (en) * | 2007-04-24 | 2008-11-01 | Nanya Technology Corp | Two-bit flash memory cell and method for manufacturing the same |
| US7749838B2 (en) * | 2007-07-06 | 2010-07-06 | Macronix International Co., Ltd. | Fabricating method of non-volatile memory cell |
| US8093146B2 (en) * | 2010-03-17 | 2012-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating gate electrode using a hard mask with spacers |
| US8318575B2 (en) | 2011-02-07 | 2012-11-27 | Infineon Technologies Ag | Compressive polycrystalline silicon film and method of manufacture thereof |
| US8643123B2 (en) * | 2011-04-13 | 2014-02-04 | Freescale Semiconductor, Inc. | Method of making a semiconductor structure useful in making a split gate non-volatile memory cell |
| JP5998521B2 (ja) | 2012-02-28 | 2016-09-28 | セイコーエプソン株式会社 | 不揮発性半導体メモリー及び不揮発性半導体メモリーの製造方法 |
| TWI485812B (zh) * | 2013-02-21 | 2015-05-21 | Macronix Int Co Ltd | 記憶元件及其製造方法 |
| US8952440B2 (en) * | 2013-02-22 | 2015-02-10 | Macronix International Co., Ltd. | Memory device and method of forming the same |
| US9812577B2 (en) | 2014-09-05 | 2017-11-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor structure and fabricating method thereof |
| US9728410B2 (en) * | 2014-10-07 | 2017-08-08 | Nxp Usa, Inc. | Split-gate non-volatile memory (NVM) cell and method therefor |
| KR101601101B1 (ko) * | 2014-10-27 | 2016-03-08 | 서강대학교산학협력단 | 전하 트랩을 이용한 메모리 소자 및 그의 제조 방법 |
| TWI697101B (zh) * | 2018-11-08 | 2020-06-21 | 華邦電子股份有限公司 | 半導體結構及其形成方法 |
| US20200227552A1 (en) * | 2019-01-11 | 2020-07-16 | Vanguard International Semiconductor Corporation | Semiconductor device with dielectric neck support and method for manufacturing the same |
| TWI685085B (zh) * | 2019-02-26 | 2020-02-11 | 華邦電子股份有限公司 | 記憶元件及其製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3233998B2 (ja) * | 1992-08-28 | 2001-12-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP2585180B2 (ja) * | 1992-09-02 | 1997-02-26 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5838041A (en) * | 1995-10-02 | 1998-11-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region |
| JPH11289021A (ja) * | 1998-04-02 | 1999-10-19 | Hitachi Ltd | 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ |
| US6255165B1 (en) * | 1999-10-18 | 2001-07-03 | Advanced Micro Devices, Inc. | Nitride plug to reduce gate edge lifting |
| US6238978B1 (en) * | 1999-11-05 | 2001-05-29 | Advanced Micro Devices, Inc | Use of etch to blunt gate corners |
| US6271094B1 (en) * | 2000-02-14 | 2001-08-07 | International Business Machines Corporation | Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance |
| US6352895B1 (en) * | 2000-03-15 | 2002-03-05 | International Business Machines Corporation | Method of forming merged self-aligned source and ONO capacitor for split gate non-volatile memory |
| US6967372B2 (en) * | 2001-04-10 | 2005-11-22 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with vertical control gate sidewalls and insulation spacers |
| CN101388396B (zh) * | 2001-11-21 | 2012-07-04 | 夏普株式会社 | 半导体存储器件及其制造和操作方法及便携式电子装置 |
| US6639271B1 (en) * | 2001-12-20 | 2003-10-28 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
| KR100466197B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 셀 및 그 제조방법 |
| US6777764B2 (en) * | 2002-09-10 | 2004-08-17 | Macronix International Co., Ltd. | ONO interpoly dielectric for flash memory cells and method for fabricating the same using a single wafer low temperature deposition process |
| US6806517B2 (en) * | 2003-03-17 | 2004-10-19 | Samsung Electronics Co., Ltd. | Flash memory having local SONOS structure using notched gate and manufacturing method thereof |
-
2004
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-
2005
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-
2007
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Cited By (2)
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|---|---|---|---|---|
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| CN104347518B (zh) * | 2013-07-30 | 2019-05-10 | 恩智浦美国有限公司 | 分裂栅非易失性存储器单元 |
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