CN1702870A - 存储器件及其制造方法 - Google Patents

Abstract

本发明公开了一种存储器件及其制造方法。在一实施例中，存储器件包括：半导体衬底；在所述半导体衬底中形成的第一区域，其中布置了多个存储晶体管；以及与所述第一区域相邻的第二区域，其中形成了用于为所述存储晶体管提供预定电压的选择晶体管。所述衬底的第二区域可以具有比除第二区域以外的整个衬底区域更高的杂质浓度。凭借缩短的沟道长度可以在不降低阈值电压的情况下，实现选择晶体管面积的减小。

Description

存储器件及其制造方法

技术领域

本发明涉及一种非易失存储器件及其制造方法，本发明尤其涉及一种诸如电可擦除编程只读存储(下文简称EEPROM)器件的存储器件及其制造方法。

背景技术

作为本领域的已知技术，与静态随机存取存储器和动态随机存取存储器不同，非易失存储器件是指在其中即使在连接电源时数据也不会被擦除的器件。在非易失存储器件的EEPROM器件中，在其栅极上施加更高的电压，以执行编程和擦除操作。更为具体来讲，EEPROM器件的编程和擦除都是通过F-N隧穿实施的，其中，电子隧穿通过形成于一部分沟道区内的隧道氧化膜。《IEEE Standard Definition and Characterization of Floating GateSemiconductor Arrays(浮动栅半导体阵列的IEEE标准定义和特性)》(IEEEstd 1005-1998)中公开了EEPROM器件。

EEPROM器件可以在一个字节单元，即八位单元中执行擦除操作。EEPROM器件在每个字节处包含选择晶体管以擦除每个字节。

图1是一电路图，其对在每一字节处执行擦除操作的普通EEPROM器件进行了示意性地说明。

如图1所示，EEPROM器件的单位单元包括由一个字节(八个部件位(unit-bit))组成的一存储单元块10和一选择存储单元块10的选择晶体管20。

如上所述，存储单元块10由八个部件位构成，而每个部件位由高压晶体管(HV)和存储晶体管(MT)构成，高压晶体管用于在选择了字线WL时切换位线BL1-BL8的信号，存储晶体管在选择晶体管20切换时运行。这时，存储晶体管(MT)大体是指EEPROM器件，其包括隧穿氧化膜，浮动栅电极和控制栅电极。

在选择了字线(WL)时，选择晶体管20将来自控制线(C/L)的信号传输至存储晶体管(MT)。这时，重要的是：将晶体管20设计为阈值电压几乎为0，并具有体效应(body effect)，从而在没有压降的情况下，将控制线(C/L)的大部分电压传输至存储晶体管(MT)。在传统工艺中，在裸露的半导体衬底，例如p型半导体衬底中形成选择晶体管20，以具有近乎为0的阈值电压和体效应。

由于半导体器件的高度集成，所以还要求在更为狭窄的区域内形成EEPROM器件。因此，为了减小EEPROM器件的面积，已经有人提出了减小存储单元块10面积的常规方法。换言之，在传统的EEPROM器件中，存储单元块10占用的面积大约为40到120μm²；选择晶体管20占用的面积大约为10到15μm²，与存储单元块10相比，这一面积非常小。因此，有人致力于减少占据EEPROM器件绝大部分面积的存储单元块10的面积。

目前，由于光刻工艺的显著发展，可以将存储单元块10的部件位所占的面积减小至1.0到3.0μm²，从而将存储单元块10的面积减小至10到25μm²。

如果存储单元块10的面积减小，那么绝不能忽视选择晶体管20在EEPROM器件中所占的面积。有必要降低选择晶体管20的面积，以制造更高度集成的EEPROM器件。

目前，已经提出了通过减小选择晶体管20的沟道长度以减小选择晶体管20的面积的常规方法。

但是，如果在施加栅极电压和漏极电压(字线电压和控制线电压)的状态下，减小选择晶体管20的沟道长度，那么在沟道区中将形成高电场，从而减小了选择晶体管20的阈值电压，导致结区电流泄漏。

由于在选择晶体管20中阈值电压的减小和泄漏电流的产生，所以选择晶体管20会在不需要的状态下导通，这是不可取的。因此，存储晶体管(MT)的运行可能发生错误。

发明内容

在一实施例中，诸如EEPROM(电可擦除编程只读存储器)器件的存储器件包括：半导体衬底；在半导体的预定区域内形成的第一区域，其中布置了多个存储晶体管；以及，邻近第一区域形成的第二区域，其中形成了选择晶体管以便为多个存储晶体管中的至少一个提供预定电压。这时，所述衬底的第二区域可以具有比第一区域更高的杂质浓度。

根据本发明的另一实施例，存储器件包括：半导体衬底；在半导体衬底的预定区域内形成的单元块区域，其中在字节单元中提供多个存储晶体管；和选择晶体管区域，其中提供了选择晶体管以切换在字节单元中提供的存储晶体管。这时，在半导体衬底的选择晶体管区域形成了阱。

根据本发明的又一实施例，存储器件包括：p型硅衬底；在硅衬底的预定区域内形成的单元块区域，其中，在字节单元中提供多个存储晶体管；以及一选择晶体管区域，其中，提供了多个选择晶体管以切换存储晶体管，所述选择晶体管具有减小的线宽，并且是针对每一存储晶体管而提供的。这时，在单元块区域和选择晶体管区域的至少一个中形成p阱。

p型硅衬底的杂质浓度大致处于4.0到5.0×10¹⁴/cm³的范围内，p阱的杂质浓度大约处于10¹⁷到10²⁰/cm³的范围。P阱所具有的深度范围大约为1到3μm。

存储晶体管可以由八个串连的存储晶体管组成。

在所述单元块区域还提供了高压晶体管，并且将其串连至存储晶体管中的一个。

所述存储晶体管包括：形成于硅衬底上的浮动栅电极；形成于浮动栅电极上的控制栅电极；插入到控制栅电极和浮动栅电极之间的栅电极间氧化膜；布置在硅衬底和浮动栅电极之间的隧道电介质膜和栅极电介质膜；以及形成于浮动栅电极之下的半导体衬底中的单元结区。

所述选择晶体管包括：形成于硅衬底上的栅电极；在p阱区域中于栅电极两侧形成源极区域和漏极区域；以及插入到半导体衬底和栅电极之间的栅极电介质膜。

选择晶体管的栅电极是由形成存储晶体管的浮动栅电极和控制栅电极的材料的分层膜形成的。选择晶体管的面积大致处于5到7μm²的范围。

根据本发明的又一实施例，一种制造存储器件的方法包括：在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；在选择晶体管区域中形成p阱；在单元块区域内形成存储晶体管，在选择晶体管区域内形成选择晶体管。

根据本发明的又一实施例，一种制造存储器件的方法包括：在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；在单元块区域和选择晶体管区域共同形成具有相同杂质浓度的p阱；在单元块区域内形成存储晶体管，在选择晶体管区域内形成选择晶体管。

根据本发明的又一实施例，一种制造存储器件的方法包括：在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；在单元块区域中有选择地形成第一p阱；在选择晶体管区域中形成第二p阱；在单元块区域内形成一存储晶体管，在选择晶体管区域内形成选择晶体管。这时第一p阱和第二p阱具有不同的杂质浓度。

附图说明

通过参照附图，对本发明的示范性实施例予以详细说明，本发明的上述特征和优势会变得更加明显。

图1是说明普通EEPROM器件的电路图。

图2是说明根据本发明的一实施例的EEPROM器件的剖面图。

图3是说明图2的存储晶体管的放大剖面图。

图4是说明根据本发明的另一实施例的EEPROM器件的剖面图。

图5是说明根据本发明的又一实施例的EEPROM器件的剖面图。

图6到图9是说明根据本发明的一实施例的EEPROM器件的制造方法的剖面图。

具体实施方式

现在，将参照示出了本发明示范性实施例的附图，对本发明进行更加全面地说明。但是本发明可以以多种形式实现，而不应解释为只限于文中所述的实施例；相反，提供这些实施例以使得本发明充分、完整，并向本领域技术人员全面地表达本发明的原理。在附图中，为了清晰起见，夸大了层和区域的厚度。还应当得到理解的是：当提及层位于另外的层或衬底“上”时，其可能直接位于另一元件上，也可能存在介入其间的层。在附图中采用相同的数字来表示类似的元件，因此，省略了对其进行的描述。

作为特征，本发明减小了选择晶体管的沟道长度，来缩小选择晶体管的面积，与此同时，增大半导体衬底的杂质浓度，从而在其中形成选择晶体管，以减少阈值电压的降低和电流泄漏的产生。

作为本领域公知的内容，阈值电压与半导体衬底的杂质浓度具有如下的关系。

(等式1)

其中，Vt为阈值电压，

Na为衬底杂质浓度。

由于从函数的角度来讲，在等式1中，阈值电压Vt与衬底的杂质浓度(Na)成正比，所以可以提高衬底的杂质浓度来补偿例如由于沟道长度的降低而导致的阈值电压的下降。

而且，作为特征，本发明在一具有理想杂质浓度的阱中形成了选择晶体管，以补偿由于选择晶体管沟道长度的降低而导致阈值电压的降低。

本发明减小了选择晶体管的沟道长度，来缩小EEPROM器件的面积，并增大了具有该选择晶体管的半导体衬底的杂质浓度，以减少由于沟道长度的减小而导致的阈值电压的降低，并减少电流泄漏的产生。随着半导体衬底杂质浓度的增大，阈值电压得到了补偿，从而减少了泄漏电流。因此，可以防止由选择晶体管驱动的存储晶体管的误操作。

下面，将对具有上述特征的EEPROM器件进行更加详细的说明。

如图1所示，EEPROM器件包括具有多个储存晶体管的单元块区域和驱动单元块区域的选择晶体管。如图2所示，单元块区域和选择晶体管集成在所述半导体衬底100中。在图2的实施例中，用参考标号“A”表示单元块区域，用参考标号“B”来表示用于形成选择晶体管的区域(下文简称“选择晶体管区域”)。

在图2的实施例中，具有单元块区域(A)和选择晶体管区域(B)的半导体衬底100为p型硅衬底，所述半导体衬底100的杂质浓度约为4.0到5.0×10¹⁴/cm³。可以形成器件隔离层105，以界定位于单元块区域(A)和选择晶体管区域(B)中的有源区。例如，可以采用浅沟槽隔离(Shallow TrenchIsolation，简称STI)技术，形成器件隔离层105。具体来说，单元块区域A的器件隔离层105可以彼此间隔一定距离放置，从而使有源区具有指状外形。

如图2的实施例所述，可以在单元块区域A中形成多个高压晶体管和多个存储晶体管。在图2中，只对多个存储晶体管150进行了图示说明。

如图2和图3所示，存储晶体管150包括：在位于器件隔离层105之间的有源区内形成的浮动栅电极120；在浮动栅电极120上形成的栅电极间绝缘膜125；以及形成于栅电极间绝缘膜125上的控制栅电极130。例如，浮动栅电极120和控制栅电极130可以是掺杂的多晶硅膜。例如，可以由氧化物-氮化物-氧化物(ONO)膜形成栅电极间绝缘膜125。栅极电介质膜110位于所述半导体衬底100和浮动栅电极120之间。栅极电介质膜110包括位于有源区内的厚度相对较小的隧穿区域110a。本领域公知：电荷通过隧穿区域110a移动至浮动栅电极120。在有源区中形成单元结区140，其位于浮动栅电极120之下。这时，在一个单元块区域A中形成了八个浮动栅电极120和覆盖浮动栅电极120的一个控制栅电极130。

EEPROM器件的存储晶体管150可以具有提高的编程和擦除效率，从而改善编程和擦除特性，如下所述。

擦除效率α_e如下述等式2所示。

(等式2)

${\mathrm{\α}}_e=\frac{\mathrm{Cono}}{\mathrm{Ctun}+\mathrm{Cono}+\mathrm{Cgox}}$

其中，Cono为浮动栅电极120和控制栅电极130之间的电容；

Ctun为浮动栅电极120和位于隧穿区域110a中的衬底100之间的电容；

Cgox为衬底100和浮动栅电极120之间的电容。

根据上述等式2，应当增加Cono，以提高擦除效率α_e。为此，应当减小栅电极间绝缘膜125的厚度。目前，由于淀积技术的发展，可以将栅电极间绝缘膜125的厚度降至足够低，以提高擦除效率α_e。

与此同时，通过下述等式3表示编程效率α_p。

(等式3)

${\mathrm{\α}}_p=1-\frac{\mathrm{Ctur}}{C_{\mathrm{tun}}+\mathrm{Cono}+\mathrm{Cgox}}$

根据等式3，应当减小Ctun，以提高编程效率α_p。为此，应当减小隧穿区域110的线宽。当前，由于光刻工艺的发展，可以将隧穿区域110的线宽降至足够小，以提高编程效率。随着擦除效率和编程效率的提高，可以使存储晶体管150的开关特性得到显著提高。

另一方面，在选择晶体管区域B中形成选择晶体管160。选择晶体管160包括栅电极135，以及位于所述栅电极135的两侧的源极区域141和漏极区域142。选择晶体管160的栅电极135包括浮动栅电极120和控制栅电极130。如在存储晶体管中一样，栅电极间绝缘膜125位于浮动栅电极120和控制栅电极130之间。栅极电介质膜110位于所述栅电极135和半导体衬底100之间。

在本实施例中，将栅电极135的线宽减小至预定长度，以减小选择晶体管160所占的面积。例如，与传统工艺相比，可以将选择晶体管160的栅电极135的线宽减小了约一半，从而使选择晶体管160占据的总面积为5到7μm²，并且可能具有6μm²左右的总占据面积。

本领域公知：如果减小选择区域的面积，亦即选择晶体管160的线宽(沟道长度)，那么选择晶体管160的阈值电压Vt就会由于短沟道效应(shortchannel effect)而减小。如果阈值电压Vt减小，那么选择晶体管160将在不需要的情况下开启，从而导致单元块区域A的存储晶体管150误操作。

为了解决上述缺陷，本实施例有选择地增大了其中形成选择晶体管160的半导体衬底100区域(选择晶体管区域：B)的杂质浓度。也就是说，如等式1所示，阈值电压Vt与衬底100的杂质浓度(Na)成正比。因此，如果使其中形成选择晶体管的衬底100区域的杂质浓度(Na)增加一个预定量，那么就可以补偿减小的阈值电压Vt。

在本发明的实施例中，为了增大选择晶体管区域B的杂质浓度，在如图2所示的选择晶体管区域B中有选择地形成p阱100a。这时，p阱100a可以具有理想地杂质浓度，使得阈电压Vt约为0.5到1V，并且具有大约1到3μm的深度。

参照图4，在另一个实施例中，为了增大选择晶体管区域B的杂质浓度，在如图4所示的单元块区域A和选择晶体管区域B中形成公共的p阱100b。这时，p阱100b具有高于衬底100的杂质浓度，从而使单元块区域A的存储晶体管150实现最佳运行。在这种情况下，p阱100b可以具有大约10¹⁷到10²⁰/cm³的杂质浓度。在p阱100b的上述杂质浓度中，选择晶体管160可以具有0.5到1.1V左右的阈值电压，并且具有1到3μm左右的深度。

这时，如图4所示，可以形成公共的p阱100b，从而在单元块区域A和选择晶体管区域B具有相同的杂质浓度。

现在，参照图5，可以在单元块区域A和选择晶体管区域B中分别形成p阱100c和100d。形成于单元块区域A的p阱100c和形成于选择晶体管区域B的p阱100d可以具有不同的杂质浓度。在这种情况下，形成于单元块区域A的p阱100c所具有的杂质浓度，可以使存储晶体管150实现理想的开关操作。形成于选择晶体管区域B的p阱100d所具有的杂质浓度可以使阈值电压为0.5到1.1V左右。

尽管如上所述，选择晶体管160的阈值电压大于0.5V，但是与现有技术相比，存储晶体管150由于开关特性的改善而正常操作。换言之，由于半导体制造工艺的发展，提高了擦除效率和编程效率，所以，即使外加电压比传统技术低一些，也就是说，即使所施加的电压参照一个较高的阈值电压，存储晶体管150也能够正常操作。

其后，在所得的半导体衬底100上形成层间绝缘膜170。在层间绝缘膜170上形成金属线180a和180b，从而分别与选择晶体管150的源极141和漏极142接触。这时，金属线180b允许将选择晶体管160的漏极142(或源极)与存储晶体管150的控制栅130电连接。

在下面的表1中，对于面积的降低比率，将所发明的EEPROM器件与传统的EEPROM器件进行对比。这里，将存储晶体管150的单位面积设置为(A)μm²，将选择晶体管的单位面积设置为(B)μm²，与传统技术相比，其下降了一半。此外，将传统技术中选择晶体管的面积设置为(C)μm²。在本实施例的这一具体实例中，A＝2.8，B＝6，C＝12。

表1

	所发明的EEPROM器件	传统EEPROM器件
			选择晶体管和一个字节的存储晶体管的总面积	Bμm2+(A)×8μm2＝28.4μm2	Cμm2+(A)×8μm2＝34.4μm2
单位单元的有效面积	28.4/8＝3.55μm2	34.4/8＝4.3μm2
			单位单元有效面积的减小比率	(3.55/4.3)×100＝82.6％

根据表1，由于选择晶体管的面积减小，所发明的EEPROM器件的单位单元的总有效面积得到了显著降低。因此，缩小了所发明的EEPROM器件的尺寸，与此同时，可以防止对存储单元晶体管的误操作。

图6到图9是说明根据本发明的一实施例的EEPROM器件的制造方法的剖面图。

首先，如图6所示，采用传统STI技术形成器件隔离层105，从而在具有单元块区域A和选择晶体管区域B的半导体衬底100，即p型衬底的预定部分内形成有源区。

接下来，为了在选择晶体管区域(B)中形成如图2所示的p阱，采用已知的光刻工艺形成光刻胶图案107，从而暴露选择晶体管区域B，如图7所示。其后，向暴露的选择晶体管区域(B)至预定深度注入p型杂质，例如硼杂质，之后退火，以形成p阱100a。在本实施例中，选择晶体管区域(B)可以具有理想的杂质浓度，从而将阈值电压(Vt)控制在0.5到1V左右。

此外，为了在如图4所示的单元块区域(A)和存储晶体管区域(B)中形成公共p阱，可以在预定长度将p型杂质注入到具有器件隔离层105的半导体衬底100中，之后进行退火，以形成公共p阱100b。这时，p阱100b可以具有使存储晶体管进行理想操作的杂质浓度。在这种情况下，选择晶体管160的阈值电压可能提高至大于0V，但是由于存储晶体管150的开关特性的改善，即使在阈值电压大于0V的情况下，存储晶体管150也能正常操作。在这种情况下，由于在单元块区域(A)和存储晶体管区域(B)中形成了公共的p阱100b，所以，在制造过程中，不需要采用光刻胶图案来选择性地掩蔽单元块区域(A)和存储晶体管区域(B)，也不需要多个注入过程。因此，制造工艺得到了简化。

与此同时，为了分别在单元块区域(A)和存储晶体管区域(B)分别形成如图5所示的p阱，需要形成光刻胶图案，以暴露单元块区域(A)，之后，向暴露的单元块区域(A)中注入p型杂质至预定浓度，并退火以形成第一p阱100c。第一p阱100c可以具有使存储晶体管150(图5)在最佳状态中进行操作的杂质浓度。之后，去除第一光刻胶图案，之后在半导体衬底100上形成第二光刻胶图案108，以暴露选择晶体管区域(B)。向暴露的选择晶体管区域(B)注入p型杂质并退火至预定浓度，以形成第二p阱100d。第二p阱可以具有使选择晶体管160(图5)具有0.5到1.0V左右的阈值电压的杂质浓度。这时，可以按照相反的顺序形成第一p阱100c和第二p阱100d。与上述实施例相比，本实施例增加了工艺过程的数量，但是其优势在于能够分别在单元块区域(A)和选择晶体管区域(B)中分别提供理想的杂质浓度。

如图2、图4和图5所示，在具有p阱的半导体衬底100上形成栅极电介质膜110，在单元块区域(A)的预定部分中形成隧穿区域110a，以界定隧穿氧化膜。接下来，淀积浮动栅电极材料，并对其构图，从而在单元块区域(A)中形成浮动栅电极120，并且在选择晶体管区域(B)中形成下部栅电极120。之后，仅在单元块区域(A)中有选择地淀积栅电极间绝缘膜125，例如ONO氧化膜。之后，在所得到的半导体衬底100上淀积控制栅电极材料，并对其构图，从而在单元块区域(A)中形成控制栅电极130，在选择晶体管区域(B)中形成上部栅电极130。这时，还可以在选择晶体管区域(B)上形成栅极间绝缘膜125。在这种情况下，应当将下部栅电极(浮动栅材料：120)与上部栅电极(控制栅电极材料：130)相连接，从而使其在选择晶体管区域(B)中电接触。将杂质，例如n型杂质注入到选择晶体管区域(B)和单元块区域(A)的有源区中，从而在单元块区域(A)中形成单元结区140，在选择晶体管区域(B)中形成源极区域141和漏极区域142。这时，可以在形成隧道氧化膜之前形成单元结区140。在所得到的半导体衬底上形成层间绝缘膜170，并对其进行蚀刻，从而暴露源极区域141和漏极区域142，以及控制栅电极130。之后，在层间绝缘膜170上形成与源极区域接触的第一金属线，形成第二金属线以便将漏极区域和控制栅电极130电连接。

如上所述，根据本发明的一方面，相对增加在其中形成选择晶体管的衬底区域的杂质浓度，从而减小对字节单元中的存储晶体管进行操作的选择晶体管的面积。因此，可以减小EEPROM器件的尺寸，并对选择晶体管减小的面积(亦即，由于沟道长度的减小而导致的阈值电压的降低)予以补偿，以防止对存储晶体管误操作。

现在，将以非限制的方式对本发明的实施例予以说明。

根据本发明的一个方面，存储器件包括一个半导体衬底。第一区域界定在半导体衬底的一个区域上，在其上具有多个存储晶体管。第二区域在半导体衬底中从其顶面形成至预定深度。第二区域与第一区域相邻布置。第二区域具有选择晶体管，以便为多个存储晶体管中的至少一个提供预定电压。这时，衬底的第二区域具有比位于预定深度以下的衬底区域更高的杂质浓度。

根据本发明的另一个方面，存储器件包括：半导体衬底；形成于半导体衬底的预定区域的单元块区域，该单元块区域具有提供于其上的位于一个字节单元中的多个存储晶体管；以及选择晶体管区域，其具有提供于其上的选择晶体管，用于对存储晶体管进行切换。一阱位于半导体衬底的选择晶体管区域。

根据本发明的另一方面，存储晶体管包括p型硅衬底，和形成于所述硅衬底的预定区域的单元块区域。所述单元块区域具有提供于其上的位于字节单元中的多个存储晶体管。所述存储器件包括选择晶体管区域，其具有提供于其上、用于对存储晶体管进行切换的多个选择晶体管。选择晶体管是为多个存储晶体管中的每一个提供的。在单元块区域和选择晶体管区域的至少一个中形成p阱。

根据本发明的又一方面，存储器件包括：半导体衬底；在半导体衬底的一部分上界定的第一区域，该第一区域具有布置于其上的多个存储晶体管；以及在半导体衬底中从其顶面形成至预定深度的第二区域，第二区域由此界定了位于所述半导体衬底中的第一区域，该第二区域具有选择晶体管，用于为其上的多个存储晶体管中的至少一个提供预定电压。衬底的第二区域具有比第一区域高的杂质浓度。

根据本发明的一个方面，存储器件包括半导体衬底和在半导体衬底中形成至预定深度的杂质区域。所述杂质区域具有比衬底上除杂质区域以外的区域高的杂质浓度。其他区域具有布置于其上的多个储存晶体管。该杂质区域具有选择晶体管，以便为多个储存晶体管中的至少一个提供预定电压。

尽管已经参照本发明的示范性实施例对本发明进行了特别地展示和说明，但是本领域的普通技术人员应该理解的是，在不背离权利要求所定义的本发明的精神和范围的情况下，在其形式和细节上可做出各种变化。

本发明要求于2004年5月27日提交到韩国知识产权局的韩国专利申请No.10-2004-0037656的优先权，在此将其全文引入以做参考。

Claims (25)

1.一种存储器件，其包括：

半导体衬底；

在半导体衬底的一区域中界定的第一区域，所述第一区域具有布置于其上的多个存储晶体管；以及

与所述第一区域相邻的第二区域，所述第二区域在半导体衬底中从其表面形成至预定深度，并且所述第二区域具有选择晶体管，用于为其上的多个存储晶体管中的至少一个提供预定电压；

其中，所述衬底的第二区域具有比位于所述预定深度以下的衬底区域更高的杂质浓度。

2.如权利要求1所述的器件，其中，所述第二区域具有使所述选择晶体管具有处于0.5到1.1V左右范围内的阈值电压的杂质浓度。

3.如权利要求1所述的器件，其中，所述衬底为p型衬底，所述第二区域包括p阱。

4.如权利要求1所述的器件，其中，所述衬底为p型衬底，并且在所述第一区域和第二区域内形成p阱。

5.如权利要求4所述的器件，其中，所述p型衬底的杂质浓度处于约4.0到5.0×10¹⁴/cm³的范围内，所述p阱的杂质浓度处于约10¹⁷到10²⁰/cm³的范围内。

6.如权利要求3所述的器件，其中，所述p阱具有处于约1到3μm范围内的深度。

7.一种存储器件，其包括：

半导体衬底；

在所述半导体衬底的预定区域内形成的单元块区域，所述单元块区域具有提供于其上的位于一字节单元中的多个存储晶体管；

具有提供于其上、用于对所述存储晶体管进行切换选择晶体管的选择晶体管区域，

其中，由杂质形成的阱位于所述半导体衬底的选择晶体管区域内。

8.如权利要求7所述的器件，其中，所述半导体衬底为p型硅衬底，所述阱为p阱。

9.如权利要求7所述的器件，其中，所述半导体衬底为p型硅衬底，在所述单元块区域内额外形成p阱。

10.如权利要求9所述的器件，其中，形成于所述选择晶体管区域内的阱和形成于所述单元块区域内的阱具有相同的杂质浓度。

11.如权利要求10所述的器件，其中，所述p型硅衬底的杂质浓度处于约4.0到5.0×10¹⁴/cm³的范围内，所述p阱的杂质浓度处于约10¹⁷到10²⁰/cm³的范围内。

12.一种存储器件，其包括：

p型硅衬底；

在所述硅衬底的预定区域内形成的单元块区域，所述单元块区域具有提供于其上的位于一字节单元中的多个存储晶体管，以及

具有提供于其上、用于对所述存储晶体管进行切换的多个选择晶体管的选择晶体管区域，所述选择晶体管是针对所述多个存储晶体管中的每一个提供的，

其中，在所述单元块区域和选择晶体管区域的至少一个中形成p阱。

13.如权利要求12所述的器件，其中，所述p型硅衬底的杂质浓度处于约4.0到5.0×10¹⁴/cm³的范围内，所述p阱的杂质浓度处于约10¹⁷到10²⁰/cm³的范围内。

14.如权利要求12所述的器件，其中，所述p阱具有处于约1到3μm范围内的深度。

15.如权利要求12所述的器件，其中，所述存储晶体管是由八个串连的存储晶体管组成的。

16.如权利要求12所述的器件，其中，在所述单元块区域中进一步提供高压晶体如管，并将其串连至所述存储晶体管中的一个。

17.如权利要求12所述的器件，所述多个存储晶体管中的每一个包括：

形成于所述半导体衬底上的浮动栅电极；

形成于所述浮动栅电极上的控制栅电极；

插入到所述控制栅电极和浮动栅电极之间的栅电极间氧化膜；

插入到所述半导体衬底和浮动栅电极之间的隧道电介质膜和栅极电介质膜；以及

形成于所述浮动栅电极之下的半导体衬底中的单元结区。

18.如权利要求12所述的器件，其中，所述的多个选择晶体管中的每一个包括：

形成于所述半导体衬底上的栅电极；

在p阱区域中于所述栅电极两侧形成源极区域和漏极区域；以及

插入到所述半导体衬底和栅电极之间的栅极电介质膜。

19.如权利要求17所述的器件，其中，所述的多个选择晶体管中的每一个的栅电极包括浮动栅电极和控制栅电极。

20.如权利要求12所述的器件，其中，所述的多个选择晶体管中的每一个具有约5到7μm²范围内的面积。

21.一种制造存储器件的方法，所述方法包括：

在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；

在所述选择晶体管区域中形成p阱；以及

在所述单元块区域内形成存储晶体管，在所述选择晶体管区域内形成选择晶体管。

22.一种制造存储器件的方法，所述方法包括：

在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；

在所述单元块区域和选择晶体管区域内共同形成具有相同杂质浓度的多个p阱；

在所述单元块区域内形成存储晶体管，在所述选择晶体管区域内形成选择晶体管。

23.一种制造存储器件的方法，所述方法包括：

在具有单元块区域和选择晶体管区域的p型半导体衬底中形成器件隔离层；

在所述单元块区域中有选择地形成第一p阱；

在所述选择晶体管区域中形成第二p阱；以及

在所述单元块区域内形成存储晶体管，在所述选择晶体管区域内形成选择晶体管，

其中，所述第一p阱和第二p阱具有不同的杂质浓度。

24.一种存储器件，其包括：

半导体衬底；

在半导体衬底的一部分中界定的第一区域，所述第一区域具有布置于其上的多个存储晶体管；以及

在所述半导体衬底中从其表面形成至预定深度的第二区域，所述第二区域由此界定了位于所述半导体衬底中的第一区域，并且所述第二区域具有选择晶体管，用于为其上的所述多个存储晶体管中的至少一个提供预定电压，

其中，所述衬底的第二区域具有比第一区域高的杂质浓度。

25.一种存储器件，其包括：

半导体衬底；以及

在半导体衬底中形成至预定深度的杂质区域，

其中，所述杂质区域具有比衬底上除杂质区域以外的区域高的杂质浓度，

其中，所述的其他区域具有布置于其上的多个存储晶体管，其中，所述杂质区域具有为所述多个存储晶体管中的至少一个提供预定电压的选择晶体管。

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