CN1685524A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1685524A
CN1685524A CN03823026.7A CN03823026A CN1685524A CN 1685524 A CN1685524 A CN 1685524A CN 03823026 A CN03823026 A CN 03823026A CN 1685524 A CN1685524 A CN 1685524A
Authority
CN
China
Prior art keywords
mentioned
gate electrode
film
mask
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03823026.7A
Other languages
English (en)
Other versions
CN100429790C (zh
Inventor
桥本广司
高田和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1685524A publication Critical patent/CN1685524A/zh
Application granted granted Critical
Publication of CN100429790C publication Critical patent/CN100429790C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种包含非易失性存储元件和外围电路的半导体器件及其制造方法，该外围电路包含具有绝缘栅极的场效应晶体管。本发明提供一种半导体器件及其制造方法，该半导体器件包括高保持能力的存储元件和具有高驱动电流的绝缘栅极的场效应晶体管。半导体器件包括：具有第一和第二区域(AR1、AR2)的半导体基板(1)；在上述第一区域上形成的非易失性存储元件用的浮置栅极结构(4、5、6、7、8)；结合于上述浮置栅极结构而形成的控制栅极结构(14)；在上述第二区域上形成的逻辑电路用的绝缘栅电极(12、14)，上述浮置栅极结构具有比上述绝缘栅电极大的鸟嘴。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，例如涉及包括非易失性存储单元晶体管和包含有逻辑单元晶体管的外围电路的半导体器件及其制造方法。
背景技术
作为电性可改写的非易失性存储器，众所周知一种结构，该结构是在成为沟道的半导体区域上层叠具有电荷保持功能的浮置栅极结构、通过浮置栅极结构对沟道施加电场的控制栅极结构的构成。浮置栅极结构含有用绝缘层进行绝缘的硅层或者形成具有电荷存储功能的氮化膜的氧化膜和氮化膜和氧化膜的叠层而形成。
通过对浮置栅极结构选择性注入电子，来进行编程(写入)。当对控制栅极结构施加规定电压时，根据浮置栅极结构中有无电荷，来改变沟道的导电性，就能够读出所写入的信息。通过从浮置栅极结构中排出电子，就可以擦除所写入的信息。
为了减少写入到浮置栅极结构中的电荷的泄漏，优选用优良的绝缘膜覆盖浮置栅极结构的侧壁。例如，由用绝缘层夹持的硅层来形成浮置电极，并热氧化其侧壁。用热氧化膜等优质绝缘膜包覆的浮置栅电极可提高电荷保持特性。在用氧化膜·氮化膜·氧化膜来形成浮置栅极结构的情况下，也能够通过用氧化膜等覆盖侧面来提高电荷保持特性。
系统级LSI等半导体集成电路器件提高了集成度，同时包含有非易失性存储器、非易失性存储器驱动用的高电压绝缘栅极场效应(简记为MOS)晶体管、逻辑电路用低电压MOS晶体管等的多种半导体元件而构成。逻辑电路用低电压MOS晶体管为了提高操作速度，在缩短栅极长度的同时，还使栅绝缘膜变薄而形成。
尽可能将相同的工艺兼用在多种半导体元件的制造中，由此来设计半导体集成电路的制造工艺。例如用与非易失性存储元件的控制栅电极相同的硅层来形成MOS晶体管的栅电极。
在热氧化浮置栅电极的侧壁的工艺中，也对MOS晶体管的栅电极的侧壁进行热氧化。进行热氧化时，在硅基板及其上的绝缘层的界面处、以及硅层和绝缘膜的界面处就会侵入氧化种源(酸化種)，形成称为鸟嘴(bird′sbeak)的氧化区域。
缩短栅极长度并采用薄的栅绝缘膜来形成低电压MOS晶体管。在栅绝缘膜端部产生鸟嘴时，就会加厚栅电极端部之下的栅绝缘膜，降低MOS晶体管的驱动电流。
此外，通过采用另外的掩膜的另外的工艺，来图形成型非易失性存储器的叠层栅极结构和MOS晶体管的单层栅极结构。为此，掩膜重合的余量重叠。当1次的掩膜重合的余量为0.2μm时，则2次的掩膜重合的余量就为0.28μm。掩膜重合余量的增大就成为高集成化的障碍。
日本专利申请特开平10-223782提出有一种以基板内的扩散区域形成控制栅电极的非易失性存储元件。在半导体基板上形成具有控制栅极的功能的低电阻区域，并形成从存储晶体管的沟道区上方延伸到具有控制栅电极的功能的低电阻区域上方的浮置栅电极。能够在与形成存储晶体管的源/漏区相同的工序中形成控制栅电极，能够简化非易失性存储器的制造工序。
专利文献1：日本专利申请特开平10-223782号公报。
发明的公开
本发明的目的在于提供一种半导体器件，其具有高保持能力的存储元件和具有高驱动电流的绝缘栅极的场效应晶体管。
本发明的其它目的在于提供一种半导体器件，其在提高非易失性存储元件的存储保持能力的同时，还能够防止具有逻辑电路的绝缘栅极的场效应晶体管的驱动电极的降低。
本发明的目的在于提供一种制造这种半导体器件的制造方法。
本发明的其它目的在于提供一种以高精度制造这种半导体器件的半导体器件的制造方法。
本发明的其它目的在于提供一种高效制造这种半导体器件的半导体器件的制造方法。
根据本发明的一种观点，提供一种半导体器件，该半导体器件包括：半导体基板，其在表面上具有第一元件区域和第二元件区域；双重栅极型的第一晶体管，其形成于上述第一元件区域上，具有第一长度的栅极鸟嘴，栅极侧壁由热氧化膜覆盖，具有浮置栅极和控制栅极；第二晶体管，其形成于上述第二元件区域上，具有栅电极，该栅电极具有比第一长度短的第二长度的栅极鸟嘴，上述第一晶体管作为可电性改写·擦除的非易失性存储元件进行工作，并且上述第二晶体管作为逻辑电路元件进行工作。
根据本发明的其它观点，提供一种半导体器件的制造方法，该半导体器件的制造方法包括：(a)在半导体基板上形成元件分离区域、界定出第一和第二区域的工序；(b)在上述第一有源区域上形成浮置栅极结构用叠层的工序；(c)在上述浮置栅极结构用叠层上方和上述第二有源区域上方形成栅电极用导电层和掩膜用绝缘层的叠层的工序；(d)将上述掩膜用绝缘层图形成型为栅电极形状的工序；(e)掩蔽上述第二有源区域、在上述第一有源区域中将上述掩膜用绝缘层作为蚀刻掩膜、对上述栅电极用导电层和上述浮置栅极结构用叠层进行蚀刻、图形成型浮置栅极结构和控制栅极结构的工序；(f)至少在浮置栅极结构的侧壁上形成氧化膜的工序；(g)掩蔽上述第一区域、在上述第二区域中将上述掩膜用绝缘层作为蚀刻掩膜、对上述栅电极用导电层进行蚀刻、图形成型绝缘栅极结构的工序。
附图的简单说明
图1A～图1N是表示根据本发明的第一实施例的半导体器件的制造方法的主要工序的剖面图。
图2是放大表示根据第一实施例制造的栅电极的结构的剖面图。
图3A、3B是说明非易失性存储元件的工作的图。
图4A～4D是表示根据本发明的第二实施例的半导体器件的制造方法的主要工序的剖面图。
图5A～5E是表示根据本发明的第三实施例的半导体器件的制造方法的主要工序的剖面图。
图6A～6E是表示根据本发明的第四实施例的半导体器件的制造方法的主要工序的剖面图。
图7A～7G是简要说明具有单层栅电极的半导体非易失性存储元件的结构及其工作的平面图和剖面图。
图8A～8E是简要表示根据本发明的第五实施例的半导体器件的制造方法的主要工序的剖面图。
图9A～9D是简要表示根据本发明的第六实施例的半导体器件的制造方法的主要工序的剖面图。
实施发明的最佳方式
以下，参照附图来说明本发明的实施例。
可改写的无源半导体存储器，在编程或擦除时需要高电压。当将编程电路和擦除电路在非易失性存储器电路中集成化时，必须将高电压场效应(简记为MOS)晶体管集成化。为了降低功耗，用低电压MOS晶体管来构成逻辑电路。当将非易失性存储器电路和逻辑电路集成化时，就会产生将低电压MOS晶体管集成化的需要。
(实施例1)
图1A～1N是表示根据本发明的第一实施例的半导体器件的制造方法的剖面图。
如图1A所示，在硅基板等的半导体基板1的一个表面上形成浅槽2，并通过埋入绝缘膜并去除表面上的绝缘膜，形成浅槽隔离(STI)3。利用局部氧化(LOCOS)就能够形成元件分离区域。界定出由STI包围的区域AR1、AR2、AR3。区域AR1是形成非易失性存储元件的区域，区域AR2是形成逻辑电路的低电压MOS晶体管的区域，区域AR3是形成用于控制非易失性存储元件的高电压MOS晶体管的区域。
将半导体基板1加热到800℃～1100℃，在氧化性环境中形成6nm～12nm厚度的热氧化膜4。此热氧化膜4构成非易失性存储元件的隧道氧化膜。
如图1B所示，通过化学气相沉积(CVD)，在隧道氧化膜4之上形成厚度50nm～100nm的非晶硅膜5，该非晶硅膜5具有非易失性存储元件的浮置栅电极的功能并掺杂了1×1020cm-3～3×1021cm-3的作为n型杂质的磷。再有，也可以在形成未掺杂的非晶硅膜之后，通过离子注入来掺杂磷。
在非晶硅膜5之上，利用温度700℃～800℃的CVD，形成厚度4nm～8nm的氧化硅膜6，利用温度650℃～800℃的CVD，形成厚度5nm～10nm的氮化硅膜7。在氧化性环境中的900℃～1000℃下，在氮化硅膜7的表面上形成厚度3nm～10nm的热氧化膜8。通过上面及此后的加热处理，将非晶硅膜转变为多晶硅膜。由此在硅膜5上形成了氧化膜-氮化膜-氧化膜(ONO膜)的叠层。
如图1C所示，用抗蚀剂掩膜9覆盖区域AR1的表面，利用蚀刻去除区域AR2、AR3的ONO膜、硅膜5和隧道氧化膜4。在区域AR2、AR3中，暴露出硅表面。此后，去除抗蚀剂掩膜9。
如图1D所示，在暴露出的硅表面上用800℃～1100℃的热氧化来形成厚度10nm～50nm的热氧化膜。此热氧化膜加上接下来形成的热氧化膜，就构成了高电压MOS晶体管的栅氧化膜。利用蚀刻去除区域AR2的热氧化膜。然后通过温度700℃～1100℃的热氧化，在区域AR2的表面上形成厚度1.5nm～8nm的热氧化膜12。此氧化膜构成低电压MOS晶体管的栅氧化膜。
由此在区域AR2形成适合于低电压MOS晶体管的薄栅氧化膜，在区域AR3形成适合于高电压MOS晶体管的厚氧化膜。
如图1E所示，通过CVD，在硅基板表面上形成掺杂了5×1020cm-3～5×1021cm-3的作为n型杂质的磷的厚度150nm～250nm的非晶硅膜14。也可以在形成未掺杂的非晶硅膜之后，通过离子注入来掺杂磷。
在优选低电阻化的情况下，也可以通过CVD在非晶硅膜上生长厚度100nm～200nm的硅化钨(WSi)膜。
进一步生长厚度20nm～150nm的等离子体氮化膜15作为硬掩膜层。代替等离子体氮化膜，还可以采用等离子体氮氧化膜、等离子体氧化膜等的硬掩膜层。由此，形成成为栅电极的导电层及其上的硬掩膜层的叠层。在硬掩膜层15之上形成栅电极形状的抗蚀剂图形16。
如图1F所示，将抗蚀剂图形16作为蚀刻掩膜，对其之下的硬掩膜层15进行蚀刻。将硬掩膜层15图形成型为栅电极形状。此后去除抗蚀剂图形16。
如图1G所示，用抗蚀剂掩膜17来覆盖区域AR2、AR3，在区域AR1将硬掩膜15作为蚀刻掩膜，对硅层14、ONO膜6、7、8、硅层5进行蚀刻。图形成型非易失性存储元件的栅电极。此后去除抗蚀剂掩膜17。
如图1H所示，在氧化性环境中将基板加热到800℃～900℃，并在暴露出的硅层侧壁上形成厚度3nm～10nm的热氧化膜18。此时，在热氧化硅层5、14的侧壁的同时，在硅基板1、硅层5、14与绝缘层的界面处就会侵入氧化种源，在绝缘层端部形成鸟嘴。
在区域AR2、AR3中，在硅层14的表面上形成氧化膜18。硅基板1表面由栅氧化膜11、12、硅膜14覆盖，可防止氧化。
图2放大示出了非易失性存储元件和MOS晶体管的栅电极结构。虽然在氧化膜4、6、8的端部形成有鸟嘴，但在氧化膜12(11)中并没有产生鸟嘴。
如图1I所示，用抗蚀剂掩膜19覆盖区域AR2、AR3表面，在区域AR1中，以加速能量30keV～70keV、剂量1×1014cm-2～1×1015cm-2离子注入磷离子，形成低浓度n型区域21。虽然图中示出了只在栅电极的单侧形成了低浓度n型区域21的情况，但也可以在两侧形成低浓度n型区域21。
再有，以加速能量30keV～60keV、剂量2×1015cm-2～7×1015cm-2注入砷离子，形成高浓度n型区域22。由此，在栅电极两侧形成高杂质浓度的源/漏区22、形成至少包围其一方的低浓度的n型区域21。低浓度的n型区域21具有在从硅层5中提取电荷时提高效率的功能。
如图1J所示，用抗蚀剂掩膜23覆盖区域AR1，在区域AR2、AR3中将硬掩膜15作为蚀刻掩膜，对硅层14进行蚀刻。在区域AR2、AR3中图形成型栅电极。此后去除抗蚀剂掩膜23。
如图1K所示，在图形成型区域AR2、AR3的栅电极之后，进行离子注入，形成源/漏区的低浓度扩展区25。在形成CMOS电路的情况下，采用掩膜而选择性露出p沟道区、n沟道区，区分p型杂质、n型杂质。
如图1L所示，在硅基板表面上利用CVD沉积氧化硅膜等的绝缘膜，通过进行反应离子蚀刻(RIE)等的各向异性蚀刻，来去除平坦表面上的绝缘膜，在栅极结构侧壁上形成侧壁间隔26。当残留有栅电极上的硬掩膜层15时，利用蚀刻将其去除。
如图1M所示，用抗蚀剂掩膜27来覆盖区域AR1，对区域AR2、AR3离子注入高浓度的杂质，形成高浓度的源/漏区28。在CMOS电路的情况下，与上述方法相同，在n沟道区域和p沟道区域中区分杂质。此后去除抗蚀剂掩膜27。利用退火处理使离子注入的杂质活化。通过这些热处理，硅层14也成为多晶硅层。
如图1N所示，在基板表面上沉积Co膜，通过进行硅化反应，在硅表面上形成CoSi膜29。去除未反应的Co。此后，在基板表面上形成层间绝缘膜30，通过化学机械抛光(CMP)，在表面平坦化之后，采用抗蚀剂掩膜形成接触孔。沉积埋入接触孔的阻挡金属层、W层，通过CMP去除平坦表面上的金属层，形成W插塞31。
由此，在区域AR1形成非易失性存储元件，在区域AR2形成低电压MOS晶体管，在区域AR3形成高电压MOS晶体管。由于MOS晶体管防止了鸟嘴的发生，所以能够保持高的驱动特性。由于由一次的掩模工序来定位各个半导体元件的栅电极，因此就减少了位置重合的余量。
图2放大示出了通过上述工序形成的非易失性存储元件的栅电极和MOS晶体管的栅电极。在非易失性存储元件中，在成为浮置栅电极的硅层5的侧壁之上形成热氧化膜18，减少在硅层5中保持的电荷的泄漏。再有，形成热氧化膜18时，在硅基板1、硅层5、14和绝缘层4、6、8的界面处会侵入氧化种源，从而形成鸟嘴。
在MOS晶体管的栅电极中，在相同厚度的栅氧化膜12(11)之上形成硅栅电极14。由于在栅氧化膜12(11)中未产生鸟嘴，就能将施加到栅电极的电压高效地施加到沟道层，保证MOS晶体管的驱动能力。
图3A示出了向非易失性存储元件写入信息的操作。将源区S接地，在漏区D上施加5V电压，在控制栅极CG上施加10V的高电压。利用高电场，从源区S向漏区D输送的电子变为热电子，并从沟道区注入到浮置栅极区域FG。由此进行编程(写入)。
图3B示出了信息的擦除。在控制栅极CG上施加-10V的电压，在具有低浓度区域22的源区S上施加5V的电压。在隧道氧化膜4上施加高电场，浮置栅极FG的电子就利用FN隧道效应通过隧道氧化膜4，被抽取到源区的低浓度区域22中。此时，优选另一个漏区D成为电浮动状态(浮置)。
在以上说明的实施例中，由于在非易失性存储元件的浮置栅电极侧壁上形成热氧化膜，允许鸟嘴的发生。在低电压MOS晶体管和高电压MOS晶体管不会发生鸟嘴。
在高电压用MOS晶体管中，即使在栅电极端部发生鸟嘴，在操作上也没有太大妨碍，具有提高耐压的功能。
(实施例2)
图4A～4D示出了根据本发明的第二实施例的半导体器件的制造方法。以下，主要说明与第一实施例的不同点。
图4A示出了与图1F相同的状态。在区域AR1中，在隧道氧化膜4上形成成为浮置栅极的硅层5、ONO膜6、7、8和成为控制栅极的硅层14，采用抗蚀剂掩膜16图形成型其之上的硬掩膜层15。在区域AR2、AR3中，在栅氧化膜12、11上形成硅层14，采用抗蚀剂掩膜16图形成型其之上的硬掩膜层15。
如图4B所示，用抗蚀剂掩膜17覆盖区域AR2，在区域AR1、AR3中将硬掩膜层15作为蚀刻掩膜，蚀刻其下的硅层14、ONO膜6、7、8和硅层5。图形成型非易失性存储元件的栅电极结构和高电压MOS晶体管的栅电极。此后去除抗蚀剂掩膜17。
如图4C所示，在氧化性环境中，在栅电极结构的侧壁上形成热氧化膜18。在非易失性存储元件和高电压MOS晶体管的栅电极侧壁上形成热氧化膜的同时，产生鸟嘴。在形成低电压MOS晶体管的区域AR2中，在硅层14的表面上形成热氧化膜18。用栅氧化膜12、硅层14来覆盖硅基板1的表面，能够防止在栅电极下方产生鸟嘴。
此后进行与图1I～1N相同的工序，制成非易失性存储元件和MOS晶体管的结构。
图4D示出了所形成的结构。在硅表面上形成硅化物层29，并用层间绝缘膜30加以覆盖。形成贯穿层间绝缘膜的W(钨)插塞31。在此半导体器件中，非易失性存储元件和低电压MOS晶体管具有与第一实施例相同的结构。用热氧化膜18覆盖高电压MOS晶体管的栅电极侧壁。在高电压MOS晶体管的栅电极端部之下形成在形成热氧化膜时产生的鸟嘴，提高高电压MOS晶体管的耐压。
在第一、第二实施例中，采用硅层来制造浮置栅极结构。具有电荷存储能力的浮置栅极结构也可以采用ONO膜来形成。
(实施例3)
图5A～5E示出了根据本发明的第三实施例的半导体器件的制造方法。
如图5A所示，在形成STI3的硅基板1的表面上，通过800℃～1100℃的热氧化，形成厚度3nm～8nm的热氧化膜6，在此热氧化膜6上通过650℃～800℃的CVD形成厚度5nm～10nm的氮化膜、通过900℃～1000℃的热氧化形成厚度3nm～10nm的热氧化膜8。再有，也可以通过CVD在氮化膜7上形成氧化膜。由此就形成了ONO膜。再有，与上述实施例相同，也可以采用LOCOS代替STI。
形成覆盖区域AR1的抗蚀剂图形9。将抗蚀剂图形9作为蚀刻掩膜，蚀刻区域AR2、AR3之上的ONO膜6、7、8。此后去除抗蚀剂图形9。
如图5B所示，在区域AR3上利用800℃～1000℃的热氧化来形成厚度5nm～50nm的热氧化膜11。一旦去除区域AR2的热氧化膜，就利用700℃～1000℃的热氧化在区域AR2上新形成厚度1.5nm～8nm的热氧化膜12。
如图5C所示，利用CVD，在ONO膜6、7、8、栅氧化膜11、12之上生长具有控制栅电极和栅电极功能的厚度150nm～250nm的非晶硅层14。在非晶硅层14之上通过等离子体CVD，生长具有硬掩膜功能的厚度20nm～150nm的等离子体氮化膜。
在硬掩膜层15之上形成具有栅电极形状的抗蚀剂图形16。将抗蚀剂图形16作为蚀刻掩膜，将硬掩膜层15图形成型为栅电极形状。此后，进行与图1G所示工序相同的工序，图形成型非易失性存储元件的栅电极结构。在区域AR2、AR3中，硅层14未被图形成型而残留下来。
如图5D所示，在非易失性存储元件的栅电极结构侧壁上形成热氧化膜18。在区域AR2、AR3中，在硅层14的表面形成氧化膜18。在栅电极下未生长鸟嘴。
进行与第一实施例中的图1I～1N所示工序相同的工序，形成非易失性存储元件、MOS晶体管的结构。
图5E示出了所形成的各个半导体元件的结构。非易失性存储元件是利用沟道区上的ONO膜6、7、8、硅层的浮置栅电极14来形成栅电极结构，利用氧化膜18来覆盖其侧壁。在区域AR2、AR3中，在栅氧化膜11、12之上形成硅层的栅电极14，而不形成侧壁上的薄氧化膜18。
在第三实施例中，在高电压MOS晶体管的栅电极之下，也不会发生鸟嘴。在高电压MOS晶体管的栅电极也可以形成与第二实施例相同的鸟嘴。
(实施例4)
图6A～6E示出了根据本发明的第四实施例的半导体器件的制造方法。以下，主要说明与第三实施例的不同点。
图6A示出了与图5C相同的状态。在硬掩膜层15之上形成栅电极形状的抗蚀剂图形16。将抗蚀剂图形16作为蚀刻掩膜，蚀刻硬掩膜15。
如图6B所示，用抗蚀剂掩膜17覆盖区域AR2，在区域AR1、AR3中，将硬掩膜层15作为蚀刻掩膜，图形成型其之下的栅电极层14。此后去除抗蚀剂掩膜17。
如图6C所示，在区域AR1、AR3中，在栅电极结构的侧壁上形成热氧化膜等的保护氧化膜18。在区域AR2中，在硅层14之上形成氧化膜18。在栅电极下方就不会发生鸟嘴。
此后，与图1I的工序相同，形成只暴露出区域AR1的抗蚀剂掩膜，进行非易失性存储元件的源/漏区的离子注入。
如图6D所示，用抗蚀剂掩膜23覆盖区域AR1、AR3，在区域AR2中将硬掩膜15作为蚀刻掩膜，进行硅层14的蚀刻。在区域AR2中图形成型栅电极14。
此后，进行与从图1K至1N所示工序相同的工序，制成非易失性存储元件和MOS晶体管的结构。
图6E示出了所形成的半导体器件的结构。在非易失性存储元件的栅电极结构和高电压MOS晶体管的栅电极侧壁上形成有保护氧化膜18。在形成保护氧化膜的同时，在栅电极下部形成鸟嘴。高电压MOS晶体管的鸟嘴提高了栅电极结构的耐压。
图7A～7G示出了具有在基板内形成了控制栅电极的单层栅电极的非易失性存储元件的结构。图7A是平面图，图7B、7C是沿图7A中的点划线VIIB-VIIB线和VIIC-VIIC线的剖面图。
在图7A中，使用两个区域来形成非易失性存储元件。在图中上方的区域AR1a中，在浮置栅电极FG的两侧形成源区S和漏区D。图中下方的区域AR1b是以高浓度掺杂了杂质的低电阻区域构成的控制栅极区域CG。浮置栅极FG在横截区域AR1a的同时，延伸到区域AR1b上，并延伸到控制栅极区域的广阔面积上。
图7B示出了在区域AR1a形成的晶体管结构。源区S是在高浓度区域的周围形成低浓度区域，能够提高擦除工作。
图7C示出了从晶体管结构延伸到控制栅极区域上的浮置栅电极FG的结构。在用由局部氧化膜形成的元件分离区域LOCOS界定出的有源区域内，利用高浓度区域来形成控制栅极CG。浮置栅极FG与控制栅极CG隔着绝缘膜而相对向，通过在控制栅极上施加电压，就能够通过浮置栅极FG对晶体管区域的沟道区施加电压。
图7D、7E是说明编程操作的剖面图。设源区S为0V，在漏区D上施加5V。在控制栅极区域CG上施加10V电压。在晶体管结构中利用强电场将从源区S流向漏区D的电子变成热电子，并注入到浮置栅极FG。由于浮置栅极FG从晶体管区域一直延伸至控制栅极上方，因此如图7E所示，浮置栅极FG整体带电。
图7F、7G示出了擦除操作。在源区S上施加15V的高电压，控制栅极CG为0V。漏区D也为0V。控制栅极CG的电压控制浮置栅极的电位(ポテンシアル)。保持在浮置栅极FG内的电子受高电场的引导，由于FN隧道效应而从浮置栅极FG移动到源区S的低浓度区域。擦除浮置栅极FG的电荷。
(实施例5)
图8A～8E示出了根据第五实施例的、将上述单层栅电极用作非易失性存储元件的半导体器件的制造方法。
如图8A所示，在形成有STI3的硅基板1的表面上，形成非易失性存储元件用隧道氧化膜4、低电压MOS晶体管用栅氧化膜12、高电压MOS晶体管用栅氧化膜11，并在它们之上形成硅层41。硅层41在构成非易失性存储元件的浮置栅极的同时，构成MOS晶体管的栅电极。再有，也可以使用LOCOS代替STI。
在硅层41上形成氮化硅等的硬掩膜层15，在其上形成栅电极形状的抗蚀剂图形16。此状态相当于在图5C的状态下，用隧道氧化膜4来替换ONO膜6、7、8的情况。
将抗蚀剂图形16作为蚀刻掩膜，进行硬掩膜15的蚀刻。此后去除抗蚀剂图形16。
如图8B所示，用抗蚀剂掩膜17覆盖区域AR2、AR3，在区域AR1中将硬掩膜15作为蚀刻掩膜，并进行硅层41的蚀刻。此后去除抗蚀剂掩膜17。
如图8C所示，在区域AR1中，在已图形成型的硅层41的侧壁上形成保护氧化膜18。在区域AR2、AR3中，在硅层41表面上形成保护氧化膜18。此后，与上述实施例相同，在非易失性存储元件区域中，进行源/漏区及控制栅极区域的离子注入，图形成型区域AR2、AR3的硅层41，并进行源/漏区的扩展部的离子注入。
如图8D所示，在基板表面上沉积氧化硅膜，用掩膜覆盖区域AR1的栅电极区域，进行各向异性蚀刻。在区域AR2、AR3中形成氧化硅膜的侧壁间隔26。在区域AR1中残留有覆盖浮置栅电极的氧化硅膜26x。此后，进行区域AR2、AR3中的高浓度源/漏区的形成。
如图8E所示，在源/漏区及所暴露出的栅电极之上形成硅化物层29，用层间绝缘膜30覆盖栅电极结构，并在接触孔内埋入W插塞31。完成了半导体器件，该半导体器件包括：具有单层栅电极的非易失性存储元件；低电压MOS晶体管；高电压MOS晶体管。在MOS晶体管中未形成鸟嘴，维持高驱动能力。栅电极用掩膜的位置重合为一次。
再有，在高电压MOS晶体管中也可以形成鸟嘴。
(实施例6)
图9A～9D示出了根据本发明的第六实施例的半导体器件的制造方法。首先，如图8A所示，在硅层41上形成硬掩膜图形15，用抗蚀剂掩膜17覆盖第二区域AR2，在区域AR1、AR3中将硬掩膜15作为蚀刻掩膜，进行硅层41的蚀刻。此后去除抗蚀剂掩膜17。
如图9B所示，在图形成型为栅电极形状的硅层41的侧壁上形成保护氧化膜18。在区域AR2中硅层41还未被图形成型，就在硅层41表面上形成氧化膜18。
此后，用抗蚀剂掩膜覆盖区域AR2、AR3，进行非易失性元件用的离子注入。
如图9C所示，用抗蚀剂掩膜23覆盖区域AR1、AR3，在区域AR2中将硬掩膜15作为蚀刻掩膜，进行硅层41的蚀刻。此后去除抗蚀剂掩膜23。
此后，用抗蚀剂掩膜覆盖区域AR1，在区域AR2、AR3中进行源/漏区的扩展部的离子注入。
如图9D所示，在暴露出的源/漏区上和暴露出的栅电极之上，形成硅化物层29，并用层间绝缘膜30覆盖。在层间绝缘膜30中形成接触孔，形成W插塞31。
在本实施例中，在高电压MOS晶体管的栅电极之下形成鸟嘴，并提高栅电极的耐压。其它方面与第五实施例相同。
虽然说明了根据上述实施例的本发明，但本发明不限于此。例如，作为硬掩膜层可以采用各种绝缘物。本领域普通技术人员应当明白，可以对本发明进行其它各种变更、改进和组合。
产业上的可利用性
本发明能够制造一种半导体器件，该半导体器件包括系统级LSI等的非易失性存储元件及其它种类的半导体元件。

Claims (10)

1、一种半导体器件，其特征在于，包括：
半导体基板，其在表面上具有第一元件区域和第二元件区域；
双重栅极型的第一晶体管，其形成于上述第一元件区域上，具有第一长度的栅极鸟嘴，栅极侧壁由热氧化膜覆盖，具有浮置栅极和控制栅极；
第二晶体管，其形成于上述第二元件区域上，具有栅电极，该栅电极具有比第一长度短的第二长度的栅极鸟嘴，
上述第一晶体管作为可电性改写·擦除的非易失性存储元件进行工作，并且上述第二晶体管作为逻辑电路元件进行工作。
2、根据权利要求1所述的半导体器件，其特征在于，上述半导体基板还包含第三区域，还具有在上述第三区域上形成的非易失性存储元件控制用的其它的栅电极，上述其它的栅电极具有比上述栅电极厚的栅绝缘膜。
3、根据权利要求1所述的半导体器件，其特征在于，上述浮置栅极包括含有氧化膜和氮化膜和氧化膜的界面的绝缘叠层，上述控制栅极包括在上述绝缘叠层之上形成的硅层，上述氮化膜和硅层的侧壁由与上述鸟嘴连续的氧化膜覆盖，且上述栅电极包括由与上述硅层相同的硅层形成的电极层。
4、根据权利要求1所述的半导体器件，其特征在于，上述浮置栅极包括在上述第一区域上形成的第一栅绝缘膜和在该第一栅绝缘膜上形成的第一硅层，上述控制栅极包括在上述第一硅层上形成的第二栅绝缘膜和在该第二栅绝缘膜上形成的第二硅层，上述第一、第二硅层的侧壁由与上述鸟嘴连续的氧化膜覆盖。
5、根据权利要求1所述的半导体器件，其特征在于，上述半导体基板还包括第三区域，上述控制栅极包括在上述第三区域内形成的低电阻区域，上述浮置栅极从上述第一区域延伸到上述第三区域。
6、一种半导体器件的制造方法，其特征在于，包括：
(a)在半导体基板上形成元件分离区域、界定出第一和第二区域的工序；
(b)在上述第一区域上形成浮置栅极结构用叠层的工序；
(c)在上述浮置栅极结构用叠层上方和上述第二有源区域上方形成栅电极用导电层和掩膜用绝缘层的叠层的工序；
(d)将上述掩膜用绝缘层图形成型为栅电极形状的工序；
(e)掩蔽上述第二区域、在上述第一区域中将上述掩膜用绝缘层作为蚀刻掩膜、对上述栅电极用导电层和上述浮置栅极结构用叠层进行蚀刻、图形成型浮置栅极结构和控制栅极结构的工序；
(f)至少在浮置栅极结构的侧壁上形成氧化膜的工序；
(g)掩蔽上述第一区域、在上述第二区域中将上述掩膜用绝缘层作为蚀刻掩膜、对上述栅电极用导电层进行蚀刻、图形成型绝缘栅极结构的工序。
7、根据权利要求6所述的半导体器件的制造方法，其特征在于，上述工序(b)是层叠隧道氧化膜、第一硅层和上部栅极绝缘层，或者是形成包括隧道氧化膜及其之上的氮化膜的绝缘叠层。
8、根据权利要求6所述的半导体器件的制造方法，其特征在于，上述工序(a)还界定出第三区域，上述工序(c)是在上述第二区域上形成第一厚度的栅绝缘膜，在上述第三区域上形成比上述第一厚度厚的第二厚度的栅绝缘膜，并在其上层叠上述栅电极用导电层和掩膜用绝缘层。
9、根据权利要求8所述的半导体器件的制造方法，其特征在于，上述工序(e)是在上述第三区域中也将上述掩膜用绝缘层作为蚀刻掩膜，对上述栅电极用导电层进行蚀刻，图形成型高电压用绝缘栅电极，上述工序(f)是在高电压用绝缘栅电极侧壁上也形成氧化膜。
10、一种半导体器件的制造方法，其特征在于，包括：
(a)在半导体基板上形成元件分离区域、并界定出第一、第二、第三区域的工序；
(b)在上述第二区域上形成低电阻区域的工序；
(c)在上述第一、第二、第三区域上形成绝缘膜和导电层和掩膜用绝缘层的叠层的工序；
(d)将上述掩膜用绝缘层图形成型为在上述第一和第二区域上延伸的浮置栅电极形状和上述第三区域上的绝缘栅电极形状的工序；
(e)掩蔽上述第三区域、在上述第一和第二区域中将上述掩膜用绝缘层作为蚀刻掩膜、对上述导电层进行蚀刻、图形成型从上述第一区域延伸到上述第二区域上的浮置栅电极的工序；
(f)在上述浮置栅极结构的侧壁上形成氧化膜的工序；
(g)掩蔽上述第一和第二区域、在上述第三区域中将上述掩膜用绝缘层作为蚀刻掩膜、对上述导电层进行蚀刻、图形成型绝缘栅电极的工序。
CNB038230267A 2003-03-19 2003-03-19 半导体器件及其制造方法 Expired - Fee Related CN100429790C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/003382 WO2004084314A1 (ja) 2003-03-19 2003-03-19 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
CN1685524A true CN1685524A (zh) 2005-10-19
CN100429790C CN100429790C (zh) 2008-10-29

Family

ID=33018162

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038230267A Expired - Fee Related CN100429790C (zh) 2003-03-19 2003-03-19 半导体器件及其制造方法

Country Status (5)

Country Link
US (3) US20050224864A1 (zh)
JP (1) JP4721710B2 (zh)
CN (1) CN100429790C (zh)
TW (1) TWI223898B (zh)
WO (1) WO2004084314A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448842A (zh) * 2014-08-29 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN107978606A (zh) * 2017-11-20 2018-05-01 上海华力微电子有限公司 一种嵌入式闪存工艺集成方法
CN108461395A (zh) * 2013-01-25 2018-08-28 瑞萨电子株式会社 制造半导体器件的方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100575333B1 (ko) * 2003-12-15 2006-05-02 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리소자의 제조방법
KR100673206B1 (ko) * 2004-12-28 2007-01-22 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100632640B1 (ko) * 2005-03-10 2006-10-12 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP4975622B2 (ja) * 2005-04-15 2012-07-11 東京エレクトロン株式会社 半導体装置の製造方法
US7238569B2 (en) * 2005-04-25 2007-07-03 Spansion Llc Formation method of an array source line in NAND flash memory
JP4316540B2 (ja) 2005-06-24 2009-08-19 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
JP5013050B2 (ja) * 2006-06-14 2012-08-29 富士通セミコンダクター株式会社 半導体装置の製造方法
US7898016B2 (en) 2006-11-30 2011-03-01 Seiko Epson Corporation CMOS semiconductor non-volatile memory device
EP2340561B1 (en) * 2008-10-23 2012-12-12 Nxp B.V. Multi-transistor memory cell
JP2013211448A (ja) * 2012-03-30 2013-10-10 Asahi Kasei Electronics Co Ltd 半導体装置及びその製造方法
US9111863B2 (en) * 2012-12-03 2015-08-18 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing dummy gate in gate-last process and dummy gate in gate-last process
CN103854984B (zh) * 2012-12-03 2017-03-01 中国科学院微电子研究所 一种后栅工艺假栅的制造方法和后栅工艺假栅
US9966477B2 (en) * 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
JP2014204041A (ja) * 2013-04-08 2014-10-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN104425366B (zh) * 2013-08-20 2017-12-29 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
JP2015118972A (ja) * 2013-12-17 2015-06-25 シナプティクス・ディスプレイ・デバイス合同会社 半導体装置の製造方法
TWI538024B (zh) * 2014-01-09 2016-06-11 旺宏電子股份有限公司 半導體元件及其製造方法
US9966382B2 (en) * 2016-08-16 2018-05-08 United Microelectronics Corp. Semiconductor structure and method for fabricating the same
US10115625B2 (en) * 2016-12-30 2018-10-30 Globalfoundries Singapore Pte. Ltd. Methods for removal of hard mask
DE102017125541B4 (de) * 2017-06-30 2020-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit Speicherzellenbereich und Schaltungsbereichen sowie Verfahren zu deren Herstellung

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4635347A (en) * 1985-03-29 1987-01-13 Advanced Micro Devices, Inc. Method of fabricating titanium silicide gate electrodes and interconnections
US4775642A (en) * 1987-02-02 1988-10-04 Motorola, Inc. Modified source/drain implants in a double-poly non-volatile memory process
JPH03214777A (ja) * 1990-01-19 1991-09-19 Hitachi Ltd 半導体集積回路装置及びその製造方法
JP3397804B2 (ja) * 1992-06-09 2003-04-21 シチズン時計株式会社 不揮発性メモリの製造方法
KR0161402B1 (ko) * 1995-03-22 1998-12-01 김광호 불휘발성 메모리 제조방법
US5789776A (en) 1995-09-22 1998-08-04 Nvx Corporation Single poly memory cell and array
JPH10154802A (ja) * 1996-11-22 1998-06-09 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JPH10223782A (ja) 1997-02-06 1998-08-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR100234414B1 (ko) * 1997-03-05 1999-12-15 윤종용 불휘발성 메모리장치 및 그 제조방법
JPH1154637A (ja) * 1997-08-06 1999-02-26 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP4326606B2 (ja) * 1998-03-26 2009-09-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2002520807A (ja) * 1998-05-04 2002-07-09 サイプレス セミコンダクター コーポレイション 単一ポリメモリーセルとアレー
JP3895069B2 (ja) * 1999-02-22 2007-03-22 株式会社東芝 半導体装置とその製造方法
JP4212178B2 (ja) * 1999-03-12 2009-01-21 株式会社東芝 半導体集積回路の製造方法
EP1039533A3 (en) * 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
JP2000340773A (ja) * 1999-05-26 2000-12-08 Denso Corp 不揮発性半導体記憶装置及びその製造方法
JP4181284B2 (ja) * 1999-10-14 2008-11-12 松下電器産業株式会社 半導体装置の製造方法
US6294430B1 (en) * 2000-01-31 2001-09-25 Advanced Micro Devices, Inc. Nitridization of the pre-ddi screen oxide
JP2002064157A (ja) * 2000-06-09 2002-02-28 Toshiba Corp 半導体メモリ集積回路及びその製造方法
TW461093B (en) * 2000-07-07 2001-10-21 United Microelectronics Corp Fabrication method for a high voltage electrical erasable programmable read only memory device
JP4346228B2 (ja) * 2000-09-21 2009-10-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
TW466755B (en) * 2000-12-08 2001-12-01 Macronix Int Co Ltd Manufacturing method of flash memory
JP3916419B2 (ja) * 2001-07-02 2007-05-16 松下電器産業株式会社 半導体記憶装置の製造方法
JP2003023114A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd 半導体集積回路装置およびその製造方法
JP2003031705A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体装置、半導体装置の製造方法
JP2003068889A (ja) * 2001-08-23 2003-03-07 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108461395A (zh) * 2013-01-25 2018-08-28 瑞萨电子株式会社 制造半导体器件的方法
CN105448842A (zh) * 2014-08-29 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN105448842B (zh) * 2014-08-29 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN107978606A (zh) * 2017-11-20 2018-05-01 上海华力微电子有限公司 一种嵌入式闪存工艺集成方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法

Also Published As

Publication number Publication date
JPWO2004084314A1 (ja) 2006-06-29
WO2004084314A1 (ja) 2004-09-30
US20110136312A1 (en) 2011-06-09
JP4721710B2 (ja) 2011-07-13
US8304310B2 (en) 2012-11-06
US20050224864A1 (en) 2005-10-13
CN100429790C (zh) 2008-10-29
TW200419813A (en) 2004-10-01
TWI223898B (en) 2004-11-11
US20100096684A1 (en) 2010-04-22

Similar Documents

Publication Publication Date Title
CN1685524A (zh) 半导体器件及其制造方法
CN1310329C (zh) 半导体集成电路器件及其制造方法
CN1252813C (zh) 包含非易失性半导体存储器的半导体集成电路装置的制造方法
CN1976045A (zh) 半导体结构及其制造方法
CN101051652B (zh) 半导体器件及其制造方法
CN1131567C (zh) 半导体器件
CN1155095C (zh) 非易失性半导体存储装置及其制造方法
US8705271B2 (en) Semiconductor device
CN1716572A (zh) 非易失性半导体存储器件的制造方法及半导体存储器件
CN1839479A (zh) 半导体装置和半导体装置的制造方法
CN1689160A (zh) 半导体存储器件及其制造方法
CN101051641A (zh) 半导体器件及其制造方法
CN101047193A (zh) 半导体存储器件及其制造方法
CN1761071A (zh) 半导体器件及其制造方法
CN101043037A (zh) 半导体器件及其制造方法
JP4405489B2 (ja) 不揮発性半導体メモリ
CN1719597A (zh) 制造半导体器件的方法
CN1669152A (zh) 场效晶体管、其使用及其制造
CN100350616C (zh) 位线结构及其制造方法
CN1976041A (zh) 非易失性半导体存储器件及其制造方法
CN1607667A (zh) 采用多个介电纳米团簇的永久性存储单元及其制造方法
CN1741273A (zh) 双浅沟绝缘半导体装置及其制造方法
CN1557023A (zh) 用于包覆栅金属氧化物半导体场效应晶体管的方法
CN1601650A (zh) 非易失性半导体存储器件及其制造方法
CN1324694C (zh) 制造内层多晶硅介电层的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081107

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081107

Address after: Tokyo, Japan

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kawasaki, Kanagawa, Japan

Patentee before: Fujitsu Ltd.

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Japan's Kanagawa Prefecture Yokohama

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Japan's Kanagawa Prefecture Yokohama

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081029

Termination date: 20200319