JPH10223782A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JPH10223782A
JPH10223782A JP9023822A JP2382297A JPH10223782A JP H10223782 A JPH10223782 A JP H10223782A JP 9023822 A JP9023822 A JP 9023822A JP 2382297 A JP2382297 A JP 2382297A JP H10223782 A JPH10223782 A JP H10223782A
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JP
Japan
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memory device
semiconductor memory
oxide film
region
gate electrode
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JP9023822A
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English (en)
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Osamu Ikeda
田 修 池
Kiyomi Naruge
毛 清 実 成
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】 構造や工程を複雑化することなく、通常のバ
イポーラ及びＣＭＯＳトランジスタと同一基板上に形成
しうる電気的に消去可能な不揮発性半導体記憶装置及び
その製造方法を提供する。 【解決手段】 不揮発性発性半導体記憶装置は、フィー
ルド酸化膜３０２で分離された基板３０１の一方側に基
板とは逆導電型のウェル３０８とその中に基板と同じ導
電型の制御電極拡散層３０５と、他方側にはメモリトラ
ンジスタを構成するソース３０３、ドレイン３０４と、
ソース、ドレイン間のチャネル領域と制御電極上に共通
に形成された浮遊ゲート電極３０７を備える。これによ
り高耐圧構造を採用することなく、安定した動作を示
し、微細化に適した不揮発性半導体記憶装置が得られ
る。この記憶装置の製造においては、ソース、ドレイ
ン、制御電極は同一の加熱処理により同時に拡散形成さ
れる。また、制御ゲート電極はｎ−ウェルとの間で厳し
い整合は要求されないので、安定した製造が可能であ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及びその製造方法に係り、特にマスクＲＯＭ記憶
装置の冗長回路として好適な一層ＥＥＰＲＯＭ記憶装置
セルに関するものである。
【０００２】
【従来の技術】不揮発性半導体記憶装置として代表的な
ＥＰＲＯＭは、電気的に書き込みを行い、紫外線照射等
により消去を行うものである。このＥＰＲＯＭにはいく
つかの種類があるが、バイポーラトランジスタ、ＣＭＯ
Ｓトランジスタ等と同一基板に作り込む際に工程数の増
加を抑えることのできる、一層ＥＰＲＯＭが提案されて
いる。
【０００３】従来提案されている一層ＥＰＲＯＭの構造
を図７の部分断面斜視図および図８の平面図を用いて説
明する。なお、図８においては、理解の容易化を図るた
め、後述するゲート酸化膜を省略して描いてある。
【０００４】ｐ型基板１０１の表面に厚い酸化膜でなる
素子分離のためのフィールド酸化膜１０２が選択酸化法
（例えばＬＯＣＯＳ法）により形成されており、このフ
ィールド酸化膜により分離された半導体基板の一方側
（図７では手前側）の表面にはソース、ドレイン領域と
なるｎ＋領域１０３および１０４がチャネル領域を隔て
て形成されており、これらに対応してフィールド酸化膜
の反対側（図７では奥側）の基板表面にはｎ＋領域であ
る制御ゲート電極１０５が形成されている。そして、こ
れら制御ゲート電極１０５、チャネル領域およびソース
領域１０３、ドレイン領域１０４上にはゲート酸化膜１
０６が形成され、さらにこのゲート酸化膜上には制御ゲ
ート電極１０５の全部、フィールド酸化膜１０２の一
部、チャネル領域の全部を覆い、ソース領域１０３およ
びドレイン領域１０４の一部と重なりあうように浮遊ゲ
ート電極１０７が形成されている。
【０００５】したがって、このような構造を採用するこ
とにより、制御ゲート電極１０５と、この制御ゲート電
極１０５により制御される浮遊ゲート１０７に電子を供
給するソース、ドレイン領域層１０３、１０４とが同一
層に形成されることになる。
【０００６】次にこのＥＰＲＯＭ１００の書き込み、消
去動作について説明する。まず、書き込みは、制御ゲー
ト電極１０５に比較的高電位のコントロール電圧（〜７
ｖ）を印加し、ソース領域１０３を接地電位ＧＮＤとし
て、ドレイン領域１０４にプログラム電圧（〜５ｖ）を
印加する。このとき浮遊ゲート電極１０７は制御ゲート
電極１０５との容量結合により一定の電圧まで上昇する
ため、浮遊ゲート電極１０７およびソース領域１０３、
ドレイン領域１０４で構成される不揮発性メモリトラン
ジスタがオンとなり、チャネル電流が流れてドレイン近
傍にホットキャリアが生じる。そしてこのホットキャリ
アのうち電子の一部がゲート酸化膜を通過して浮遊ゲー
ト電極１０７内に注入され、書き込みが行われる。
【０００７】次に消去は、外部から紫外線を照射するこ
とにより、浮遊ゲート電極から電子を抜き、全メモリト
ランジスタセルについて一括消去することができる。
【０００８】このような一層ＥＰＲＯＭセルはマスクＲ
ＯＭ（ＭＲＯＭ）の冗長回路用セル（リダンダンシーセ
ル）として使われる場合が多いが、このようなＭＲＯＭ
セルについて、仮想グランドセルとして構成される場合
の一層ＥＰＲＯＭセルの構成を図９を参照して説明す
る。
【０００９】図９によれば、ｐ型基板１０１上にフィー
ルド酸化膜１０２で囲まれたＭＲＯＭセル領域がある。
この表面にストライプパターンから成る埋め込みｎ＋層
１０９が形成されており、これがＭＲＯＭセルのソース
及びドレインとなる。
【００１０】埋め込みｎ＋層１０９は、ｎ＋不純物であ
る例えばＡｓイオンを、レジストをマスクとしてイオン
注入することにより形成され、このイオンを注入した
後、ゲート酸化することによりゲート酸化膜１０６が形
成される。次にゲート酸化膜１０６上にゲート電極１０
７を形成して、仮想グランドＭＲＯＭセルの基本構造が
できる。
【００１１】この仮想グランドＭＲＯＭのリダンダンシ
ーセルとして、一層ＥＰＲＯＭセルを搭載する場合に
は、工程を増加させないようにするために、図７および
図８で説明した一層ＥＰＲＯＭの制御ゲート電極１０
５、ソース領域１０３、及びドレイン領域１０４をＭＲ
ＯＭセルの埋め込みｎ＋層１０９と同時に形成する。
【００１２】このように、従来技術ではバイポーラ及び
ＣＭＯＳトランジスタと同一基板上に書込み可能な記憶
装置セルを搭載するとき、製造工程数の増加を抑えるた
め紫外線消去型の一層ＥＰＲＯＭを作り込んできた。
【００１３】ところが、紫外線消去型の一層ＥＰＲＯＭ
では製造過程中、イオン注入などによるチャージアップ
が生じて製品の浮遊ゲート電位が一定にならない。これ
を防止するため、製造過程で紫外線消去を行なうか、一
層ＥＰＲＯＭ上の層間膜として紫外線透過性のあるもの
を使用して最終工程で紫外線消去を数時間かけて行なう
必要があるため、製造に時間がかかってしまうという問
題がある。
【００１４】そこで、電気的に短い時間で一括消去する
ためには、このＥＰＲＯＭをＥＥＰＲＯＭとして使用す
る、すなわち電気的に消去する必要がある。
【００１５】ＥＥＰＲＯＭとして使用、すなわち電気的
消去を実現するためには、２通りの方法がある。第１の
方法は、ソースに正の比較的低い電圧を印加し、制御ゲ
ート電極に負の電圧を印加して、この負のコントロール
電圧が浮遊ゲート電極内の電子がFowler-Nordheim トン
ネル効果によりソースへ放出されるのをアシストする方
法である。
【００１６】第２の方法は、負のコントロール電圧のア
シストを必要としないほどにソースに正の高い電圧を印
加して浮遊ゲート電極内の電子をソースへトンネル放出
する方法である。すなわち、この方法はｐ型基板に形成
されたｎ型拡散層の制御ゲート電極をＧＮＤとし、ソー
ス領域に高電圧（〜１０ｖ）をかけ、ドレイン領域をオ
ープンにして、浮遊ゲート電極中の電子をソース領域に
引き抜く法である。
【００１７】
【発明が解決しようとする課題】しかし、この方法では
ソース領域と制御ゲート電極間に高電圧をかける必要が
あるため、ソース領域と制御ゲート電極間を高耐圧構
造、例えばＧＤＤ構造にする必要があるが、このような
高耐圧構造にすることは、微細化にの要求に反するとい
う欠点がある。
【００１８】このような事情につき、図１０のＥＥＰＲ
ＯＭセル２００の斜視図を参照してより具体的に説明す
る。
【００１９】図７の場合と同様に、ＥＥＰＲＯＭセル２
００は、選択酸化法（ＬＯＣＯＳ法）により形成された
フィールド酸化膜２０２を有するｐ型の半導体基板２０
１の表面に、ｎ型の拡散層であるソース領域２０３及び
ドレイン領域２０４と、ソース領域２０３及びドレイン
領域２０４にフィールド酸化膜２０２を介して隣接して
いるｎ型拡散層である制御ゲート電極２０５と、基板表
面の絶縁膜２０６を介して、ソース領域２０３、ドレイ
ン領域２０４、及び制御ゲート電極２０５の一部がオー
バーラップするように配置形成された浮遊ゲート電極２
０７とが形成されている。
【００２０】ゲート酸化膜２０６を通して電子をトンネ
ル放出させるには約１０ＭＶ／ｃｍの電界が必要である
ので、ゲート酸化膜２０６の厚さが１０ｎｍであれば電
圧としては１０Ｖ必要であり、ソース拡散層の必要耐圧
は１０Ｖ以上となる。この高電位に耐えるためには、ソ
ース拡散層は高耐圧構造とする必要があり、図１０に示
すように、ソース領域をなすｎ＋層２０３をｎ−層２０
８で覆わなければならない。
【００２１】このｎ−層２０８を形成するためには、製
造工程上は、１回のレジストパターニングと１回のｎ−
イオン注入が、一層ＥＰＲＯＭ工程に追加されるだけで
形成できるが、ｎ−層２０８は、厳しい合わせが要求さ
れるソース領域２０３とドレイン領域２０４とに対して
セルフアラインに形成することができない。このため、
位置合わせ余裕が必要になって微細化の要求には反す
る。
【００２２】また、図９に示したＭＲＯＭセルの埋め込
みｎ＋層１０９と同一レジストパターニングでイオンの
重ね打ちを行うと、同時に形成しているＭＲＯＭセルの
埋め込みｎ＋層１０９にもｎ−イオン注入が行われ、Ｍ
ＲＯＭセルの微細化ができないという問題が生じる。
【００２３】このように、ゲート電圧のアシストを必要
としないほどにソースに正の高い電圧を印加してフロー
ティングゲート内の電子をソースへトンネル放出する第
２の方法では微細化という点で問題がある。
【００２４】そこで本発明は、構造や工程を複雑化する
ことなく、通常のバイポーラ及びＣＭＯＳトランジスタ
と同一基板上に形成しうる電気的に消去可能な不揮発性
半導体記憶装置及びその製造方法を実現することを目的
とする。
【００２５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、第１導電型の半導体基板の表面に設けら
れ、素子領域を画定するフィールド酸化膜と、前記半導
体基板の前記フィールド酸化膜で分離された半導体基板
表面部の一方側ににチャネル領域分だけ離隔して形成さ
れた第２導電型の第１拡散層からなるソース領域および
ドレイン領域と、前記フィールド酸化膜で分離された前
記半導体基板表面部の他方側にウェルとして形成された
第２導電型の第２拡散層と、前記第２拡散層中に形成さ
れた、制御ゲート電極となる第１導電型の第３拡散層
と、前記半導体基板表面に形成され、印加電圧により電
子が通り抜けることができる薄い絶縁膜と、前記制御ゲ
ート電極および前記チャネル領域の全面、および前記ソ
ース領域およぴドレイン領域の一部の上方に配置形成さ
れた浮遊ゲート電極とを備えたことを特徴とするもので
ある。
【００２６】このように、不揮発性記憶装置セルの制御
ゲート電極を基板と反対の導電型の拡散層からなるウェ
ル中に基板と同一導電型の拡散層で形成しているので、
制御電極を精度良く形成することができ、微細化を実現
しつつ電気的に消去可能な不揮発性半導体記憶装置を提
供することができる。
【００２７】また、本発明にかかる不揮発性半導体記憶
装置の製造方法は、第１導電型の基板上に選択酸化法に
より、フィールド酸化膜とを形成する工程と、前記フィ
ールド酸化膜で分離された半導体基板の一方側の制御電
極形成予定領域に第２導電型のウェルを選択的に形成す
る工程と、前記ウェル中に第１導電型のイオンを注入す
る工程と、前記フィールド酸化膜で分離された半導体基
板の他方側のメモリトランジスタのソース、ドレイン形
成予定領域に選択的に第２導電型イオンを注入する工程
と、全面にゲート酸化膜となる薄い酸化膜を形成する工
程と、全面に電極材料を堆積し、パターニングを行って
前記ソース、ドレイン形成予定領域と部分的に重なるよ
うに両者間、および前記制御電極予定領域上に浮遊ゲー
ト電極を形成する工程と、熱処理を行って、注入された
イオンを拡散させ、ソース領域、ドレイン領域、制御電
極となる拡散層をそれぞれ形成する工程とを備える。
【００２８】
【発明の実施の形態】本発明に係る実施の形態の不揮発
性半導体記憶装置を図１および２を参照して説明する。
【００２９】図１は本発明の実施の一形態にかかる一層
ＥＥＰＲＯＭセル３００の断面斜視図であり、図２はそ
の平面図である。この図においては、図７あるいは図１
０の場合と同様にｐ型基板３０１の表面に厚い酸化膜で
なる素子分離のためのフィールド酸化膜３０２がＬＯＣ
ＯＳ法等により形成されている。このフィールド酸化膜
により分離された半導体基板の一方側（図１の手前側）
の表面にはソース、ドレイン領域となるｎ＋領域３０３
および３０４がチャネル領域を隔てて形成されており、
これらに対応してフィールド酸化膜の反対側（図１の奥
側）の基板内にはｎ−ウェル３０８が形成されており、
その中にはｐ＋領域である制御ゲート電極３０５が形成
されている。そして、これら制御ゲート電極３０５、チ
ャネル領域およびソース領域３０３、ドレイン領域３０
４上にはゲート酸化膜３０６が形成され、さらにこのゲ
ート酸化膜上には制御ゲート電極３０５の全部、フィー
ルド酸化膜３０２の一部、チャネル領域の全部を覆い、
ソース領域３０３の一部３１１およびドレイン領域３０
４の一部３１２と重なりあうように浮遊ゲート電極３０
７が形成されている。ｎ−ウェルの端部はフィールド酸
化膜３０２の下に一部が達している。これに対し、制御
ゲート電極３０５はフィールド酸化膜で画定される領域
に形成されている。
【００３０】図７の場合と同様に、このような構造を採
用することにより、制御ゲート３０６と、この制御ゲー
ト電極３０５により制御される浮遊ゲート電極３０７に
電子を供給するソース、ドレイン領域層３０３、３０４
とが同一層に形成されることになる。
【００３１】図３〜６は、本発明にかかる不揮発性半導
体記憶装置の製造方法の実施の一形態を示す工程別断面
図であり、図１および図２に示した一層ＥＥＰＲＯＭ
を、一層ポリシリコン配線構造の仮想グランド型マスク
ＲＯＭ（ＭＲＯＭ）のリダンダンシーセルとして用いた
場合を示している。
【００３２】まず、図３に示すように、ｐ型基板３０１
上に制御ゲート電極が形成される領域が開口されるよう
にレジストをパターニングして、リンを選択的に注入
し、素子領域に耐酸化性の窒化膜を形成し、酸化を行っ
てフィールド酸化膜３０２およびｎ−ウェル３０８を形
成する。この際形成されたｎ−ウェル３０８の端部はフ
ィールド酸化膜３０２下面のほぼ中央部に達している。
また、窒化膜は除去され、半導体基板表面にはゲート酸
化膜となる熱酸化膜３２１が形成される。
【００３３】次に、酸化膜３０６上にレジスト３２２を
設け、リソグラフィー工程により、レジスト開口部の端
部がフィールド酸化膜上に位置するようにパターニング
する。このレジスト３２２をマスクとしてｎ−ウェル３
０８内に１×１５ｃｍ-2のドーズ量で４９ＢＦ２ ＋のｐ
型イオンをシリコン基板３０１に対して０度の角度で注
入して注入層３２３を形成する。その後、レジスト３２
２を除去する。
【００３４】次に、図４に示すように、一層ＥＥＰＲＯ
Ｍのソース領域及びドレイン領域となる部分およびＲＯ
Ｍ領域の埋め込み層となる部分が開口されたレジスト３
２４を形成し、このレジスト３２４をマスクとして１×
１５ｃｍ-2のドーズ量で７５Ａｓ＋のｎ型イオンをシリ
コン基板３０１に対して０度の角度でイオン注入してイ
オン注入層３２５を形成する。その後、レジスト３２４
および酸化膜３２１は除去される。
【００３５】次に、図５に示すように、熱酸化処理を行
ってシリコン基板３０１の表面上にゲート酸化膜３０６
を形成し、このゲート酸化膜３０６上にタングステンポ
リサイドを堆積させてパターニングを行い、一層ＥＰＲ
ＯＭの浮遊ゲート電極及びＭＲＯＭのゲート電極となる
ポリサイド電極３０７を得る。
【００３６】このように、浮遊ゲート電極を通常のＭＯ
Ｓトランジスタのゲート電極と共通のタングステンポリ
サイド層で形成することにより、構造や工程を複雑化す
ることなくＥＥＰＲＯＭを通常のバイポーラ及びＣＭＯ
Ｓトランジスタと同一基板上に形成することができる。
【００３７】次に、熱処理を行って、すでに形成されて
いる４９ＢＦ２ ＋ｐ型イオン注入層３２３と７５Ａｓ＋
ｎ型イオン注入層３２５のイオンを拡散させ、一層ＥＰ
ＲＯＭのソース領域３０３、ドレイン領域３０４、及び
制御ゲート電極となる拡散層３０５、ＲＯＭ部の埋め込
み領域３０９を形成する。
【００３８】次に、図６に示すように、シリコン基板全
体に酸化膜３２６を堆積させ、ソース領域３０３、ドレ
イン領域３０４、制御ゲート電極３０７、及びＲＯＭ部
のゲートポリサイド３０７にコンタクトをとるための穴
を開け、アルミニウムを蒸着させた後にこれをパターニ
ングして配線３２７を得、その上に絶縁保護膜３２８を
堆積させる。これによって、電気的書込み・消去可能な
一層ＥＥＰＲＯＭが完成する。このＥＥＰＲＯＭでは、
ソース３０３及びドレイン３０４はＭＲＯＭセルの埋め
込みｎ＋拡散層３０９と同時に形成することができるこ
と、及びコントロールゲート拡散層３０５がｎ−ウェル
３０８内に形成されたｐ＋拡散層により構成されている
ことがその特徴である。
【００３９】このような一層ＥＥＰＲＯＭ２００の電気
的書込み、消去方法について説明する。
【００４０】書込みを行うには、制御ゲート電極３０５
とｎ−ウェル３０８にコントロール電圧（〜７ｖ）を印
加し、ソース領域３０３をＧＮＤとして、ドレイン領域
３０４にプログラム電圧（〜５ｖ）を印加する。このと
き浮遊ゲート電極３０７は制御電極３０５との容量結合
により一定の電圧まで上昇し、不揮発性メモリトランジ
スタがオンとなり、チャネル電流が流れドレイン近傍に
ホットキャリアが生じる。このホットキャリアのうち電
子の一部が酸化膜を通り抜けて浮遊ゲート電極３０７に
注入され（Fowler-Nordheim トンネル現象）、書き込み
が行われる。
【００４１】消去は、ｎ−ウェル３０８をＧＮＤとし
て、制御ゲート電極３０５に負のコントロール電圧（〜
−１０ｖ）を印加する。ドレイン領域３０４はオープン
とし、ソース領域３０３に正の電圧（〜７ｖ）を印加す
る。このとき浮遊ゲート電極３０７は負の電位となりソ
ース領域３０３との電位差により浮遊ゲート電極３０７
に注入されていた電子が引き抜かれ、浮遊ゲート電極・
ソース領域間のFowler-Nordheim トンネル電流が流れて
消去が行われる。
【００４２】このように、この実施の形態にかかる一層
ＥＥＰＲＯＭは、前述した第１の方法、すなわちソース
に正の比較的低い電圧を印加し、制御ゲート電極に負の
電圧を印加して、負のコントロール電圧がアシストして
浮遊ゲート電極内の電子をソースへトンネル放出する方
法を採用している。
【００４３】本発明にかかる一層ＥＥＰＲＯＭの構造は
従来のものに比べてｎ−ウェル３０８の中に制御ゲート
拡散層であるｐ＋拡散層３０５を形成しており、このた
めの工程の増加を招く。しかしながら、ｐ＋拡散層３０
５を形成するための工程数の増加は、レジストパターニ
ング１回とイオン注入１回であり、従来耐圧増加のため
に必要であった図１０のｎ−層２０８を形成する場合と
同じである。また、ソース３０３・ドレイン３０４の形
成はＭＲＯＭセル埋め込みｎ＋層３０９との同時形成が
可能であり、ＭＲＯＭセルの微細化要求に反しない。
【００４４】更に、この形態の一層ＥＥＰＲＯＭでは、
ｎ−ウェル３０８とｐ＋拡散層３０５とをセルフアライ
ンで形成することはできないが、これらは厳しく位置合
わせを管理する必要がないため、非セルフアラインで十
分である。
【００４５】このように、この形態による不揮発性半導
体記憶装置は、、第２の方法により使用するものに比較
して、微細化を損なわないし、複雑な工程も要しないも
のである。
【００４６】
【発明の効果】本発明にかかる不揮発性半導体記憶装置
によれば、制御ゲート電極をウェル中に設けるようにし
ているので、仮想グランドＭＲＯＭセルと同一チップ上
に搭載する場合にも微細化が可能となる。
【００４７】また、本発明にかかる不揮発性半導体記憶
装置の製造方法によれば、工程を複雑化することなく、
通常のバイポーラ及びＣＭＯＳトランジスタと同一基板
上に不揮発性半導体記憶装置を形成しうる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の実施の
一形態を示す断面斜視図。
【図２】本発明に係る不揮発性半導体記憶装置の実施の
一形態を示す平面図。
【図３】本発明に係る一層ＥＥＰＲＯＭを製造方法を示
す断面図。
【図４】本発明に係る一層ＥＥＰＲＯＭを製造方法を示
す断面図。
【図５】本発明に係る一層ＥＥＰＲＯＭを製造方法を示
す断面図。
【図６】本発明に係る一層ＥＥＰＲＯＭを製造方法を示
す断面図。
【図７】従来の一層ＥＰＲＯＭの構成をを示す断面斜視
図。
【図８】従来の一層ＥＰＲＯＭを示す平面図。
【図９】従来の一層ＥＰＲＯＭが搭載される仮想グラン
ドＭＲＯＭセルを示す断面図。
【図１０】従来の一層ＥＰＲＯＭを示す斜視図。
【符号の説明】
１０１，２０１，３０１ ｐ型Ｓｉ基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ ソース領域 １０４，２０４，３０４ ドレイン領域 １０５，２０５，３０５ 制御ゲート電極 １０６，２０６，３０６ ゲート酸化膜 １０７，２０７，３０７ 浮遊ゲート電極 １０９ ＭＲＯＭ埋め込みｎ＋拡散層 ３０８ ｎ−ウェル ３２６ 酸化膜 ３２７ メタル配線 ３２８ 絶縁保護膜

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板の表面に設けら
    れ、素子領域を画定するフィールド酸化膜と、 前記半導体基板の前記フィールド酸化膜で分離された半
    導体基板表面部の一方側ににチャネル領域分だけ離隔し
    て形成された第２導電型の第１拡散層からなるソース領
    域およびドレイン領域と、 前記フィールド酸化膜で分離された前記半導体基板表面
    部の他方側にウェルとして形成された第２導電型の第２
    拡散層と、 前記第２拡散層中に形成された、制御電極となる第１導
    電型の第３拡散層と、 前記半導体基板表面に形成され、印加電圧により電子が
    通り抜けることができる薄い絶縁膜と、 前記制御ゲート電極および前記チャネル領域の全面、お
    よび前記ソース領域およぴドレイン領域の一部の上方に
    配置形成された浮遊ゲート電極とを備えた不揮発性半導
    体記憶装置。
  2. 【請求項２】前記ウェルの端部は前記フィールド酸化膜
    の下部に達していることを特徴とする請求項１に記載の
    不揮発性半導体記憶装置。
  3. 【請求項３】前記不揮発性半導体記憶装置は電気的に消
    去可能な不揮発性半導体記憶装置であることを特徴とす
    る請求項１に記載の不揮発性半導体記憶装置。
  4. 【請求項４】書換え不可能な半導体記憶装置が隣接して
    形成されたことを特徴とする請求項３に記載の不揮発性
    半導体記憶装置。
  5. 【請求項５】前記浮遊電極は、前記書換え不可能な半導
    体記憶装置のゲート配線を兼用するものであることを特
    徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 【請求項６】前記浮遊ゲート電極は高融点金属シリサイ
    ドがポリシリコン膜上に堆積されたポリサイドでなるこ
    とを特徴とする請求項１に記載の不揮発性半導体記憶装
    置。
  7. 【請求項７】第１導電型の基板上に選択酸化法により、
    フィールド酸化膜とを形成する工程と、 前記フィールド酸化膜で分離された半導体基板の一方側
    の制御電極形成予定領域に第２導電型のウェルを選択的
    に形成する工程と、 前記ウェル中に第１導電型のイオンを注入する工程と、 前記フィールド酸化膜で分離された半導体基板の他方側
    のメモリトランジスタのソース、ドレイン形成予定領域
    に選択的に第２導電型イオンを注入する工程と、 全面にゲート酸化膜となる薄い酸化膜を形成する工程
    と、 全面に電極材料を堆積し、パターニングを行って前記ソ
    ース、ドレイン形成予定領域と部分的に重なるように両
    者間、および前記制御電極予定領域上に浮遊ゲート電極
    を形成する工程と、 熱処理を行って、注入されたイオンを拡散させ、ソース
    領域、ドレイン領域、制御電極となる拡散層をそれぞれ
    形成する工程とを備えた不揮発性半導体記憶装置の製造
    方法。
  8. 【請求項８】メモリトランジスタのソース、ドレイン形
    成予定領域に選択的に第２導電型イオンを注入する際、
    このメモリトランジスタに併設される書換え不可能な半
    導体記憶装置の埋め込み拡散層予定領域にも同時に第２
    導電型イオンが注入されることを特徴とする請求項７に
    記載の不揮発性半導体記憶装置の製造方法。
  9. 【請求項９】前記浮遊ゲート電極の形成は、前記書換え
    不可能な半導体記憶装置のゲート配線とともにパターニ
    ングされることにより行われるものであることを特徴と
    する請求項８に記載の不揮発性半導体記憶装置。
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