JP2000195972A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JP2000195972A JP2000195972A JP10371632A JP37163298A JP2000195972A JP 2000195972 A JP2000195972 A JP 2000195972A JP 10371632 A JP10371632 A JP 10371632A JP 37163298 A JP37163298 A JP 37163298A JP 2000195972 A JP2000195972 A JP 2000195972A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- film
- insulating film
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】浮遊ゲート電極の表面積をできる限り広くし
て、カップリング比を増大させ、書き込み電圧を低電圧
化した不揮発性半導体記憶装置、及びその製造方法を提
供する。 【解決手段】基板と、前記基板に所定間隔をおいて形成
されたソース及びドレイン領域と、前記ソース、ドレイ
ン領域間のチャネル形成領域上に形成された第１の絶縁
膜と、前記第１の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極の上面部及び少なくとも側壁部
の一部を覆うように、前記浮遊ゲート電極上に形成され
た第２の絶縁膜と、前記浮遊ゲート電極の上面部及び少
なくとも側壁部の一部と対向するように、前記第２の絶
縁膜上に形成された制御ゲート電極を有する、不揮発性
半導体記憶装置、及びその製造方法。
て、カップリング比を増大させ、書き込み電圧を低電圧
化した不揮発性半導体記憶装置、及びその製造方法を提
供する。 【解決手段】基板と、前記基板に所定間隔をおいて形成
されたソース及びドレイン領域と、前記ソース、ドレイ
ン領域間のチャネル形成領域上に形成された第１の絶縁
膜と、前記第１の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極の上面部及び少なくとも側壁部
の一部を覆うように、前記浮遊ゲート電極上に形成され
た第２の絶縁膜と、前記浮遊ゲート電極の上面部及び少
なくとも側壁部の一部と対向するように、前記第２の絶
縁膜上に形成された制御ゲート電極を有する、不揮発性
半導体記憶装置、及びその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及び不揮発性半導体記憶装置の製造方法に関し、
特に制御ゲート電極を、浮遊ゲート電極の上面部及び少
なくとも側面部の一部と対向するように形成することに
より、カップリング比を向上せしめて書き込み電圧の低
電圧化を達成した不揮発性半導体記憶装置及びその製造
方法に関する。
憶装置及び不揮発性半導体記憶装置の製造方法に関し、
特に制御ゲート電極を、浮遊ゲート電極の上面部及び少
なくとも側面部の一部と対向するように形成することに
より、カップリング比を向上せしめて書き込み電圧の低
電圧化を達成した不揮発性半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】電気的にデーターの書き込み及び消去が
可能な不揮発性半導体記憶装置として、半導体基板表面
の部のソース領域とドレイン領域とで挟まれた領域上
に、第１のゲート絶縁膜を介して浮遊ゲート電極を設
け、さらにその上に第２のゲート絶縁膜を介して浮遊ゲ
ート電極と容量接合する制御ゲート電極を形成した電界
効果トランジスタを有する不揮発性半導体記憶装置が知
られている。
可能な不揮発性半導体記憶装置として、半導体基板表面
の部のソース領域とドレイン領域とで挟まれた領域上
に、第１のゲート絶縁膜を介して浮遊ゲート電極を設
け、さらにその上に第２のゲート絶縁膜を介して浮遊ゲ
ート電極と容量接合する制御ゲート電極を形成した電界
効果トランジスタを有する不揮発性半導体記憶装置が知
られている。
【０００３】この記憶素子に情報を書き込む場合には、
制御ゲート電極を正の高電位にして基板表面にチャネル
を形成し、ドレイン領域に正の電圧を印加する。このと
き、チャネル内を走行する電子は、チャネル上に発生し
た高電界によりエネルギーを受け、第１ゲート絶縁膜に
よるポテンシャル障壁を越えて浮遊ゲート電極に注入さ
れる。このように浮遊ゲート電極で電子が注入された状
態を書き込み状態としている。一方、書き込み情報の消
去は、Ｆ−Ｎトンネル電流により浮遊ゲート電極から電
子を放出することにより行っている。
制御ゲート電極を正の高電位にして基板表面にチャネル
を形成し、ドレイン領域に正の電圧を印加する。このと
き、チャネル内を走行する電子は、チャネル上に発生し
た高電界によりエネルギーを受け、第１ゲート絶縁膜に
よるポテンシャル障壁を越えて浮遊ゲート電極に注入さ
れる。このように浮遊ゲート電極で電子が注入された状
態を書き込み状態としている。一方、書き込み情報の消
去は、Ｆ−Ｎトンネル電流により浮遊ゲート電極から電
子を放出することにより行っている。
【０００４】ところで、この書き込み動作において、書
き込み電圧を低くすることは極めて重要である。例え
ば、電気的に書き込み動作を行い、電気的に全ビットを
一括消去するフラッシュメモリの市場においては、現在
の１２Ｖ／１５Ｖの二電源から、５Ｖ又は３Ｖの単一電
源化への移行に対する要求があるが、そのためには、書
き込み動作における低電圧化が必要だからである。
き込み電圧を低くすることは極めて重要である。例え
ば、電気的に書き込み動作を行い、電気的に全ビットを
一括消去するフラッシュメモリの市場においては、現在
の１２Ｖ／１５Ｖの二電源から、５Ｖ又は３Ｖの単一電
源化への移行に対する要求があるが、そのためには、書
き込み動作における低電圧化が必要だからである。
【０００５】従来、このような低電圧書き込みを実現す
るための不揮発性半導体記憶装置としては、例えば次の
ものが知られている。
るための不揮発性半導体記憶装置としては、例えば次の
ものが知られている。
【０００６】（１）特開平５−３２６９６９号公報に
は、図７（ａ）に示すように、半導体基板表面上の能動
領域Ａ上の一部から一端の素子分離酸化膜３０４上に延
在するフローティングゲート３０８と、このフローティ
ングゲート３０８の上部から他端の素子分離酸化膜３０
９上に延在するコントロールゲート３１２とを有する不
揮発性半導体記憶装置が記載されている。
は、図７（ａ）に示すように、半導体基板表面上の能動
領域Ａ上の一部から一端の素子分離酸化膜３０４上に延
在するフローティングゲート３０８と、このフローティ
ングゲート３０８の上部から他端の素子分離酸化膜３０
９上に延在するコントロールゲート３１２とを有する不
揮発性半導体記憶装置が記載されている。
【０００７】この不揮発性半導体記憶装置は、能動領域
Ｃとフローティングゲート３０８が一部分でしか重なり
合わないようにすることにより、実効的なトンネル領域
を小さくしている。かつ、ワード線方向でフローティン
グゲート２０８をずらして形成することにより、メモリ
セルの大きさを変えることなくセルフカップリングレシ
オ（容量結合比）を大きくすることができるものであ
る。
Ｃとフローティングゲート３０８が一部分でしか重なり
合わないようにすることにより、実効的なトンネル領域
を小さくしている。かつ、ワード線方向でフローティン
グゲート２０８をずらして形成することにより、メモリ
セルの大きさを変えることなくセルフカップリングレシ
オ（容量結合比）を大きくすることができるものであ
る。
【０００８】（２）また、浮遊ゲート電極と制御ゲート
電極のゲート長が同じ長さの積層構造体を有する不揮発
性半導体記憶装置として、特開平８−１３０２６４号公
報には、図７（ｂ）に示すような不揮発性半導体記憶装
置が知られている。この不揮発性半導体記憶装置は、素
子分離を行うためのシールドゲート電極４１０と浮遊ゲ
ート電極４０８との間に隙間領域４０９’を有し、層間
絶縁膜４０９を介して隙間領域４０９’を埋め込むよう
にして制御ゲート電極４１２が浮遊ゲート電極４０８上
に積層されてなる構造を有する。
電極のゲート長が同じ長さの積層構造体を有する不揮発
性半導体記憶装置として、特開平８−１３０２６４号公
報には、図７（ｂ）に示すような不揮発性半導体記憶装
置が知られている。この不揮発性半導体記憶装置は、素
子分離を行うためのシールドゲート電極４１０と浮遊ゲ
ート電極４０８との間に隙間領域４０９’を有し、層間
絶縁膜４０９を介して隙間領域４０９’を埋め込むよう
にして制御ゲート電極４１２が浮遊ゲート電極４０８上
に積層されてなる構造を有する。
【０００９】この不揮発性半導体記憶装置は、シールド
ゲート絶縁膜４０７を介して形成されたシールドゲート
電極４１０に所定の電圧を印加することによって素子分
離を行うとともに、制御ゲート電極４１２の一部の領域
が浮遊ゲート電極４０８の下面に絶縁膜４０９を介して
接するように、即ち、浮遊ゲート電極と制御ゲート電極
とがオーバーラップする面積を出来るだけ大きくするこ
とによって、メモリセル面積を増加させることなく容量
結合比を大きくして、メモリセル動作時における低電圧
化及び高速化を可能とするものである。
ゲート絶縁膜４０７を介して形成されたシールドゲート
電極４１０に所定の電圧を印加することによって素子分
離を行うとともに、制御ゲート電極４１２の一部の領域
が浮遊ゲート電極４０８の下面に絶縁膜４０９を介して
接するように、即ち、浮遊ゲート電極と制御ゲート電極
とがオーバーラップする面積を出来るだけ大きくするこ
とによって、メモリセル面積を増加させることなく容量
結合比を大きくして、メモリセル動作時における低電圧
化及び高速化を可能とするものである。
【００１０】（３）また、特開平９−１４８３４６３号
公報には、図８（ａ）に示すような不揮発性半導体記憶
装置の製造方法が記載されている。この不揮発性半導体
記憶装置は、半導体基板４０１上にセルゲート酸化膜４
０３を形成した後、不純物を含まないポリシリコン層／
不純物を含むポリシリコン層を順次積層して第１のポリ
シリコン層４０４を形成し、さらに、該第１のポリシリ
コン層４０４上に、ＯＮＯ酸化膜（酸化シリコン／窒化
シリコン／酸化シリコンの積層膜）４０６を形成し、そ
の上に第２のポリシリコン層４０７を形成してなる。
公報には、図８（ａ）に示すような不揮発性半導体記憶
装置の製造方法が記載されている。この不揮発性半導体
記憶装置は、半導体基板４０１上にセルゲート酸化膜４
０３を形成した後、不純物を含まないポリシリコン層／
不純物を含むポリシリコン層を順次積層して第１のポリ
シリコン層４０４を形成し、さらに、該第１のポリシリ
コン層４０４上に、ＯＮＯ酸化膜（酸化シリコン／窒化
シリコン／酸化シリコンの積層膜）４０６を形成し、そ
の上に第２のポリシリコン層４０７を形成してなる。
【００１１】そして、この不揮発性半導体記憶装置をか
かる構成とすることにより、第１のポリシリコン層４０
４中の不純物によるセルゲート酸化膜４０３へのダメー
ジを防止して、良好な膜質のボトム酸化膜を形成するこ
とが可能とするものである。
かる構成とすることにより、第１のポリシリコン層４０
４中の不純物によるセルゲート酸化膜４０３へのダメー
ジを防止して、良好な膜質のボトム酸化膜を形成するこ
とが可能とするものである。
【００１２】（４）更に、図８（ｂ）に示すような不揮
発性半導体記憶装置が知られている。この不揮発性半導
体記憶装置は、Ｎ型シリコン半導体基板２０１内に、Ｐ
型不純物が拡散されたＰウェル２０３を設け、素子分離
膜２０２により区画された領域のＰウェル２０３の表面
付近にメモリトランジスタのしきい値電圧（Ｖｔｈ）調
整のためのＰ型不純物拡散領域２０４を形成し、その上
部で、ソース・ドレイン領域２１３間に、ゲート絶縁膜
２０５を介して、導電性ポリシリコンからなる浮遊ゲー
ト電極２２０、該浮遊ゲート電極２０６の上にＯＮＯ膜
２２０と、さらにその上に導電性ポリシリコン層２１１
とタングステンシリサイド層２１２からなる制御ゲート
電極を有するＮＭＯＳトランジスタを有している。
発性半導体記憶装置が知られている。この不揮発性半導
体記憶装置は、Ｎ型シリコン半導体基板２０１内に、Ｐ
型不純物が拡散されたＰウェル２０３を設け、素子分離
膜２０２により区画された領域のＰウェル２０３の表面
付近にメモリトランジスタのしきい値電圧（Ｖｔｈ）調
整のためのＰ型不純物拡散領域２０４を形成し、その上
部で、ソース・ドレイン領域２１３間に、ゲート絶縁膜
２０５を介して、導電性ポリシリコンからなる浮遊ゲー
ト電極２２０、該浮遊ゲート電極２０６の上にＯＮＯ膜
２２０と、さらにその上に導電性ポリシリコン層２１１
とタングステンシリサイド層２１２からなる制御ゲート
電極を有するＮＭＯＳトランジスタを有している。
【００１３】さらに、該トランジスタは、電極側壁部に
側壁保護膜２２１を有し、該側壁保護膜２２１の下部周
辺領域には、比較的低濃度のＮ型不純物が拡散されたＮ
- 不純物拡散領域２０８、及び比較的高濃度のＮ型不純
物が拡散されたソース・ドレイン領域２１３を有する、
いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有している。そして、前記ソース・ドレイ
ン領域２１３と、配線層２１９とは、密着メタル層２１
７とタングステンからなる接続プラグにより電気的に接
続されている。
側壁保護膜２２１を有し、該側壁保護膜２２１の下部周
辺領域には、比較的低濃度のＮ型不純物が拡散されたＮ
- 不純物拡散領域２０８、及び比較的高濃度のＮ型不純
物が拡散されたソース・ドレイン領域２１３を有する、
いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有している。そして、前記ソース・ドレイ
ン領域２１３と、配線層２１９とは、密着メタル層２１
７とタングステンからなる接続プラグにより電気的に接
続されている。
【００１４】この不揮発性半導体記憶装置は、浮遊ゲー
ト電極２０６直下の絶縁膜を電子がＦＮトンネリング可
能なトンネル酸化膜２０５とし、ＦＮトンネリングを利
用してシリコン基板２０１から浮遊ゲート電極への電子
の注入と引き抜きとが可能な構成とするものである。
ト電極２０６直下の絶縁膜を電子がＦＮトンネリング可
能なトンネル酸化膜２０５とし、ＦＮトンネリングを利
用してシリコン基板２０１から浮遊ゲート電極への電子
の注入と引き抜きとが可能な構成とするものである。
【００１５】そして、かかる構成とすることにより、低
電圧化及び書き込み速度の向上と、トンネル酸化膜の劣
化の防止による信頼性の向上を図るものである。
電圧化及び書き込み速度の向上と、トンネル酸化膜の劣
化の防止による信頼性の向上を図るものである。
【００１６】
【発明が解決しようとする課題】しかしながら、上記し
たような不揮発性半導体記憶装置では、書き込み動作に
おける書き込み電圧をある程度低くすることが可能であ
るが、前述したような、現在の１２Ｖ／１５Ｖの二電源
から、５Ｖ又は３Ｖの単一電源化への移行に対する要求
を完全かつ十分に満たすものではない。
たような不揮発性半導体記憶装置では、書き込み動作に
おける書き込み電圧をある程度低くすることが可能であ
るが、前述したような、現在の１２Ｖ／１５Ｖの二電源
から、５Ｖ又は３Ｖの単一電源化への移行に対する要求
を完全かつ十分に満たすものではない。
【００１７】また、第２ゲート絶縁膜の薄膜化等により
カップリング比を大きくして、最大電界強度を向上させ
ることにより、書き込み速度を向上させる方法も考えら
れるが、プロセス的に絶縁膜の耐圧特性上の問題等、膜
質の信頼性の確保が困難である。
カップリング比を大きくして、最大電界強度を向上させ
ることにより、書き込み速度を向上させる方法も考えら
れるが、プロセス的に絶縁膜の耐圧特性上の問題等、膜
質の信頼性の確保が困難である。
【００１８】不揮発性半導体記憶装置において、書き込
み時の低電圧化を達成するためには、セルの改良と昇圧
効率の改良が必要である。しかし、上述したように、絶
縁膜をむやみに薄膜化できないため、セルの改良による
低電圧化には限度がある。一方、昇圧効率を上げるため
には、カップリング比を向上させることが必要である。
み時の低電圧化を達成するためには、セルの改良と昇圧
効率の改良が必要である。しかし、上述したように、絶
縁膜をむやみに薄膜化できないため、セルの改良による
低電圧化には限度がある。一方、昇圧効率を上げるため
には、カップリング比を向上させることが必要である。
【００１９】カップリング比は、第２の絶縁膜の静電容
量ＣONO ／（ドレイン領域の静電容量Ｃd ＋ソース領域
の静電容量Ｃs ＋チャネル領域の静電容量Ｃch）の値に
比例し、ＣONO は、浮遊ゲート電極の表面積Ｓに比例す
ることが知られている。従って、浮遊ゲート電極の表面
積Ｓを大きくすることができれば、カップリング比を向
上させることができることになる。
量ＣONO ／（ドレイン領域の静電容量Ｃd ＋ソース領域
の静電容量Ｃs ＋チャネル領域の静電容量Ｃch）の値に
比例し、ＣONO は、浮遊ゲート電極の表面積Ｓに比例す
ることが知られている。従って、浮遊ゲート電極の表面
積Ｓを大きくすることができれば、カップリング比を向
上させることができることになる。
【００２０】そこで、本発明は、浮遊ゲート電極の表面
積をできる限り広くして、カップリング比を増大させ、
書き込み電圧を低電圧化した不揮発性半導体記憶装置、
及びその製造方法を提供することを目的とする。
積をできる限り広くして、カップリング比を増大させ、
書き込み電圧を低電圧化した不揮発性半導体記憶装置、
及びその製造方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】上記課題を達成すべく、
本発明は、基板と、前記基板に所定間隔をおいて形成さ
れたソース及びドレイン領域と、前記ソース−ドレイン
領域間のチャネル形成領域上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極の上面部及び少なくとも側壁部
の一部を覆うように、前記浮遊ゲート電極上に形成され
た第２の絶縁膜と、前記浮遊ゲート電極の上面部及び少
なくとも側壁部の一部と対向するように、前記第２の絶
縁膜上に形成された制御ゲート電極を有する、不揮発性
半導体記憶装置を提供する。
本発明は、基板と、前記基板に所定間隔をおいて形成さ
れたソース及びドレイン領域と、前記ソース−ドレイン
領域間のチャネル形成領域上に形成された第１の絶縁膜
と、前記第１の絶縁膜上に形成された浮遊ゲート電極
と、前記浮遊ゲート電極の上面部及び少なくとも側壁部
の一部を覆うように、前記浮遊ゲート電極上に形成され
た第２の絶縁膜と、前記浮遊ゲート電極の上面部及び少
なくとも側壁部の一部と対向するように、前記第２の絶
縁膜上に形成された制御ゲート電極を有する、不揮発性
半導体記憶装置を提供する。
【００２２】前記本発明の不揮発性半導体記憶装置にお
いて、浮遊ゲート電極は、順テーパー形状を有するのが
好ましい。
いて、浮遊ゲート電極は、順テーパー形状を有するのが
好ましい。
【００２３】前記浮遊ゲート電極は、導電性ポリシリコ
ンからなり、前記第２の絶縁膜は、酸化シリコン膜、窒
化シリコン膜及び酸化シリコン膜からなる積層構造を有
し、また、前記制御ゲート電極は、導電性ポリシリコン
層と金属シリコンサイド層からなる積層構造を有するの
がそれぞれ好ましい。
ンからなり、前記第２の絶縁膜は、酸化シリコン膜、窒
化シリコン膜及び酸化シリコン膜からなる積層構造を有
し、また、前記制御ゲート電極は、導電性ポリシリコン
層と金属シリコンサイド層からなる積層構造を有するの
がそれぞれ好ましい。
【００２４】本発明の不揮発性半導体記憶装置は、第１
の導電型半導体基板と、前記第１の導電型半導体基板上
に形成された素子分離膜と、前記第１の導電型半導体基
板の素子分離膜により区画された領域に形成された第２
の導電型ウェルと、前記第２の導電型ウェルに形成され
た第１の導電型不純物拡散領域と、前記第１の導電型不
純物拡散領域上に形成された第１の絶縁膜と、前記第１
の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲ
ート電極の上面部及び少なくとも側壁部の一部を覆うよ
うに、前記浮遊ゲート電極上に形成された第２の絶縁膜
と、前記浮遊ゲート電極の上面部及び少なくとも側壁部
の一部と対向するように、前記第２の絶縁膜上に形成さ
れた制御ゲート電極を有するのがより好ましい。
の導電型半導体基板と、前記第１の導電型半導体基板上
に形成された素子分離膜と、前記第１の導電型半導体基
板の素子分離膜により区画された領域に形成された第２
の導電型ウェルと、前記第２の導電型ウェルに形成され
た第１の導電型不純物拡散領域と、前記第１の導電型不
純物拡散領域上に形成された第１の絶縁膜と、前記第１
の絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲ
ート電極の上面部及び少なくとも側壁部の一部を覆うよ
うに、前記浮遊ゲート電極上に形成された第２の絶縁膜
と、前記浮遊ゲート電極の上面部及び少なくとも側壁部
の一部と対向するように、前記第２の絶縁膜上に形成さ
れた制御ゲート電極を有するのがより好ましい。
【００２５】また、本発明は、基板上に素子分離膜を形
成する工程と、前記基板上の前記素子分離膜で区画され
た領域に、第１の絶縁膜を形成する工程と、前記第１の
絶縁膜上に第１の導電性膜を堆積させる工程と、前記第
１の導電性膜をエッチングして浮遊ゲート電極を形成す
る工程と、前記浮遊ゲート電極上に、前記浮遊ゲート電
極の上面部及び少なくとも側面部の一部を覆うように第
２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、
第２の導電性膜を堆積させる工程と、前記第２の導電性
膜をパターニングして、前記浮遊ゲート電極の上面部及
び少なくとも側壁部の一部と対向するような形状の制御
ゲート電極を形成する工程を有する、不揮発性半導体記
憶装置の製造方法を提供する。
成する工程と、前記基板上の前記素子分離膜で区画され
た領域に、第１の絶縁膜を形成する工程と、前記第１の
絶縁膜上に第１の導電性膜を堆積させる工程と、前記第
１の導電性膜をエッチングして浮遊ゲート電極を形成す
る工程と、前記浮遊ゲート電極上に、前記浮遊ゲート電
極の上面部及び少なくとも側面部の一部を覆うように第
２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、
第２の導電性膜を堆積させる工程と、前記第２の導電性
膜をパターニングして、前記浮遊ゲート電極の上面部及
び少なくとも側壁部の一部と対向するような形状の制御
ゲート電極を形成する工程を有する、不揮発性半導体記
憶装置の製造方法を提供する。
【００２６】前記本発明の不揮発性半導体記憶装置の製
造方法において、第１の導電型とは、Ｎ型又はＰ型を意
味し、第２の導電型とは、前記第１の導電型とは反対の
導電型をいう。
造方法において、第１の導電型とは、Ｎ型又はＰ型を意
味し、第２の導電型とは、前記第１の導電型とは反対の
導電型をいう。
【００２７】本発明の不揮発性半導体記憶装置の製造方
法において、前記第１の導電性膜をエッチングして浮遊
ゲート電極を形成する工程は、前記第１の導電性膜を順
テーパー形状にエッチング加工して、浮遊ゲート電極を
加工する工程を有するのが好ましい。
法において、前記第１の導電性膜をエッチングして浮遊
ゲート電極を形成する工程は、前記第１の導電性膜を順
テーパー形状にエッチング加工して、浮遊ゲート電極を
加工する工程を有するのが好ましい。
【００２８】また、前記第１の導電性膜を堆積させる工
程は、前記第１の絶縁膜上に第１のポリシリコンを堆積
させる工程を有するのが好ましく、前記第２の導電性膜
を堆積させる工程は、前記第２の絶縁膜上にポリシリコ
ンを堆積させる工程を有するのが好ましい。
程は、前記第１の絶縁膜上に第１のポリシリコンを堆積
させる工程を有するのが好ましく、前記第２の導電性膜
を堆積させる工程は、前記第２の絶縁膜上にポリシリコ
ンを堆積させる工程を有するのが好ましい。
【００２９】前記第２の導電性膜を堆積させる工程は、
前記第２の絶縁膜上にポリシリコン層を堆積させる工程
と、前記ポリシリコン層上に金属シリサイド層を堆積さ
せる工程を有するのが好ましい。
前記第２の絶縁膜上にポリシリコン層を堆積させる工程
と、前記ポリシリコン層上に金属シリサイド層を堆積さ
せる工程を有するのが好ましい。
【００３０】また、前記第２の絶縁膜を形成する工程
は、前記浮遊ゲート電極を覆うように酸化シリコン膜を
形成する工程と、該酸化シリコン膜上に窒化シリコン膜
を形成する工程と、該窒化シリコン膜上に酸化シリコン
膜を形成する工程を有するのが好ましい。
は、前記浮遊ゲート電極を覆うように酸化シリコン膜を
形成する工程と、該酸化シリコン膜上に窒化シリコン膜
を形成する工程と、該窒化シリコン膜上に酸化シリコン
膜を形成する工程を有するのが好ましい。
【００３１】さらに、前記本発明の不揮発性半導体記憶
装置は、前記制御ゲート電極を形成した後、塩基基板の
前記制御ゲート電極周辺部の前記素子分離膜により区画
された領域に、不純物をイオン注入することにより、ソ
ース領域及びドレイン領域を形成する工程をさらに有す
るのが好ましい。また、前記基板は、好ましくは、第２
の導電型ウェルが形成された第１の導電型半導体基板で
ある。
装置は、前記制御ゲート電極を形成した後、塩基基板の
前記制御ゲート電極周辺部の前記素子分離膜により区画
された領域に、不純物をイオン注入することにより、ソ
ース領域及びドレイン領域を形成する工程をさらに有す
るのが好ましい。また、前記基板は、好ましくは、第２
の導電型ウェルが形成された第１の導電型半導体基板で
ある。
【００３２】本発明の不揮発性半導体記憶装置として
は、例えば、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ−Ｅｒ
ａｓａｂａｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）等がある。
は、例えば、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏ
ｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒ
ｙ）やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ−Ｅｒ
ａｓａｂａｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）等がある。
【００３３】本発明の不揮発性半導体記憶装置は、複合
絶縁ゲート型電界効果トランジスタを有し、制御ゲート
電極が、浮遊ゲート電極の上面部のみならず側面部とも
対向するように形成されているのを特徴とする。
絶縁ゲート型電界効果トランジスタを有し、制御ゲート
電極が、浮遊ゲート電極の上面部のみならず側面部とも
対向するように形成されているのを特徴とする。
【００３４】本発明の不揮発性半導体記憶装置をかかる
構成とすることにより、制御ゲート電極の表面積が従来
構造よりも浮遊ゲート電極の側面部の分だけ広げること
ができる。上述したように、カップリング比は、第２の
絶縁膜の静電容量ＣONO に比例し、第２の絶縁膜の静電
容量ＣONO は、浮遊ゲート電極と制御ゲート電極とのオ
ーバーラップ面積に比例する。従って、結果としてカッ
プリング比が向上し、電界強度が増加し、書き込み電圧
の低電圧化が達成されることになる。
構成とすることにより、制御ゲート電極の表面積が従来
構造よりも浮遊ゲート電極の側面部の分だけ広げること
ができる。上述したように、カップリング比は、第２の
絶縁膜の静電容量ＣONO に比例し、第２の絶縁膜の静電
容量ＣONO は、浮遊ゲート電極と制御ゲート電極とのオ
ーバーラップ面積に比例する。従って、結果としてカッ
プリング比が向上し、電界強度が増加し、書き込み電圧
の低電圧化が達成されることになる。
【００３５】また、本発明の不揮発性半導体記憶装置に
おいて、浮遊ゲート電極は、順テーパー形状（浮遊ゲー
ト電極の上面部が下面部よりも狭い台形状）に加工され
ている場合には、浮遊ゲート電極と制御ゲート電極間の
電界が、浮遊ゲート電極の肩部に集中するのを緩和する
ことができる。
おいて、浮遊ゲート電極は、順テーパー形状（浮遊ゲー
ト電極の上面部が下面部よりも狭い台形状）に加工され
ている場合には、浮遊ゲート電極と制御ゲート電極間の
電界が、浮遊ゲート電極の肩部に集中するのを緩和する
ことができる。
【００３６】さらに、第２の絶縁膜が酸化シリコン膜／
窒化シリコン膜／酸化シリコン膜の積層構造で形成され
ている場合には、絶縁耐圧に特に優れた不揮発性半導体
記憶装置を得ることができる。
窒化シリコン膜／酸化シリコン膜の積層構造で形成され
ている場合には、絶縁耐圧に特に優れた不揮発性半導体
記憶装置を得ることができる。
【００３７】さらにまた、本発明の不揮発性半導体記憶
装置において、制御ゲート電極が、第２のポリシリコン
層とポリサイド層の２層からなる積層構造で形成されて
いる場合には、制御ゲート電極に良好な導電性と耐酸化
性を付与された不揮発性半導体記憶装置となっている。
装置において、制御ゲート電極が、第２のポリシリコン
層とポリサイド層の２層からなる積層構造で形成されて
いる場合には、制御ゲート電極に良好な導電性と耐酸化
性を付与された不揮発性半導体記憶装置となっている。
【００３８】また、従来のＬＤＤ（Ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造の形成においては側壁保護
膜を形成する工程が必要であったが、本発明の不揮発性
半導体記憶装置の製造方法によれば、側壁保護膜を形成
することなく、同様なＬＤＤ構造を実現することができ
る。
ｏｐｅｄ ｄｒａｉｎ）構造の形成においては側壁保護
膜を形成する工程が必要であったが、本発明の不揮発性
半導体記憶装置の製造方法によれば、側壁保護膜を形成
することなく、同様なＬＤＤ構造を実現することができ
る。
【００３９】従って、本発明の不揮発性半導体記憶装置
の製造方法によれば、より少ない工程数により、書き込
み電圧が低電圧化され、かつ、信頼性の高い揮発性半導
体記憶装置を製造することができる。
の製造方法によれば、より少ない工程数により、書き込
み電圧が低電圧化され、かつ、信頼性の高い揮発性半導
体記憶装置を製造することができる。
【００４０】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照にしながら説明する。第１実施形態 図１に示すのは、本実施形態の不揮発性半導体記憶装置
であるＥＰＲＯＭのメモリセル領域の構造断面図であ
る。
を参照にしながら説明する。第１実施形態 図１に示すのは、本実施形態の不揮発性半導体記憶装置
であるＥＰＲＯＭのメモリセル領域の構造断面図であ
る。
【００４１】図１に示すＥＰＲＯＭは、Ｎ型シリコン半
導体基板１０１に、Ｐウェル領域１０３を有し、層間絶
縁膜１０２で分離された素子分離領域のＰウェル領域１
０３のチャネルストッパー層１１０に囲まれた領域の表
面部には、メモリトランジスタのＶｔｈを調節するため
のＰ型不純物拡散領域１０４を有し、さらに該領域１０
４上には、比較的低濃度のＮ型不純物を含有するＮ- 不
純物拡散領域１０８を有し、該領域１０８上に、第１の
絶縁膜（第１ゲート絶縁膜ともいう。）１０５を介し
て、浮遊ゲート電極１０６、第２の絶縁膜（ＯＮＯ膜）
１０９、第２のポリシリコン層１１１と金属シリサイド
層１１２からなる制御ゲート電極を有している。
導体基板１０１に、Ｐウェル領域１０３を有し、層間絶
縁膜１０２で分離された素子分離領域のＰウェル領域１
０３のチャネルストッパー層１１０に囲まれた領域の表
面部には、メモリトランジスタのＶｔｈを調節するため
のＰ型不純物拡散領域１０４を有し、さらに該領域１０
４上には、比較的低濃度のＮ型不純物を含有するＮ- 不
純物拡散領域１０８を有し、該領域１０８上に、第１の
絶縁膜（第１ゲート絶縁膜ともいう。）１０５を介し
て、浮遊ゲート電極１０６、第２の絶縁膜（ＯＮＯ膜）
１０９、第２のポリシリコン層１１１と金属シリサイド
層１１２からなる制御ゲート電極を有している。
【００４２】さらに、このＥＰＲＯＭは、Ｎ- 不純物拡
散領域１０８のゲート電極直下の周辺部には、比較的高
濃度のＮ型不純物である砒素を含有する（ソース・ドレ
イン領域１１３が形成された、いわゆるＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有してい
る。
散領域１０８のゲート電極直下の周辺部には、比較的高
濃度のＮ型不純物である砒素を含有する（ソース・ドレ
イン領域１１３が形成された、いわゆるＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有してい
る。
【００４３】そして、これらの上には、層間絶縁膜１１
４，１１５及び１１６が形成され、最上層に、コンタク
トプラグ１１８によって、ソース・ドレイン領域１１３
と、電気的に接続された配線層１１９が形成された構造
を有している。
４，１１５及び１１６が形成され、最上層に、コンタク
トプラグ１１８によって、ソース・ドレイン領域１１３
と、電気的に接続された配線層１１９が形成された構造
を有している。
【００４４】このＥＰＲＯＭの浮遊ゲート電極１０６
は、不純物としてリン化合物を含有するポリシリコンか
らなり、順テーパー形状に加工されている。
は、不純物としてリン化合物を含有するポリシリコンか
らなり、順テーパー形状に加工されている。
【００４５】また、制御ゲート電極のポリシリコン層１
１１は、不純物としてリン化合物を含有するポリシリコ
ンから形成されており、かつ、第２の絶縁膜１０９を介
して、浮遊ゲート電極１０６の上面部及び側壁部に対向
するように形成され、制御ゲート電極の表面積は、浮遊
ゲート電極の側壁部の分だけ広げられた構造となってい
る。
１１は、不純物としてリン化合物を含有するポリシリコ
ンから形成されており、かつ、第２の絶縁膜１０９を介
して、浮遊ゲート電極１０６の上面部及び側壁部に対向
するように形成され、制御ゲート電極の表面積は、浮遊
ゲート電極の側壁部の分だけ広げられた構造となってい
る。
【００４６】このような構造とすることにより、カップ
リング比を向上させることができ、チャネル上の最大電
界強度（Ｅｍ）が増加し、書き込み電圧の低電圧化が達
成されたＥＰＲＯＭとなっている。
リング比を向上させることができ、チャネル上の最大電
界強度（Ｅｍ）が増加し、書き込み電圧の低電圧化が達
成されたＥＰＲＯＭとなっている。
【００４７】また、浮遊ゲート電極１０６が順テーパー
形状に加工されているため、制御ゲート電極と浮遊ゲー
ト電極間の電界が浮遊ゲート電極の肩部に集中するのが
緩和されている。
形状に加工されているため、制御ゲート電極と浮遊ゲー
ト電極間の電界が浮遊ゲート電極の肩部に集中するのが
緩和されている。
【００４８】第２実施形態 次に、図１に示すＥＰＲＯＭの製造方法を詳細に説明す
る。先ず、図２（ａ）に示すように、Ｎ型シリコン半導
体基板１０１の所定の領域に、例えばＬＯＣＯＳ法（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
法）により、素子分離膜１０２を膜厚１０ｎｍ程度で形
成する。
る。先ず、図２（ａ）に示すように、Ｎ型シリコン半導
体基板１０１の所定の領域に、例えばＬＯＣＯＳ法（Ｌ
ｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ
法）により、素子分離膜１０２を膜厚１０ｎｍ程度で形
成する。
【００４９】次いで、図２（ｂ）に示すように、ホウ素
等のＰ型不純物を、例えばイオン注入法により導入する
ことにより、Ｐウェル１０３を形成する。
等のＰ型不純物を、例えばイオン注入法により導入する
ことにより、Ｐウェル１０３を形成する。
【００５０】その後、図２（ｃ）に示すように、メモリ
トランジスタのＶｔｈを調整するためにボロン等のイオ
ンを、例えばイオン注入法により注入し、Ｐ型不純物拡
散領域１０４を形成する。
トランジスタのＶｔｈを調整するためにボロン等のイオ
ンを、例えばイオン注入法により注入し、Ｐ型不純物拡
散領域１０４を形成する。
【００５１】次に、図３（ｄ）に示すように、素子分離
膜１０２により区画された領域上の酸化シリコン膜を選
択的にエッチング除去し、再度酸化シリコン膜（ゲート
酸化膜）１０５を、例えば、熱酸化法、ＨＴＯ（Ｈｉｇ
ｈ ＴｅｍｐｅｒａｔｕｒｅＣｈｅｍｉｃａｌ Ｄｅｐ
ｏｓｉｔｅｄ Ｏｘｉｄａｔｉｏｎ）法等により、膜厚
３〜１５ｎｍ程度で形成する。
膜１０２により区画された領域上の酸化シリコン膜を選
択的にエッチング除去し、再度酸化シリコン膜（ゲート
酸化膜）１０５を、例えば、熱酸化法、ＨＴＯ（Ｈｉｇ
ｈ ＴｅｍｐｅｒａｔｕｒｅＣｈｅｍｉｃａｌ Ｄｅｐ
ｏｓｉｔｅｄ Ｏｘｉｄａｔｉｏｎ）法等により、膜厚
３〜１５ｎｍ程度で形成する。
【００５２】次いで、図３（ｅ）に示すように、浮遊ゲ
ート電極を形成する為の第１のポリシリコン層１０６’
を形成する。第１のポリシリコン層１０６’は、例え
ば、ＳｉＨ4 又はＳｉＨ2 Ｃｌ2 等のシラン化合物ガス
及びＰＨ3 ，ＰＯＣｌ3 等のリン化合物を用いるＣＶＤ
法により、膜厚８０−１５０ｎｍ程度で堆積させること
ができる。
ート電極を形成する為の第１のポリシリコン層１０６’
を形成する。第１のポリシリコン層１０６’は、例え
ば、ＳｉＨ4 又はＳｉＨ2 Ｃｌ2 等のシラン化合物ガス
及びＰＨ3 ，ＰＯＣｌ3 等のリン化合物を用いるＣＶＤ
法により、膜厚８０−１５０ｎｍ程度で堆積させること
ができる。
【００５３】続いて、図３（ｆ）に示すように、前記第
１のポリシリコン層１０６’上に図示しないレジスト膜
を成膜後、レジスト膜をエッチングして、浮遊ゲート電
極形成のためのパターンを形成し、前記レジストパター
ンをマスクとして、前記第１のポリシリコン層１０６’
を、順テーパー形状になるようにエッチング加工するこ
とにより浮遊ゲート電極 を形成する。浮遊ゲート電極
を順テーパー形状とするのは、上述したように、浮遊ゲ
ート電極の肩部への電界集中を緩和するためである。
１のポリシリコン層１０６’上に図示しないレジスト膜
を成膜後、レジスト膜をエッチングして、浮遊ゲート電
極形成のためのパターンを形成し、前記レジストパター
ンをマスクとして、前記第１のポリシリコン層１０６’
を、順テーパー形状になるようにエッチング加工するこ
とにより浮遊ゲート電極 を形成する。浮遊ゲート電極
を順テーパー形状とするのは、上述したように、浮遊ゲ
ート電極の肩部への電界集中を緩和するためである。
【００５４】次に、レジスト膜を除去した後、浮遊ゲー
ト電極を覆うようにレジスト膜Ａを再度成膜、エッチン
グ加工し、該レジスト膜Ａをマスクに、制御ゲート電極
と自己整合的に、砒素イオンをイオン注入して、ｎ型の
不純物拡散領域（ｎ- 不純物拡散領域）１０８を形成す
る。このとき、深さ方向の電界緩和のために比較的浅い
部分には、１×１０15〜５×１０15／ｃｍ2 程度の高濃
度の砒素をイオン注入し、深い部分には、１×１０14〜
３×１０14／ｃｍ2 程度の比較的低濃度の砒素イオンの
２回に分けたイオン注入を行うのが好ましい。
ト電極を覆うようにレジスト膜Ａを再度成膜、エッチン
グ加工し、該レジスト膜Ａをマスクに、制御ゲート電極
と自己整合的に、砒素イオンをイオン注入して、ｎ型の
不純物拡散領域（ｎ- 不純物拡散領域）１０８を形成す
る。このとき、深さ方向の電界緩和のために比較的浅い
部分には、１×１０15〜５×１０15／ｃｍ2 程度の高濃
度の砒素をイオン注入し、深い部分には、１×１０14〜
３×１０14／ｃｍ2 程度の比較的低濃度の砒素イオンの
２回に分けたイオン注入を行うのが好ましい。
【００５５】次いで、レジスト膜Ａを除去した後、図４
（ｈ）に示すように、酸化シリコン膜、窒化シリコン膜
及び酸化シリコン膜の３層からなる第２の絶縁膜１０９
（いわゆるＯＮＯ膜）を、前記浮遊ゲート電極１０６を
覆って全面に形成する。酸化シリコン膜は、例えば、熱
酸化法又はＨＴＯ法により、又、窒化シリコン膜は、例
えば、ＳｉＨ4 −ＮＨ3 ガスを用いるＣＶＤ法によりそ
れぞれ形成することができる。
（ｈ）に示すように、酸化シリコン膜、窒化シリコン膜
及び酸化シリコン膜の３層からなる第２の絶縁膜１０９
（いわゆるＯＮＯ膜）を、前記浮遊ゲート電極１０６を
覆って全面に形成する。酸化シリコン膜は、例えば、熱
酸化法又はＨＴＯ法により、又、窒化シリコン膜は、例
えば、ＳｉＨ4 −ＮＨ3 ガスを用いるＣＶＤ法によりそ
れぞれ形成することができる。
【００５６】その後、図４（ｉ）に示すように、レジス
ト膜Ｂを全面に成膜した後、素子分離膜１０２の直下に
チャネルストッパー層を形成するために所定のエッチン
グを行い、前記レジスト膜Ｂをマスクにして、素子分離
膜１０２上に選択的なホウ素をイオン注入することによ
り、チャネルストッパー層１１０を形成する。チャネル
ストッパー層１１０は、素子分離特性を向上させるため
に形成する。
ト膜Ｂを全面に成膜した後、素子分離膜１０２の直下に
チャネルストッパー層を形成するために所定のエッチン
グを行い、前記レジスト膜Ｂをマスクにして、素子分離
膜１０２上に選択的なホウ素をイオン注入することによ
り、チャネルストッパー層１１０を形成する。チャネル
ストッパー層１１０は、素子分離特性を向上させるため
に形成する。
【００５７】次いで、図５（ｊ）に示すように、第２の
絶縁膜１０９上に、第２のポリシリコン層１１１及び金
属シリサイド層１１２を形成する。第２のポリシリコン
層１１１は、例えば、ＳｉＨ4 又はＳｉＨ2 Ｃｌ2 等の
シラン化合物ガス及びＰＨ3，ＰＯＣｌ3 等のリン化合
物を用いるＣＶＤ法により、膜厚８０−１２０ｎｍ程度
で堆積させることができる。また、金属シリサイド層１
１２は、例えば、タングステン、モリブデン、白金、パ
ラジウム、チタニウム、タンタル等のリフラクトメタル
とシリコンの化合物であるポリサイドからなる層を、例
えば、ＣＶＤ法により、膜厚８０〜１２０ｎｍで形成す
ることができる。このような導電性ポリシリコン層と金
属シリサイド層からなるポリサイド層を形成するのは、
制御ゲート電極層全体の導電性を高めるためである。
絶縁膜１０９上に、第２のポリシリコン層１１１及び金
属シリサイド層１１２を形成する。第２のポリシリコン
層１１１は、例えば、ＳｉＨ4 又はＳｉＨ2 Ｃｌ2 等の
シラン化合物ガス及びＰＨ3，ＰＯＣｌ3 等のリン化合
物を用いるＣＶＤ法により、膜厚８０−１２０ｎｍ程度
で堆積させることができる。また、金属シリサイド層１
１２は、例えば、タングステン、モリブデン、白金、パ
ラジウム、チタニウム、タンタル等のリフラクトメタル
とシリコンの化合物であるポリサイドからなる層を、例
えば、ＣＶＤ法により、膜厚８０〜１２０ｎｍで形成す
ることができる。このような導電性ポリシリコン層と金
属シリサイド層からなるポリサイド層を形成するのは、
制御ゲート電極層全体の導電性を高めるためである。
【００５８】次いで、図示しない全面にレジスト膜を全
面に成膜し、該レジスト膜をエッチング加工することに
より、制御ゲート電極パターンを形成し、前記レジスト
膜をマスクとして、金属シリサイド層１１２及び第２の
ポリシリコン層１１１をエッチングした後、レジスト膜
を除去することにより、制御ゲート電極を形成する。以
上のようにして、図５（ｋ）に示す構造を得る。
面に成膜し、該レジスト膜をエッチング加工することに
より、制御ゲート電極パターンを形成し、前記レジスト
膜をマスクとして、金属シリサイド層１１２及び第２の
ポリシリコン層１１１をエッチングした後、レジスト膜
を除去することにより、制御ゲート電極を形成する。以
上のようにして、図５（ｋ）に示す構造を得る。
【００５９】このようにして得られる制御ゲート電極
は、浮遊ゲート電極の上面部及び側壁部に対向するよう
なゲート長を有する。従って、第２の絶縁膜（ＯＮＯ
膜）１０９の静電容量ＣONO が増加し、カップリング比
を向上させることができ、チャネル上の最大電界強度Ｅ
ｍが増加し、書き込み電圧の低電圧化を達成することが
できる。
は、浮遊ゲート電極の上面部及び側壁部に対向するよう
なゲート長を有する。従って、第２の絶縁膜（ＯＮＯ
膜）１０９の静電容量ＣONO が増加し、カップリング比
を向上させることができ、チャネル上の最大電界強度Ｅ
ｍが増加し、書き込み電圧の低電圧化を達成することが
できる。
【００６０】次に、図６（ｌ）に示すように、例えば、
熱酸化法により、図示しないキャッピング酸化膜を形成
した後、前記側制御ゲート電極直下部周辺領域に高濃度
の砒素イオンをイオン注入することにより、ソース・ド
レイン領域１１３を形成する。以上のようにして、制御
ゲート電極の第２のポリシリコン層と浮遊ゲート電極の
第１のポリシリコン層とのオーバーラップをＬＤＤ構造
とした複合絶縁ゲート型電界効果トランジスタを形成す
ることができる。
熱酸化法により、図示しないキャッピング酸化膜を形成
した後、前記側制御ゲート電極直下部周辺領域に高濃度
の砒素イオンをイオン注入することにより、ソース・ド
レイン領域１１３を形成する。以上のようにして、制御
ゲート電極の第２のポリシリコン層と浮遊ゲート電極の
第１のポリシリコン層とのオーバーラップをＬＤＤ構造
とした複合絶縁ゲート型電界効果トランジスタを形成す
ることができる。
【００６１】次いで、図６（ｍ）に示すように、層間絶
縁膜として、例えば、平坦化改善とストレス緩和のため
に、不純物としてリン化合物を含有する酸化シリコン膜
（ＰＳＧ膜）１１４を、例えば、ＰＨ3 −ＳｉＨ4 −Ｏ
2 を用いるＣＶＤ法により形成する。さらにその上層
に、例えば、耐湿性改善のために、例えば、ＳｉＨ4 −
ＮＨ3 等を用いる減圧ＣＶＤ法により、窒化シリコン膜
１１５を形成し、その上層に、上層の配線層１１９と下
層の窒化シリコン膜１１５とのストレス緩和のために、
例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏ
ｓｉｌｉｃａｔｅ）−Ｏ2 等を用いる減圧ＣＶＤ法によ
り酸化シリコン膜１１６を成膜する。
縁膜として、例えば、平坦化改善とストレス緩和のため
に、不純物としてリン化合物を含有する酸化シリコン膜
（ＰＳＧ膜）１１４を、例えば、ＰＨ3 −ＳｉＨ4 −Ｏ
2 を用いるＣＶＤ法により形成する。さらにその上層
に、例えば、耐湿性改善のために、例えば、ＳｉＨ4 −
ＮＨ3 等を用いる減圧ＣＶＤ法により、窒化シリコン膜
１１５を形成し、その上層に、上層の配線層１１９と下
層の窒化シリコン膜１１５とのストレス緩和のために、
例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｏｒｔｈｏ
ｓｉｌｉｃａｔｅ）−Ｏ2 等を用いる減圧ＣＶＤ法によ
り酸化シリコン膜１１６を成膜する。
【００６２】その後は、図示しないレジスト膜を成膜し
て、コンタクトホール形成のためのパターニングを行っ
た後、該レジスト膜をマスクにエッチングを行って、ソ
ース・ドレイン領域１１３に達するコンタクトホールを
開口する。次いで、該コンタクトホール内壁に薄い膜厚
の窒化チタニウム等からなる密着メタル層１１７を、例
えばＣＶＤ法により形成し、タングステン等の導電材料
を埋め込むことにより、コンタクトプラグ１１８を形成
する。
て、コンタクトホール形成のためのパターニングを行っ
た後、該レジスト膜をマスクにエッチングを行って、ソ
ース・ドレイン領域１１３に達するコンタクトホールを
開口する。次いで、該コンタクトホール内壁に薄い膜厚
の窒化チタニウム等からなる密着メタル層１１７を、例
えばＣＶＤ法により形成し、タングステン等の導電材料
を埋め込むことにより、コンタクトプラグ１１８を形成
する。
【００６３】最後に、全面にアルミニウム、銅等の導電
性材料を、例えばＣＶＤ法、スパッタリング法により全
面に被覆し、配線加工を施すことにより、配線層１１９
を形成する。以上のようにして、図１に示すＥＰＲＯＭ
を製造することができる。
性材料を、例えばＣＶＤ法、スパッタリング法により全
面に被覆し、配線加工を施すことにより、配線層１１９
を形成する。以上のようにして、図１に示すＥＰＲＯＭ
を製造することができる。
【００６４】その後は、図示を省略しているが、配線層
１１９上にパッシベーション膜を成膜し、上層配線等を
形成することによって、所望のＥＰＲＯＭを製造するこ
とができる。
１１９上にパッシベーション膜を成膜し、上層配線等を
形成することによって、所望のＥＰＲＯＭを製造するこ
とができる。
【００６５】以上説明したように、本実施形態のＥＰＲ
ＯＭの製造方法によれば、書き込み電圧が著しく低電圧
化されたＥＰＲＯＭを歩留り良く製造することができ
る。
ＯＭの製造方法によれば、書き込み電圧が著しく低電圧
化されたＥＰＲＯＭを歩留り良く製造することができ
る。
【００６６】また、何ら特別の工程無しに、制御ゲート
電極と浮遊ゲート電極間の電界が浮遊ゲート電極の肩部
に集中するのが緩和されたテーパー形状の浮遊ゲート電
極を形成することができる。
電極と浮遊ゲート電極間の電界が浮遊ゲート電極の肩部
に集中するのが緩和されたテーパー形状の浮遊ゲート電
極を形成することができる。
【００６７】さらに、従来必要であった側壁保護膜を形
成することなく、ＬＤＤ構造を形成することができるた
め、従来の製造方法に比して工程数を削減することがで
きる。
成することなく、ＬＤＤ構造を形成することができるた
め、従来の製造方法に比して工程数を削減することがで
きる。
【００６８】なお、本実施形態では、ＬＤＤ構造のＮＭ
ＯＳトランジスタを有するＥＰＲＯＭの製造について説
明したが、浮遊ゲート電極と制御ゲート電極を有する不
揮発性半導体記憶装置であれば、本発明の主旨を逸脱し
ない範囲で、自由に設計・変更を行うことによって、本
発明を適用することができる。例えば、ＥＥＰＲＯＭ等
の他の不揮発性半導体記憶装置も同様に製造することが
できる。
ＯＳトランジスタを有するＥＰＲＯＭの製造について説
明したが、浮遊ゲート電極と制御ゲート電極を有する不
揮発性半導体記憶装置であれば、本発明の主旨を逸脱し
ない範囲で、自由に設計・変更を行うことによって、本
発明を適用することができる。例えば、ＥＥＰＲＯＭ等
の他の不揮発性半導体記憶装置も同様に製造することが
できる。
【００６９】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、複合絶縁ゲート型電界効果トランジ
スタを有し、制御ゲート電極が、浮遊ゲート電極の上面
部のみならず側面部とも対向するように形成されている
のを特徴とする。
半導体記憶装置は、複合絶縁ゲート型電界効果トランジ
スタを有し、制御ゲート電極が、浮遊ゲート電極の上面
部のみならず側面部とも対向するように形成されている
のを特徴とする。
【００７０】本発明の不揮発性半導体記憶装置をかかる
構成とすることにより、制御ゲート電極の表面積が従来
構造よりも浮遊ゲート電極の側面部の分だけ広げること
ができる。上述したように、カップリング比は、第２の
絶縁膜の静電容量ＣONO に比例し、第２の絶縁膜の静電
容量ＣONO は、浮遊ゲート電極と制御ゲート電極とのオ
ーバーラップ面積に比例する。従って、結果としてカッ
プリング比が向上し、電界強度が増加し、書き込み電圧
の低電圧化が達成されることになる。
構成とすることにより、制御ゲート電極の表面積が従来
構造よりも浮遊ゲート電極の側面部の分だけ広げること
ができる。上述したように、カップリング比は、第２の
絶縁膜の静電容量ＣONO に比例し、第２の絶縁膜の静電
容量ＣONO は、浮遊ゲート電極と制御ゲート電極とのオ
ーバーラップ面積に比例する。従って、結果としてカッ
プリング比が向上し、電界強度が増加し、書き込み電圧
の低電圧化が達成されることになる。
【００７１】また、本発明の不揮発性半導体記憶装置に
おいて、浮遊ゲート電極は、順テーパー形状（浮遊ゲー
ト電極の上面部が下面部よりも狭い台形状）に加工され
ている場合には、浮遊ゲート電極と制御ゲート電極間の
電界が、浮遊ゲート電極の肩部に集中するのを緩和する
ことができる。従って、浮遊ゲート電極肩部への電界集
中により劣化を防止することができるので、書き込み及
び消去に対する耐性も著しく向上している不揮発性半導
体記憶装置である。
おいて、浮遊ゲート電極は、順テーパー形状（浮遊ゲー
ト電極の上面部が下面部よりも狭い台形状）に加工され
ている場合には、浮遊ゲート電極と制御ゲート電極間の
電界が、浮遊ゲート電極の肩部に集中するのを緩和する
ことができる。従って、浮遊ゲート電極肩部への電界集
中により劣化を防止することができるので、書き込み及
び消去に対する耐性も著しく向上している不揮発性半導
体記憶装置である。
【００７２】さらに、第２の絶縁膜が酸化シリコン膜／
窒化シリコン膜／酸化シリコン膜の積層構造で形成され
ている場合には、絶縁耐圧に特に優れた不揮発性半導体
記憶装置を得ることができる。
窒化シリコン膜／酸化シリコン膜の積層構造で形成され
ている場合には、絶縁耐圧に特に優れた不揮発性半導体
記憶装置を得ることができる。
【００７３】さらにまた、本発明の不揮発性半導体記憶
装置において、制御ゲート電極が、第２のポリシリコン
層とポリサイド層の２層からなる積層構造で形成されて
いる場合には、制御ゲート電極に良好な導電性と耐酸化
性を付与された不揮発性半導体記憶装置となっている。
装置において、制御ゲート電極が、第２のポリシリコン
層とポリサイド層の２層からなる積層構造で形成されて
いる場合には、制御ゲート電極に良好な導電性と耐酸化
性を付与された不揮発性半導体記憶装置となっている。
【００７４】また、従来のＬＤＤ（Ｌｉｇｈｔｌｙ ｄ
ｏｐｅｄ ｄｒａｉｎ）構造の形成においては側壁保護
膜を形成する工程が必要であったが、本発明の不揮発性
半導体記憶装置の製造方法によれば、側壁保護膜を形成
することなく、同様なＬＤＤ構造を実現することができ
る。
ｏｐｅｄ ｄｒａｉｎ）構造の形成においては側壁保護
膜を形成する工程が必要であったが、本発明の不揮発性
半導体記憶装置の製造方法によれば、側壁保護膜を形成
することなく、同様なＬＤＤ構造を実現することができ
る。
【００７５】従って、本発明の不揮発性半導体記憶装置
の製造方法によれば、より少ない工程数により、書き込
み電圧が低電圧化され、かつ、信頼性の高い揮発性半導
体記憶装置を製造することができる。
の製造方法によれば、より少ない工程数により、書き込
み電圧が低電圧化され、かつ、信頼性の高い揮発性半導
体記憶装置を製造することができる。
【図１】図１は、本発明の不揮発性半導体記憶装置（Ｅ
ＰＲＯＭ）のメモリトランジスタ部の構造断面図であ
る。
ＰＲＯＭ）のメモリトランジスタ部の構造断面図であ
る。
【図２】図２は、本発明の不揮発性半導体記憶装置の製
造方法における、主要工程断面図である。
造方法における、主要工程断面図である。
【図３】図３は、本発明の不揮発性半導体記憶装置の製
造方法における、主要工程断面図である。
造方法における、主要工程断面図である。
【図４】図４は、本発明の不揮発性半導体記憶装置の製
造方法における、主要工程断面図である。
造方法における、主要工程断面図である。
【図５】図５は、本発明の不揮発性半導体記憶装置の製
造方法における、主要工程断面図である。
造方法における、主要工程断面図である。
【図６】図６は、本発明の不揮発性半導体記憶装置の製
造方法における、主要工程断面図である。
造方法における、主要工程断面図である。
【図７】図７は、従来の不揮発性半導体記憶装置のメモ
リトランジスタ部の構造断面図である。
リトランジスタ部の構造断面図である。
【図８】図８は、従来の不揮発性半導体記憶装置のメモ
リトランジスタ部の構造断面図である。
リトランジスタ部の構造断面図である。
１０１，２０１…Ｎ型シリコン半導体基板、１０２，２
０２３０４，５０２…素子分離膜、１０３，２０３…Ｐ
ウェル、１０４，２０４…Ｖｔｈ調整のためのＰ型不純
物拡散層、１０５，２０５…ゲート酸化膜（第１の絶縁
膜）、１０６，２０６…第１のポリシリコン層、１０
７，２０７…Ｎ型不純物拡散領域、１０８，２０８…Ｎ
- 不純物拡散領域、１０９，２０９３０９，４０９，５
０６…第２の絶縁膜、１１０，２１０…チャネルストッ
パー層、１１１，２１１…第２のポリシリコン層、１１
２，２１２…金属シリサイド層、１１３，２１３…ソー
ス・ドレイン領域、１１４，１１５，１１６，２１４，
２１５，２１６，３１９，４１０…層間絶縁膜、１１
７，２１７…密着メタル層、１１８，２１８…タングス
テン、１１９，２１９…配線層、３０１，４０１…シリ
コン基板、３０８，４０８，５０４…浮遊ゲート電極、
３１２，４１２，５０７…制御ゲート電極、３１７…保
護酸化膜、３２０…Ｐ型不純物拡散層、４０１…Ｐ型シ
リコン半導体基板、４０７…シールドゲート酸化膜、４
０９’… 隙間領域、４１０…シールドゲート電極、２
２１，４１５…側壁保護膜、５０１…半導体基板、５０
３…セルゲート酸化膜
０２３０４，５０２…素子分離膜、１０３，２０３…Ｐ
ウェル、１０４，２０４…Ｖｔｈ調整のためのＰ型不純
物拡散層、１０５，２０５…ゲート酸化膜（第１の絶縁
膜）、１０６，２０６…第１のポリシリコン層、１０
７，２０７…Ｎ型不純物拡散領域、１０８，２０８…Ｎ
- 不純物拡散領域、１０９，２０９３０９，４０９，５
０６…第２の絶縁膜、１１０，２１０…チャネルストッ
パー層、１１１，２１１…第２のポリシリコン層、１１
２，２１２…金属シリサイド層、１１３，２１３…ソー
ス・ドレイン領域、１１４，１１５，１１６，２１４，
２１５，２１６，３１９，４１０…層間絶縁膜、１１
７，２１７…密着メタル層、１１８，２１８…タングス
テン、１１９，２１９…配線層、３０１，４０１…シリ
コン基板、３０８，４０８，５０４…浮遊ゲート電極、
３１２，４１２，５０７…制御ゲート電極、３１７…保
護酸化膜、３２０…Ｐ型不純物拡散層、４０１…Ｐ型シ
リコン半導体基板、４０７…シールドゲート酸化膜、４
０９’… 隙間領域、４１０…シールドゲート電極、２
２１，４１５…側壁保護膜、５０１…半導体基板、５０
３…セルゲート酸化膜
Claims (18)
- 【請求項１】基板と、 前記基板に所定間隔をおいて形成されたソース及びドレ
イン領域と、 前記ソース、ドレイン領域間のチャネル形成領域上に形
成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された浮遊ゲート電極と、 前記浮遊ゲート電極の上面部及び少なくとも側壁部の一
部を覆うように、前記浮遊ゲート電極上に形成された第
２の絶縁膜と、 前記浮遊ゲート電極の上面部及び少なくとも側壁部の一
部と対向するように、前記第２の絶縁膜上に形成された
制御ゲート電極を有する、 不揮発性半導体記憶装置。 - 【請求項２】前記浮遊ゲート電極は、順テーパー形状を
有する、 請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】前記浮遊ゲート電極は、導電性ポリシリコ
ンからなる、 請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】前記第２の絶縁膜は、酸化シリコン膜、窒
化シリコン膜および酸化シリコン膜からなる積層構造を
有する、 請求項１記載の不揮発性半導体記憶装置。 - 【請求項５】前記制御ゲート電極は、導電性ポリシリコ
ン層と金属シリコンサイド層からなる積層構造を有す
る。請求項１記載の不揮発性半導体記憶装置。 - 【請求項６】第１の導電型半導体基板と、 前記第１の導電型半導体基板上に形成された素子分離膜
と、 前記第１の導電型半導体基板の素子分離膜により区画さ
れた領域に形成された第２の導電型ウェルと、 前記第２の導電型ウェルに形成された第１の導電型不純
物拡散領域と、 前記第１の導電型不純物拡散領域上に形成された第１の
絶縁膜と、 前記第１の絶縁膜上に形成された浮遊ゲート電極と、 前記浮遊ゲート電極の上面部及び少なくとも側壁部の一
部を覆うように、前記浮遊ゲート電極上に形成された第
２の絶縁膜と、 前記浮遊ゲート電極の上面部及び少なくとも側壁部の一
部と対向するように、前記第２の絶縁膜上に形成された
制御ゲート電極を有する、 不揮発性半導体記憶装置。 - 【請求項７】前記浮遊ゲート電極は、順テーパー形状を
有する、 請求項６記載の不揮発性半導体記憶装置。 - 【請求項８】前記浮遊ゲート電極は、導電性ポリシリコ
ン層を有する、 請求項６記載の不揮発性半導体記憶装置。 - 【請求項９】前記第２の絶縁膜は、酸化シリコン膜、窒
化シリコン膜および酸化シリコン膜からなる積層構造を
有する、 請求項６記載の不揮発性半導体記憶装置。 - 【請求項１０】前記制御ゲート電極は、導電性ポリシリ
コン層と金属シリコンサイド層からなる積層構造を有す
る。請求項６記載の不揮発性半導体記憶装置。 - 【請求項１１】基板上に素子分離膜を形成する工程と、 前記基板上の前記素子分離膜で区画された領域に、第１
の絶縁膜を形成する工程と、 前記第１の絶縁膜上に第１の導電性膜を堆積させる工程
と、 前記第１の導電性膜をエッチングして浮遊ゲート電極を
形成する工程と、 前記浮遊ゲート電極上に、前記浮遊ゲート電極の上面部
及び少なくとも側面部の一部を覆うように第２の絶縁膜
を形成する工程と、 前記第２の絶縁膜上に、第２の導電性膜を堆積させる工
程と、 前記第２の導電性膜をパターニングして、前記浮遊ゲー
ト電極の上面部及び少なくとも側壁部の一部と対向する
ような形状の制御ゲート電極を形成する工程を有する、 不揮発性半導体記憶装置の製造方法。 - 【請求項１２】前記第１の導電性膜をエッチングして浮
遊ゲート電極を形成する工程は、前記第１の導電性膜を
順テーパー形状にエッチング加工して、浮遊ゲート電極
を加工する工程を有する、 請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１３】前記第１の導電性膜を堆積させる工程
は、前記第１の絶縁膜上に第１のポリシリコンを堆積さ
せる工程を有する、 請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１４】前記第２の導電性膜を堆積させる工程
は、前記第２の絶縁膜上にポリシリコンを堆積させる工
程を有する、 請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１５】前記第２の導電性膜を堆積させる工程
は、前記第２の絶縁膜上にポリシリコン層を堆積させる
工程と、前記ポリシリコン層上に金属シリサイド層を堆
積させる工程を有する、 請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１６】前記第２の絶縁膜を形成する工程は、前
記浮遊ゲート電極を覆うように酸化シリコン膜を形成す
る工程と、該酸化シリコン膜上に窒化シリコン膜を形成
する工程と、該窒化シリコン膜上に酸化シリコン膜を形
成する工程を有する、 請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１７】前記制御ゲート電極を形成した後、塩基
基板の前記制御ゲート電極周辺部の前記素子分離膜によ
り区画された領域に、不純物をイオン注入することによ
り、ソース領域及びドレイン領域を形成する工程をさら
に有する、 請求項１１記載の不揮発性半導体記憶装置の製造方法。 - 【請求項１８】前記基板は、第２の導電型ウェルが形成
された第１の導電型半導体基板である、 請求項１１記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371632A JP2000195972A (ja) | 1998-12-25 | 1998-12-25 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10371632A JP2000195972A (ja) | 1998-12-25 | 1998-12-25 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195972A true JP2000195972A (ja) | 2000-07-14 |
Family
ID=18499042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10371632A Pending JP2000195972A (ja) | 1998-12-25 | 1998-12-25 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000195972A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180241A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP2008166748A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN104332400A (zh) * | 2014-10-30 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 一种金属硅化物绝缘层的形成方法 |
-
1998
- 1998-12-25 JP JP10371632A patent/JP2000195972A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180241A (ja) * | 2005-12-27 | 2007-07-12 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
| JP4528718B2 (ja) * | 2005-12-27 | 2010-08-18 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| US8143122B2 (en) | 2005-12-27 | 2012-03-27 | Kabushiki Kaisha Tohiba | Nonvolatile semiconductor memory and method of manufacturing the same |
| JP2008166748A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| CN104332400A (zh) * | 2014-10-30 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 一种金属硅化物绝缘层的形成方法 |
| CN104332400B (zh) * | 2014-10-30 | 2017-08-08 | 上海华虹宏力半导体制造有限公司 | 一种金属硅化物绝缘层的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7122869B2 (en) | Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions | |
| US5326999A (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| KR100559282B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100334300B1 (ko) | 불휘발성반도체기억장치및그제조방법 | |
| US5953254A (en) | Serial flash memory | |
| JP4225728B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7358134B2 (en) | Split gate flash memory cell and manufacturing method thereof | |
| JPH05259475A (ja) | メモリセルのアレイを含む電気的にプログラム可能な読出し専用メモリ装置をシリコン基板に製造する方法 | |
| JP2002064157A (ja) | 半導体メモリ集積回路及びその製造方法 | |
| JP2002057230A (ja) | 不揮発性半導体記憶装置 | |
| US6875660B2 (en) | Method of manufacturing high coupling ratio flash memory having sidewall spacer floating gate electrode | |
| KR20100092666A (ko) | 비휘발성 메모리 셀 및 그의 제조방법 | |
| JPH05102490A (ja) | 半導体記憶装置およびその製造方法 | |
| US6534867B1 (en) | Semiconductor device, semiconductor element and method for producing same | |
| KR100297728B1 (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자 | |
| US6194269B1 (en) | Method to improve cell performance in split gate flash EEPROM | |
| KR20030057560A (ko) | 자기-정렬식 비휘발성 메모리 셀 | |
| US6846712B2 (en) | Fabrication of gate dielectric in nonvolatile memories having select, floating and control gates | |
| US5565371A (en) | Method of making EPROM with separate erasing and programming regions | |
| US20050032306A1 (en) | Fabrication of conductive gates for nonvolatile memories from layers with protruding portions | |
| KR20050035876A (ko) | 자기정렬형 비휘발성 메모리 셀의 제조 방법 | |
| US6841447B1 (en) | EEPROM device having an isolation-bounded tunnel capacitor and fabrication process | |
| US6897521B2 (en) | Split gate flash memory cell | |
| JP2000195972A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2002231832A (ja) | 不揮発性半導体記憶装置およびその製造方法 |