JP2002231832A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 データ書き込み特性、データ保持特性、読み
出しストレスに対する耐性などのメモリセルトランジス
タの様々な特性と、選択ゲートトランジスタのカットオ
フ特性とをともに良好にできる不揮発性半導体記憶装置
を提供すること。 【解決手段】 浮遊ゲート(5,11)と制御ゲート(14)との
積層構造を有するメモリセルトランジスタを含むメモリ
セルユニットと、ソース／ドレイン拡散層領域の一方(2
3)がビット線またはソース線に接続され、他方(24)がメ
モリセルユニットに接続された選択ゲートトランジスタ
とを具備する。そして、選択ゲートトランジスタのゲー
ト電極下で、この選択ゲートトランジスタのソース／ド
レイン拡散層領域(23,24)の形状を非対称とする。
出しストレスに対する耐性などのメモリセルトランジス
タの様々な特性と、選択ゲートトランジスタのカットオ
フ特性とをともに良好にできる不揮発性半導体記憶装置
を提供すること。 【解決手段】 浮遊ゲート(5,11)と制御ゲート(14)との
積層構造を有するメモリセルトランジスタを含むメモリ
セルユニットと、ソース／ドレイン拡散層領域の一方(2
3)がビット線またはソース線に接続され、他方(24)がメ
モリセルユニットに接続された選択ゲートトランジスタ
とを具備する。そして、選択ゲートトランジスタのゲー
ト電極下で、この選択ゲートトランジスタのソース／ド
レイン拡散層領域(23,24)の形状を非対称とする。
Description
【０００１】
【発明の属する技術分野】この発明は、特に少なくとも
１つのメモリセルトランジスタを含むメモリセルユニッ
トと、このメモリセルユニットに接続された選択ゲート
トランジスタとを具備する不揮発性半導体記憶装置およ
びその製造方法に関する。
１つのメモリセルトランジスタを含むメモリセルユニッ
トと、このメモリセルユニットに接続された選択ゲート
トランジスタとを具備する不揮発性半導体記憶装置およ
びその製造方法に関する。
【０００２】
【従来の技術】図２８に、従来のＮＡＮＤ型半導体記憶
装置における、メモリセルトランジスタ及び選択ゲート
トランジスタのゲート長“Ｌ”方向の断面図を示す。
装置における、メモリセルトランジスタ及び選択ゲート
トランジスタのゲート長“Ｌ”方向の断面図を示す。
【０００３】選択ゲートトランジスタのゲート電極間に
は、これらゲート電極に対して自己整合的に形成された
コンタクト孔３４が形成されている。メモリセルトラン
ジスタのゲート側壁には、ホットキャリア特性を良くす
るため、ＴＥＯＳ膜２９が堆積されている。
は、これらゲート電極に対して自己整合的に形成された
コンタクト孔３４が形成されている。メモリセルトラン
ジスタのゲート側壁には、ホットキャリア特性を良くす
るため、ＴＥＯＳ膜２９が堆積されている。
【０００４】一方、選択ゲートトランジスタは、コンタ
クト孔３４開口の際に、ＴＥＯＳ膜２９がエッチングさ
れて、コンタクト埋め込み材とゲート電極がショートす
るのを防ぐために、コンタクト孔３４を開口する前に、
ゲート側壁のＴＥＯＳ膜２９を剥離した構造となってい
る。メモリセルトランジスタと選択ゲートトランジスタ
のチャネル領域及びソース／ドレイン拡散層領域２８に
対する不純物のイオン注入は同時に行われるため、チャ
ネル領域及びソース／ドレイン拡散層領域２８の不純物
分布は、メモリセルトランジスタと選択ゲートトランジ
スタで同様になっている。
クト孔３４開口の際に、ＴＥＯＳ膜２９がエッチングさ
れて、コンタクト埋め込み材とゲート電極がショートす
るのを防ぐために、コンタクト孔３４を開口する前に、
ゲート側壁のＴＥＯＳ膜２９を剥離した構造となってい
る。メモリセルトランジスタと選択ゲートトランジスタ
のチャネル領域及びソース／ドレイン拡散層領域２８に
対する不純物のイオン注入は同時に行われるため、チャ
ネル領域及びソース／ドレイン拡散層領域２８の不純物
分布は、メモリセルトランジスタと選択ゲートトランジ
スタで同様になっている。
【０００５】ＮＡＮＤ型半導体記憶装置では、メモリセ
ルに“１”データを書き込む（浮遊ゲートに電子を注入
せず、消去時のしきい値を保つ）際、そのメモリセルト
ランジスタに接続された選択ゲートトランジスタを介し
て、ビット線から初期電位を充電し、選択ワード線には
書き込み電圧、非選択ワード線には転送電圧を印加し、
容量結合を利用してメモリセルトランジスタのチャネル
領域の電位を昇圧することにより、浮遊ゲート５、１１
に電子が注入されないようにしている。このため、チャ
ネル領域の不純物濃度を下げることによりチャネル容量
が低下し、チャネル領域の電位が昇圧されやすくなり、
“１”データ書き込み特性が向上する。
ルに“１”データを書き込む（浮遊ゲートに電子を注入
せず、消去時のしきい値を保つ）際、そのメモリセルト
ランジスタに接続された選択ゲートトランジスタを介し
て、ビット線から初期電位を充電し、選択ワード線には
書き込み電圧、非選択ワード線には転送電圧を印加し、
容量結合を利用してメモリセルトランジスタのチャネル
領域の電位を昇圧することにより、浮遊ゲート５、１１
に電子が注入されないようにしている。このため、チャ
ネル領域の不純物濃度を下げることによりチャネル容量
が低下し、チャネル領域の電位が昇圧されやすくなり、
“１”データ書き込み特性が向上する。
【０００６】
【発明が解決しようとする課題】しかしながら、メモリ
セルトランジスタと選択ゲートトランジスタのチャネル
領域の不純物分布が同じであるため、チャネル領域の不
純物濃度を下げることによって、選択ゲートトランジス
タのしきい値電圧が低下し、オフリーク電流が増加し
て、正常な動作ができなくなる事情があった。
セルトランジスタと選択ゲートトランジスタのチャネル
領域の不純物分布が同じであるため、チャネル領域の不
純物濃度を下げることによって、選択ゲートトランジス
タのしきい値電圧が低下し、オフリーク電流が増加し
て、正常な動作ができなくなる事情があった。
【０００７】この発明は上記事情に鑑みて為されたもの
で、その目的は、データ書き込み特性、データ保持特
性、読み出しストレスに対する耐性などのメモリセルト
ランジスタの様々な特性と、選択ゲートトランジスタの
カットオフ特性とをともに良好にできる不揮発性半導体
記憶装置およびその製造方法を提供することにある。
で、その目的は、データ書き込み特性、データ保持特
性、読み出しストレスに対する耐性などのメモリセルト
ランジスタの様々な特性と、選択ゲートトランジスタの
カットオフ特性とをともに良好にできる不揮発性半導体
記憶装置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の態様に係る不揮発性半導体記憶装
置では、半導体基板上に形成された、電荷蓄積層と制御
ゲート層との積層構造を有する、少なくとも１つのメモ
リセルトランジスタを含むメモリセルユニットと、ソー
ス／ドレイン拡散層領域の一方がビット線またはソース
線に接続され、他方が前記メモリセルユニットに接続さ
れた選択ゲートトランジスタとを具備する。そして、前
記選択ゲートトランジスタのゲート電極下で、この選択
ゲートトランジスタのソース拡散層領域の形状とドレイ
ン拡散層領域の形状とが、非対称であることを特徴とし
ている。
に、この発明の第１の態様に係る不揮発性半導体記憶装
置では、半導体基板上に形成された、電荷蓄積層と制御
ゲート層との積層構造を有する、少なくとも１つのメモ
リセルトランジスタを含むメモリセルユニットと、ソー
ス／ドレイン拡散層領域の一方がビット線またはソース
線に接続され、他方が前記メモリセルユニットに接続さ
れた選択ゲートトランジスタとを具備する。そして、前
記選択ゲートトランジスタのゲート電極下で、この選択
ゲートトランジスタのソース拡散層領域の形状とドレイ
ン拡散層領域の形状とが、非対称であることを特徴とし
ている。
【０００９】このような第１の態様に係る不揮発性半導
体記憶装置によれば、選択ゲートトランジスタのソース
拡散層領域とドレイン拡散層領域との形状を非対称とし
たことにより、選択ゲートトランジスタの実効ゲート長
を長くすることができる。この結果、選択ゲートトラン
ジスタのショートチャネル効果が改善され、そのカット
オフ特性が向上する。さらに選択ゲートトランジスタの
ショートチャネル効果が改善されることから、メモリセ
ルトランジスタのチャネル領域の不純物濃度は、従来以
下に下げることも可能である。この結果、メモリセルト
ランジスタのデータ書き込み特性を向上できる。
体記憶装置によれば、選択ゲートトランジスタのソース
拡散層領域とドレイン拡散層領域との形状を非対称とし
たことにより、選択ゲートトランジスタの実効ゲート長
を長くすることができる。この結果、選択ゲートトラン
ジスタのショートチャネル効果が改善され、そのカット
オフ特性が向上する。さらに選択ゲートトランジスタの
ショートチャネル効果が改善されることから、メモリセ
ルトランジスタのチャネル領域の不純物濃度は、従来以
下に下げることも可能である。この結果、メモリセルト
ランジスタのデータ書き込み特性を向上できる。
【００１０】また、この発明の第２の態様に係る不揮発
性半導体記憶装置では、半導体基板上に形成された、電
荷蓄積層と制御ゲート層との積層構造を有する、少なく
とも１つのメモリセルトランジスタを含むメモリセルユ
ニットと、ソース／ドレイン拡散層領域の一方がビット
線またはソース線に接続され、他方が前記メモリセルユ
ニットに接続された選択ゲートトランジスタとを具備す
る。そして、前記半導体基板とゲート絶縁膜との界面か
らの深さが等しい位置で、前記選択ゲートトランジスタ
のソース拡散層領域とドレイン拡散層領域との間のチャ
ネル領域に、不純物濃度が異なる領域があることを特徴
としている。
性半導体記憶装置では、半導体基板上に形成された、電
荷蓄積層と制御ゲート層との積層構造を有する、少なく
とも１つのメモリセルトランジスタを含むメモリセルユ
ニットと、ソース／ドレイン拡散層領域の一方がビット
線またはソース線に接続され、他方が前記メモリセルユ
ニットに接続された選択ゲートトランジスタとを具備す
る。そして、前記半導体基板とゲート絶縁膜との界面か
らの深さが等しい位置で、前記選択ゲートトランジスタ
のソース拡散層領域とドレイン拡散層領域との間のチャ
ネル領域に、不純物濃度が異なる領域があることを特徴
としている。
【００１１】このような第２の態様に係る不揮発性半導
体記憶装置によれば、選択ゲートトランジスタのソース
拡散層領域とドレイン拡散層領域との間のチャネル領域
に、不純物濃度が異なる領域を有することにより、選択
ゲートトランジスタの実効ゲート長を長くすることがで
きる。よって、第１の態様に係る不揮発性半導体記憶装
置と同様の効果を得ることができる。
体記憶装置によれば、選択ゲートトランジスタのソース
拡散層領域とドレイン拡散層領域との間のチャネル領域
に、不純物濃度が異なる領域を有することにより、選択
ゲートトランジスタの実効ゲート長を長くすることがで
きる。よって、第１の態様に係る不揮発性半導体記憶装
置と同様の効果を得ることができる。
【００１２】上記目的を達成するために、この発明の第
１の態様に係る不揮発性半導体記憶装置の製造方法で
は、半導体基板上に、第１導電型のチャネル領域を有す
るメモリセルトランジスタ及び選択ゲートトランジスタ
のゲート電極を形成する工程と、前記選択ゲートトラン
ジスタのゲート電極の、前記メモリセルトランジスタに
対向する側とは反対側に開口を持つマスクを形成する工
程と、前記マスクの開口を介して前記半導体基板に第１
導電型の不純物を注入する工程とを具備することを特徴
としている。
１の態様に係る不揮発性半導体記憶装置の製造方法で
は、半導体基板上に、第１導電型のチャネル領域を有す
るメモリセルトランジスタ及び選択ゲートトランジスタ
のゲート電極を形成する工程と、前記選択ゲートトラン
ジスタのゲート電極の、前記メモリセルトランジスタに
対向する側とは反対側に開口を持つマスクを形成する工
程と、前記マスクの開口を介して前記半導体基板に第１
導電型の不純物を注入する工程とを具備することを特徴
としている。
【００１３】このような第１の態様に係る不揮発性半導
体記憶装置の製造方法によれば、メモリセルトランジス
タに対向する側とは反対側に開口を持つマスクを形成
し、このマスクの開口を介して半導体基板にチャネル領
域と同じ導電型の不純物を注入する。これにより、上記
第１、第２の態様に係る不揮発性半導体記憶装置を製造
することができる。
体記憶装置の製造方法によれば、メモリセルトランジス
タに対向する側とは反対側に開口を持つマスクを形成
し、このマスクの開口を介して半導体基板にチャネル領
域と同じ導電型の不純物を注入する。これにより、上記
第１、第２の態様に係る不揮発性半導体記憶装置を製造
することができる。
【００１４】また、この発明の第２の態様に係る不揮発
性半導体記憶装置の製造方法では、半導体基板上に、第
１導電型のチャネル領域を有するメモリセルトランジス
タ及び選択ゲートトランジスタのゲート電極を形成する
工程と、前記メモリセルトランジスタ及び前記選択ゲー
トトランジスタのゲート電極の側壁に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に、第２の絶縁膜を
形成する工程と、前記選択ゲートトランジスタのゲート
電極の、前記メモリセルトランジスタに対向する側とは
反対側に開口を持つマスクを形成する工程と、前記マス
クの開口を介して前記第２の絶縁膜を除去する工程と、
前記マスクの開口を介して前記半導体基板に第１導電型
の不純物を注入する工程とを具備することを特徴として
いる。
性半導体記憶装置の製造方法では、半導体基板上に、第
１導電型のチャネル領域を有するメモリセルトランジス
タ及び選択ゲートトランジスタのゲート電極を形成する
工程と、前記メモリセルトランジスタ及び前記選択ゲー
トトランジスタのゲート電極の側壁に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜上に、第２の絶縁膜を
形成する工程と、前記選択ゲートトランジスタのゲート
電極の、前記メモリセルトランジスタに対向する側とは
反対側に開口を持つマスクを形成する工程と、前記マス
クの開口を介して前記第２の絶縁膜を除去する工程と、
前記マスクの開口を介して前記半導体基板に第１導電型
の不純物を注入する工程とを具備することを特徴として
いる。
【００１５】このような第２の態様に係る不揮発性半導
体記憶装置の製造方法によれば、選択ゲートトランジス
タのゲート電極から第２の絶縁膜を除去するためのマス
クを利用して、このマスクの開口を介してチャネル領域
と同じ導電型の不純物を注入する。これにより、不純物
注入のためのマスク形成工程を増加させることなく、即
ち、製造コストの増加を伴うことなく、上記第１、第２
の態様に係る不揮発性半導体記憶装置を製造することが
できる。
体記憶装置の製造方法によれば、選択ゲートトランジス
タのゲート電極から第２の絶縁膜を除去するためのマス
クを利用して、このマスクの開口を介してチャネル領域
と同じ導電型の不純物を注入する。これにより、不純物
注入のためのマスク形成工程を増加させることなく、即
ち、製造コストの増加を伴うことなく、上記第１、第２
の態様に係る不揮発性半導体記憶装置を製造することが
できる。
【００１６】また、この発明の第３の態様に係る不揮発
性半導体記憶装置の製造方法では、半導体基板上に、第
１導電型のチャネル領域を有するメモリセルトランジス
タ及び選択ゲートトランジスタのゲート電極を形成する
工程と、前記選択ゲートトランジスタのソース／ドレイ
ン拡散層領域に、前記選択ゲートトランジスタのゲート
電極に対して自己整合的にコンタクト孔を開口する工程
と、前記コンタクト孔を介して前記半導体基板に第１導
電型の不純物を注入する工程とを具備することを特徴と
している。
性半導体記憶装置の製造方法では、半導体基板上に、第
１導電型のチャネル領域を有するメモリセルトランジス
タ及び選択ゲートトランジスタのゲート電極を形成する
工程と、前記選択ゲートトランジスタのソース／ドレイ
ン拡散層領域に、前記選択ゲートトランジスタのゲート
電極に対して自己整合的にコンタクト孔を開口する工程
と、前記コンタクト孔を介して前記半導体基板に第１導
電型の不純物を注入する工程とを具備することを特徴と
している。
【００１７】このような第３の態様に係る不揮発性半導
体記憶装置の製造方法によれば、自己整合的に形成され
たコンタクト孔を介してチャネル領域と同じ導電型の不
純物を注入する。これにより、不純物注入のためのマス
ク形成工程を増加させることなく、即ち、製造コストの
増加を伴うことなく、上記第１、第２の態様に係る不揮
発性半導体記憶装置を製造することができる。
体記憶装置の製造方法によれば、自己整合的に形成され
たコンタクト孔を介してチャネル領域と同じ導電型の不
純物を注入する。これにより、不純物注入のためのマス
ク形成工程を増加させることなく、即ち、製造コストの
増加を伴うことなく、上記第１、第２の態様に係る不揮
発性半導体記憶装置を製造することができる。
【００１８】また、この発明の第４の態様に係る不揮発
性半導体記憶装置の製造方法では、半導体基板上に、第
１導電型のチャネル領域を有するメモリセルトランジス
タ及び選択ゲートトランジスタのゲート電極を、前記選
択ゲートトランジスタのゲート電極間のスペースを、前
記メモリセルのトランジスタのゲート電極と前記選択ゲ
ートトランジスタのゲート電極間のスペースよりも広く
して形成する工程と、前記半導体基板に第１導電型の不
純物を、前記メモリセルトランジスタのゲート電極と選
択ゲートトランジスタのゲート電極との間には注入され
ず、前記選択ゲートトランジスタのゲート電極間に注入
される角度で注入する工程とを具備することを特徴とし
ている。
性半導体記憶装置の製造方法では、半導体基板上に、第
１導電型のチャネル領域を有するメモリセルトランジス
タ及び選択ゲートトランジスタのゲート電極を、前記選
択ゲートトランジスタのゲート電極間のスペースを、前
記メモリセルのトランジスタのゲート電極と前記選択ゲ
ートトランジスタのゲート電極間のスペースよりも広く
して形成する工程と、前記半導体基板に第１導電型の不
純物を、前記メモリセルトランジスタのゲート電極と選
択ゲートトランジスタのゲート電極との間には注入され
ず、前記選択ゲートトランジスタのゲート電極間に注入
される角度で注入する工程とを具備することを特徴とし
ている。
【００１９】このような第４の態様に係る不揮発性半導
体記憶装置の製造方法によれば、チャネル領域と同じ導
電型の不純物を、メモリセルトランジスタのゲート電極
と選択ゲートトランジスタのゲート電極との間には注入
されず、選択ゲートトランジスタのゲート電極間に注入
される角度で注入する。これにより、不純物注入のため
のマスク形成工程を増加させることなく、即ち、製造コ
ストの増加を伴うことなく、上記第１、第２の態様に係
る不揮発性半導体記憶装置を製造することができる。
体記憶装置の製造方法によれば、チャネル領域と同じ導
電型の不純物を、メモリセルトランジスタのゲート電極
と選択ゲートトランジスタのゲート電極との間には注入
されず、選択ゲートトランジスタのゲート電極間に注入
される角度で注入する。これにより、不純物注入のため
のマスク形成工程を増加させることなく、即ち、製造コ
ストの増加を伴うことなく、上記第１、第２の態様に係
る不揮発性半導体記憶装置を製造することができる。
【００２０】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００２１】（第１の実施形態）本第１の実施形態は、
メモリセルユニットに接続された選択ゲートトランジス
タのビット線またはソース線コンタクト側にチャネルと
同じ導電型の不純物を注入することにより、選択ゲート
トランジスタのカットオフ特性を向上させたものであ
る。以下、第１の実施形態に係るＮＡＮＤ型不揮発性半
導体記憶装置をその製造方法とともに詳細に説明する。
メモリセルユニットに接続された選択ゲートトランジス
タのビット線またはソース線コンタクト側にチャネルと
同じ導電型の不純物を注入することにより、選択ゲート
トランジスタのカットオフ特性を向上させたものであ
る。以下、第１の実施形態に係るＮＡＮＤ型不揮発性半
導体記憶装置をその製造方法とともに詳細に説明する。
【００２２】まず、図１に示すように、ｐ型シリコン基
板１の表面にバッファ酸化膜２を形成する。次いで、図
示はしないがレジストを塗布し、レジスト膜を形成す
る。次いで、このレジスト膜に、フォトリソグラフィ法
を用いてウェル及びチャネル領域に対応した開口部を開
口する。次いで、レジスト膜をマスクとして、ｎ型不純
物、例えばリン（Ｐ）、ｐ型不純物、例えばボロン
（Ｂ）をイオン注入し、ｐ型シリコン基板１内に、ｎ型
ウェル（図示せず）、及びｐ型ウェル・チャネル領域３
を形成する。この後、レジスト膜を除去する。
板１の表面にバッファ酸化膜２を形成する。次いで、図
示はしないがレジストを塗布し、レジスト膜を形成す
る。次いで、このレジスト膜に、フォトリソグラフィ法
を用いてウェル及びチャネル領域に対応した開口部を開
口する。次いで、レジスト膜をマスクとして、ｎ型不純
物、例えばリン（Ｐ）、ｐ型不純物、例えばボロン
（Ｂ）をイオン注入し、ｐ型シリコン基板１内に、ｎ型
ウェル（図示せず）、及びｐ型ウェル・チャネル領域３
を形成する。この後、レジスト膜を除去する。
【００２３】次に、図２に示すように、バッファ酸化膜
２を除去した後、トランジスタのゲート絶縁膜４を形成
する。このゲート絶縁膜４はシリコン酸化膜に限定され
るものではなく、シリコン酸窒化膜であっても良い。次
いで、ゲート電極（浮遊ゲート）の一部となるポリシリ
コン及びＳＴＩ(Shallow Trench Isolation)加工のマス
クとなる窒化シリコンを堆積し、ポリシリコン膜５及び
シリコン窒化膜６を形成する。次いで、レジスト膜７を
形成し、このレジスト膜７に、フォトリソグラフィ法を
用いて素子分離領域に対応した開口部を開口する。
２を除去した後、トランジスタのゲート絶縁膜４を形成
する。このゲート絶縁膜４はシリコン酸化膜に限定され
るものではなく、シリコン酸窒化膜であっても良い。次
いで、ゲート電極（浮遊ゲート）の一部となるポリシリ
コン及びＳＴＩ(Shallow Trench Isolation)加工のマス
クとなる窒化シリコンを堆積し、ポリシリコン膜５及び
シリコン窒化膜６を形成する。次いで、レジスト膜７を
形成し、このレジスト膜７に、フォトリソグラフィ法を
用いて素子分離領域に対応した開口部を開口する。
【００２４】次に、図３に示すように、レジスト膜７を
マスクとして、シリコン窒化膜６をエッチングする。次
いで、レジスト膜７を除去した後、シリコン窒化膜６を
マスクとして、ポリシリコン膜５、ゲート絶縁膜４、シ
リコン基板１を順次エッチング加工し、素子分離領域と
なるＳＴＩの溝８を形成する。
マスクとして、シリコン窒化膜６をエッチングする。次
いで、レジスト膜７を除去した後、シリコン窒化膜６を
マスクとして、ポリシリコン膜５、ゲート絶縁膜４、シ
リコン基板１を順次エッチング加工し、素子分離領域と
なるＳＴＩの溝８を形成する。
【００２５】次に、図４に示すように、ＳＴＩの溝８の
表面に薄いシリコン酸化膜９を形成する。次いで、二酸
化シリコンを堆積し、ＳＴＩの溝８をシリコン酸化膜１
０で埋め込む。次いで、シリコン酸化膜１０の表面を、
ＣＭＰ法を用いて平坦化した後、シリコン窒化膜６を除
去する。
表面に薄いシリコン酸化膜９を形成する。次いで、二酸
化シリコンを堆積し、ＳＴＩの溝８をシリコン酸化膜１
０で埋め込む。次いで、シリコン酸化膜１０の表面を、
ＣＭＰ法を用いて平坦化した後、シリコン窒化膜６を除
去する。
【００２６】次に、図５に示すように、ゲート電極（浮
遊ゲート）の一部となるポリシリコンを堆積し、ポリシ
リコン膜１１を形成する。次いで、図示はしないがレジ
スト膜を形成し、このレジスト膜に、フォトリソグラフ
ィ法を用いて、ワード線に沿って並ぶメモリセルどうし
を分離するスリットに対応した開口部を開口する。次い
で、レジスト膜をマスクとして、ポリシリコン膜１１を
エッチングし、スリット１２を形成する。この後、レジ
スト膜を除去する。
遊ゲート）の一部となるポリシリコンを堆積し、ポリシ
リコン膜１１を形成する。次いで、図示はしないがレジ
スト膜を形成し、このレジスト膜に、フォトリソグラフ
ィ法を用いて、ワード線に沿って並ぶメモリセルどうし
を分離するスリットに対応した開口部を開口する。次い
で、レジスト膜をマスクとして、ポリシリコン膜１１を
エッチングし、スリット１２を形成する。この後、レジ
スト膜を除去する。
【００２７】次に、図６に示すように、二酸化シリコン
（Ｏ）／窒化シリコン（Ｎ）／二酸化シリコン（Ｏ）、
ポリシリコン／タングステンシリサイド（ＷＳｉ）、及
び窒化シリコンを順次堆積する。このようにして、ＯＮ
Ｏ膜１３、ゲート電極（制御ゲート）となるポリシリコ
ン／ＷＳｉ積層膜１４、及びゲート電極加工のマスクと
なるシリコン窒化膜１５をそれぞれ形成する。
（Ｏ）／窒化シリコン（Ｎ）／二酸化シリコン（Ｏ）、
ポリシリコン／タングステンシリサイド（ＷＳｉ）、及
び窒化シリコンを順次堆積する。このようにして、ＯＮ
Ｏ膜１３、ゲート電極（制御ゲート）となるポリシリコ
ン／ＷＳｉ積層膜１４、及びゲート電極加工のマスクと
なるシリコン窒化膜１５をそれぞれ形成する。
【００２８】次に、図示はしないがレジスト膜を形成
し、このレジスト膜に、フォトリソグラフィ法を用い
て、ゲート電極（制御ゲート、及び選択ゲート）に対応
したパターンを形成する。次いで、レジスト膜をマスク
として、シリコン窒化膜１５をエッチングする。次い
で、レジスト膜を除去した後、シリコン窒化膜１５をマ
スクとして、ポリシリコン／Ｗｓｉ積層膜１４、ＯＮＯ
膜１３、ポリシリコン膜１１、及びポリシリコン膜５を
順次エッチング加工し、二層ゲート電極を形成する。
し、このレジスト膜に、フォトリソグラフィ法を用い
て、ゲート電極（制御ゲート、及び選択ゲート）に対応
したパターンを形成する。次いで、レジスト膜をマスク
として、シリコン窒化膜１５をエッチングする。次い
で、レジスト膜を除去した後、シリコン窒化膜１５をマ
スクとして、ポリシリコン／Ｗｓｉ積層膜１４、ＯＮＯ
膜１３、ポリシリコン膜１１、及びポリシリコン膜５を
順次エッチング加工し、二層ゲート電極を形成する。
【００２９】上記方法により形成したメモリセル部の一
部分の平面を図７に示し、図７中のＡ−Ａ’線に沿う断
面を図８に示す。
部分の平面を図７に示し、図７中のＡ−Ａ’線に沿う断
面を図８に示す。
【００３０】図７には、素子領域１６、素子分離領域１
７、対向する２本の選択ゲートトランジスタのゲート電
極１９、及び選択ゲートトランジスタに接続されたメモ
リセルトランジスタのゲート電極１８が示されている。
７、対向する２本の選択ゲートトランジスタのゲート電
極１９、及び選択ゲートトランジスタに接続されたメモ
リセルトランジスタのゲート電極１８が示されている。
【００３１】次に、図９に示すように、メモリセルトラ
ンジスタのゲート電極の側壁、及び選択ゲートトランジ
スタのゲート電極の側壁をそれぞれ酸化し、酸化膜２０
を形成する。次いで、レジスト膜２１を形成し、このレ
ジスト膜２１に、フォトリソグラフィ法を用いて選択ゲ
ートトランジスタのゲート電極間の領域に対応した開口
部を開口する。次いで、レジスト膜２１をマスクに、チ
ャネル（本例ではｐ型ウェル・チャネル領域３）と同じ
導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入
する。なお、このイオン注入は、選択ゲートトランジス
タのゲート電極の下に不純物を注入するために、図９中
矢印で示すように、角度をつけて２回行うことが望まし
い。その結果、選択ゲートトランジスタのゲート電極間
のｐ型シリコン基板１内（本例ではｐ型ウェル・チャネ
ル領域３）には、ｐ型ウェル・チャネル領域３よりもｐ
型不純物濃度の濃い領域２２が形成される。
ンジスタのゲート電極の側壁、及び選択ゲートトランジ
スタのゲート電極の側壁をそれぞれ酸化し、酸化膜２０
を形成する。次いで、レジスト膜２１を形成し、このレ
ジスト膜２１に、フォトリソグラフィ法を用いて選択ゲ
ートトランジスタのゲート電極間の領域に対応した開口
部を開口する。次いで、レジスト膜２１をマスクに、チ
ャネル（本例ではｐ型ウェル・チャネル領域３）と同じ
導電型のｐ型不純物、例えばボロン（Ｂ）をイオン注入
する。なお、このイオン注入は、選択ゲートトランジス
タのゲート電極の下に不純物を注入するために、図９中
矢印で示すように、角度をつけて２回行うことが望まし
い。その結果、選択ゲートトランジスタのゲート電極間
のｐ型シリコン基板１内（本例ではｐ型ウェル・チャネ
ル領域３）には、ｐ型ウェル・チャネル領域３よりもｐ
型不純物濃度の濃い領域２２が形成される。
【００３２】次に、図１０に示すように、レジスト膜２
１を除去した後、図示はしないがレジスト膜を形成し、
このレジスト膜に、フォトリソグラフィ法を用いてメモ
リセル部に対応した開口部を開口する。次いで、レジス
ト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）
を、メモリセルトランジスタ及び選択ゲートトランジス
タのソース／ドレイン拡散層領域が形成される領域にイ
オン注入し、メモリセルトランジスタ及び選択ゲートト
ランジスタのｎ型ソース／ドレイン拡散層領域２３、２
４を形成する。この後、レジスト膜を除去する。
１を除去した後、図示はしないがレジスト膜を形成し、
このレジスト膜に、フォトリソグラフィ法を用いてメモ
リセル部に対応した開口部を開口する。次いで、レジス
ト膜をマスクとして、ｎ型不純物、例えばリン（Ｐ）
を、メモリセルトランジスタ及び選択ゲートトランジス
タのソース／ドレイン拡散層領域が形成される領域にイ
オン注入し、メモリセルトランジスタ及び選択ゲートト
ランジスタのｎ型ソース／ドレイン拡散層領域２３、２
４を形成する。この後、レジスト膜を除去する。
【００３３】このとき、選択ゲートトランジスタのゲー
ト電極間のｐ型シリコン基板１（本実施形態ではｐ型ウ
ェル・チャネル領域３）内には、ｐ型ウェル・チャネル
領域３よりもｐ型不純物濃度の濃い領域２２が形成され
ている。このため、対向する選択ゲートトランジスタ側
のｎ型ソース／ドレイン拡散層領域２３の実効的な不純
物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃
度）は、メモリセルトランジスタ側のｎ型ソース／ドレ
イン拡散層２４の実効的な不純物濃度よりも薄くなる。
ト電極間のｐ型シリコン基板１（本実施形態ではｐ型ウ
ェル・チャネル領域３）内には、ｐ型ウェル・チャネル
領域３よりもｐ型不純物濃度の濃い領域２２が形成され
ている。このため、対向する選択ゲートトランジスタ側
のｎ型ソース／ドレイン拡散層領域２３の実効的な不純
物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃
度）は、メモリセルトランジスタ側のｎ型ソース／ドレ
イン拡散層２４の実効的な不純物濃度よりも薄くなる。
【００３４】また、図１１に示すように、ソース／ドレ
イン方向におけるｐｎ接合の深さは、選択ゲートトラン
ジスタのゲート電極１９の下で、ｎ型ソース／ドレイン
拡散層領域２３のｐｎ接合の深さＤ１の方が、メモリセ
ルトランジスタ側のｎ型ソース／ドレイン拡散層領域２
４の深さＤ２よりも浅くなる。
イン方向におけるｐｎ接合の深さは、選択ゲートトラン
ジスタのゲート電極１９の下で、ｎ型ソース／ドレイン
拡散層領域２３のｐｎ接合の深さＤ１の方が、メモリセ
ルトランジスタ側のｎ型ソース／ドレイン拡散層領域２
４の深さＤ２よりも浅くなる。
【００３５】なお、従来の例である、選択ゲートトラン
ジスタのゲート電極間にｐ型不純物をイオン注入しなか
った場合には、図１２に示すように、選択ゲートトラン
ジスタのゲート電極１９の下で、上記深さＤ１は、上記
深さＤ２と同じとなる。
ジスタのゲート電極間にｐ型不純物をイオン注入しなか
った場合には、図１２に示すように、選択ゲートトラン
ジスタのゲート電極１９の下で、上記深さＤ１は、上記
深さＤ２と同じとなる。
【００３６】また、図１３に示すように、選択ゲートト
ランジスタのｎ型ソース／ドレイン拡散層領域２３及び
２４の形状は非対称なものとなり、ｐ型シリコン基板１
（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁
膜４との界面からの深さが等しい位置（例えば図１３中
のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線
に接続されるｎ型ソース／ドレイン拡散層領域２３とゲ
ート電極１９とが重なり合う距離Ｌ１が、メモリセルト
ランジスタに接続されるｎ型ソース／ドレイン拡散層領
域２４とゲート電極１９とが重なり合う距離Ｌ２よりも
小さくなる。
ランジスタのｎ型ソース／ドレイン拡散層領域２３及び
２４の形状は非対称なものとなり、ｐ型シリコン基板１
（本例ではｐ型ウェル・チャネル領域３）とゲート絶縁
膜４との界面からの深さが等しい位置（例えば図１３中
のＢ−Ｂ’線に沿う位置）で、ビット線またはソース線
に接続されるｎ型ソース／ドレイン拡散層領域２３とゲ
ート電極１９とが重なり合う距離Ｌ１が、メモリセルト
ランジスタに接続されるｎ型ソース／ドレイン拡散層領
域２４とゲート電極１９とが重なり合う距離Ｌ２よりも
小さくなる。
【００３７】なお、従来の例である、選択ゲートトラン
ジスタのゲート電極間にｐ型不純物をイオン注入しなか
った場合には、図１４に示すように、なお、上記距離Ｌ
１は、上記Ｌ２と同じとなる。
ジスタのゲート電極間にｐ型不純物をイオン注入しなか
った場合には、図１４に示すように、なお、上記距離Ｌ
１は、上記Ｌ２と同じとなる。
【００３８】図１０（または図１３）中のＢ−Ｂ’線に
沿う位置の不純物濃度分布を図１５に示す。
沿う位置の不純物濃度分布を図１５に示す。
【００３９】図１５に示すように、選択ゲートトランジ
スタにおいて、ｎ型ソース／ドレイン拡散層２４からｎ
型ソース／ドレイン拡散層領域２３に向かう方向で、チ
ャネル領域の不純物濃度が異なっており、ビット線また
はソース線に接するｎ型ソース／ドレイン拡散層領域２
３に接するチャネル領域の不純物濃度が、メモリセルト
ランジスタに接するｎ型ソース／ドレイン拡散層領域２
４に接するチャネル領域の不純物濃度よりも濃くなって
いる。
スタにおいて、ｎ型ソース／ドレイン拡散層２４からｎ
型ソース／ドレイン拡散層領域２３に向かう方向で、チ
ャネル領域の不純物濃度が異なっており、ビット線また
はソース線に接するｎ型ソース／ドレイン拡散層領域２
３に接するチャネル領域の不純物濃度が、メモリセルト
ランジスタに接するｎ型ソース／ドレイン拡散層領域２
４に接するチャネル領域の不純物濃度よりも濃くなって
いる。
【００４０】また、選択ゲートトランジスタの、メモリ
セルトランジスタに接するｎ型ソース／ドレイン拡散層
領域２４に接するチャネル領域の不純物濃度は、メモリ
セルトランジスタのｎ型ソース／ドレイン拡散層領域２
４に接するチャネル領域の不純物濃度と同じになってい
る。
セルトランジスタに接するｎ型ソース／ドレイン拡散層
領域２４に接するチャネル領域の不純物濃度は、メモリ
セルトランジスタのｎ型ソース／ドレイン拡散層領域２
４に接するチャネル領域の不純物濃度と同じになってい
る。
【００４１】図１６に、従来の例である、選択ゲートト
ランジスタのゲート電極間にｐ型不純物をイオン注入し
なかった場合の不純物濃度分布を示す。なお、図１６
は、図２８中のＢ−Ｂ’線に沿う位置の不純物濃度分布
を示している。図２８中のＢ−Ｂ’線の位置は、図１５
に示すＢ−Ｂ’線の位置と同じである。
ランジスタのゲート電極間にｐ型不純物をイオン注入し
なかった場合の不純物濃度分布を示す。なお、図１６
は、図２８中のＢ−Ｂ’線に沿う位置の不純物濃度分布
を示している。図２８中のＢ−Ｂ’線の位置は、図１５
に示すＢ−Ｂ’線の位置と同じである。
【００４２】図１６に示す従来の例に比べて、図１５に
示す本実施形態では、選択ゲートトランジスタの実効チ
ャネル長が増加している。
示す本実施形態では、選択ゲートトランジスタの実効チ
ャネル長が増加している。
【００４３】このように本実施形態では、選択ゲートト
ランジスタのゲート電極間に、チャネルと同じｐ型不純
物をイオン注入することによって、選択ゲートトランジ
スタの実効的なチャネル長が増加する。これにより、選
択ゲートトランジスタのショートチャネル効果が改善さ
れて、そのカットオフ特性が向上する。
ランジスタのゲート電極間に、チャネルと同じｐ型不純
物をイオン注入することによって、選択ゲートトランジ
スタの実効的なチャネル長が増加する。これにより、選
択ゲートトランジスタのショートチャネル効果が改善さ
れて、そのカットオフ特性が向上する。
【００４４】さらに選択ゲートトランジスタのカットオ
フ特性が向上することから、メモリセルトランジスタの
チャネル領域の不純物濃度は、従来以下に下げることも
可能となる。この結果、メモリセルトランジスタにおい
ては、“１”データ書き込み特性が向上する。即ち、本
実施形態のように複数のメモリセルトランジスタを含む
メモリセルユニットを持つ、例えばＮＡＮＤ型不揮発性
半導体記憶装置においては、非選択書き込みストレスに
対する耐性がさらに向上する。
フ特性が向上することから、メモリセルトランジスタの
チャネル領域の不純物濃度は、従来以下に下げることも
可能となる。この結果、メモリセルトランジスタにおい
ては、“１”データ書き込み特性が向上する。即ち、本
実施形態のように複数のメモリセルトランジスタを含む
メモリセルユニットを持つ、例えばＮＡＮＤ型不揮発性
半導体記憶装置においては、非選択書き込みストレスに
対する耐性がさらに向上する。
【００４５】また、本実施形態では、選択ゲートトラン
ジスタのしきい値電圧を、メモリセルトランジスタのし
きい値電圧より高くする範囲において、選択ゲートトラ
ンジスタのしきい値電圧とメモリセルトランジスタのし
きい値電圧とを独立に制御できる。このため、選択ゲー
トトランジスタのカットオフ特性を保持しつつ、データ
保持特性や、読み出しストレスに対する耐性などといっ
たメモリセルトランジスタの様々な特性を向上させるこ
とができる。
ジスタのしきい値電圧を、メモリセルトランジスタのし
きい値電圧より高くする範囲において、選択ゲートトラ
ンジスタのしきい値電圧とメモリセルトランジスタのし
きい値電圧とを独立に制御できる。このため、選択ゲー
トトランジスタのカットオフ特性を保持しつつ、データ
保持特性や、読み出しストレスに対する耐性などといっ
たメモリセルトランジスタの様々な特性を向上させるこ
とができる。
【００４６】つまり、本実施形態による効果は、特にＮ
ＡＮＤ型不揮発性半導体記憶装置に限られて得られるも
のではなく、メモリセルトランジスタに選択ゲートトラ
ンジスタが接続された構造を有する不揮発性半導体記憶
装置であれば、有効に得られるものである。
ＡＮＤ型不揮発性半導体記憶装置に限られて得られるも
のではなく、メモリセルトランジスタに選択ゲートトラ
ンジスタが接続された構造を有する不揮発性半導体記憶
装置であれば、有効に得られるものである。
【００４７】次に、図１７に示すように、層間絶縁膜２
５を形成し、図示はしないがレジスト膜を形成し、この
レジスト膜に、ビット線またはソース線コンタクト孔に
対応した開口部を開口する。次いで、レジスト膜をマス
クに用いて、層間絶縁膜２５をエッチング加工し、コン
タクト孔２６を形成する。この後、レジスト膜を除去す
る。次いで、必要に応じ、コンタクト孔２６を介して、
ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡
散層２３）にｎ型不純物をイオン注入し、ｎ型不純物濃
度の濃い領域２７を形成する。
５を形成し、図示はしないがレジスト膜を形成し、この
レジスト膜に、ビット線またはソース線コンタクト孔に
対応した開口部を開口する。次いで、レジスト膜をマス
クに用いて、層間絶縁膜２５をエッチング加工し、コン
タクト孔２６を形成する。この後、レジスト膜を除去す
る。次いで、必要に応じ、コンタクト孔２６を介して、
ｐ型シリコン基板１（本例ではｎ型ソース／ドレイン拡
散層２３）にｎ型不純物をイオン注入し、ｎ型不純物濃
度の濃い領域２７を形成する。
【００４８】次に、図１８に示すように、コンタクト孔
２６内に導電物（コンタクト埋め込み材：プラグ）を形
成し、次いで、一般的に知られた方法により配線層を形
成する。これらの工程により、ビット線またはソース線
が形成される。図１８では、導電物に接続された配線層
をビット線とした構造を特に示す。ソース線の一例は、
例えば導電物を利用して形成される。このようにして、
ｎ型ソース／ドレイン拡散層２３にはビット線またはソ
ース線が接続される。なお、導電物は無くてもよく、コ
ンタクト孔２６を配線層により直接埋め込んでも良い。
この後、図示はしないが、保護膜を形成して、第１の実
施形態に係る不揮発性半導体記憶装置が完成する。
２６内に導電物（コンタクト埋め込み材：プラグ）を形
成し、次いで、一般的に知られた方法により配線層を形
成する。これらの工程により、ビット線またはソース線
が形成される。図１８では、導電物に接続された配線層
をビット線とした構造を特に示す。ソース線の一例は、
例えば導電物を利用して形成される。このようにして、
ｎ型ソース／ドレイン拡散層２３にはビット線またはソ
ース線が接続される。なお、導電物は無くてもよく、コ
ンタクト孔２６を配線層により直接埋め込んでも良い。
この後、図示はしないが、保護膜を形成して、第１の実
施形態に係る不揮発性半導体記憶装置が完成する。
【００４９】なお、本実施形態では、選択ゲートトラン
ジスタのゲート電極間にｐ型不純物をイオン注入してか
ら、ｎ型ソース／ドレイン拡散層領域２３、２４を形成
するｎ型不純物をイオン注入しているが、ｎ型ソース／
ドレイン拡散層領域２３、２４を形成するｎ型不純物を
イオン注入してから、選択ゲートトランジスタのゲート
電極間にｐ型不純物をイオン注入しても良い。
ジスタのゲート電極間にｐ型不純物をイオン注入してか
ら、ｎ型ソース／ドレイン拡散層領域２３、２４を形成
するｎ型不純物をイオン注入しているが、ｎ型ソース／
ドレイン拡散層領域２３、２４を形成するｎ型不純物を
イオン注入してから、選択ゲートトランジスタのゲート
電極間にｐ型不純物をイオン注入しても良い。
【００５０】（第２の実施形態）本第２の実施形態は、
メモリセルトランジスタと選択ゲートトランジスタのゲ
ート電極側壁に、ＴＥＯＳ膜などの絶縁膜が形成され、
ビット線またはソース線コンタクト孔が選択ゲートトラ
ンジスタのゲート電極間に自己整合的に形成されてお
り、選択ゲートトランジスタのゲート電極とコンタクト
孔間のＴＥＯＳ膜は剥離されている構造を有するＮＡＮ
Ｄ型不揮発性半導体記憶装置に関する。そして、このよ
うな装置において、選択ゲートトランジスタのビット線
またはソース線コンタクト孔側にチャネルと同じ導電型
の不純物を注入することにより、選択ゲートトランジス
タのカットオフ特性を向上させたものである。以下本第
２の実施形態に係る装置をその製造方法とともに説明す
る。
メモリセルトランジスタと選択ゲートトランジスタのゲ
ート電極側壁に、ＴＥＯＳ膜などの絶縁膜が形成され、
ビット線またはソース線コンタクト孔が選択ゲートトラ
ンジスタのゲート電極間に自己整合的に形成されてお
り、選択ゲートトランジスタのゲート電極とコンタクト
孔間のＴＥＯＳ膜は剥離されている構造を有するＮＡＮ
Ｄ型不揮発性半導体記憶装置に関する。そして、このよ
うな装置において、選択ゲートトランジスタのビット線
またはソース線コンタクト孔側にチャネルと同じ導電型
の不純物を注入することにより、選択ゲートトランジス
タのカットオフ特性を向上させたものである。以下本第
２の実施形態に係る装置をその製造方法とともに説明す
る。
【００５１】まず、第１の実施形態により説明した方法
により、図８に示した二層ゲート電極まで形成する。
により、図８に示した二層ゲート電極まで形成する。
【００５２】次に、図１９に示すように、メモリセルト
ランジスタ及び選択ゲートトランジスタのゲート電極の
側壁を酸化し、酸化膜２０を形成する。次いで、図示は
しないがレジスト膜を形成し、このレジスト膜に、フォ
トリソグラフィ法を用いてメモリセル部に対応した開口
部を開口する。次いで、レジスト膜をマスクとして、ｎ
型不純物、例えばリン（Ｐ）を、メモリセルトランジス
タ及び選択ゲートトランジスタのソース／ドレイン拡散
層領域が形成される領域にイオン注入し、メモリセルト
ランジスタ及び選択ゲートトランジスタのｎ型ソース／
ドレイン拡散層領域２８を形成する。この後、レジスト
膜を除去する。次いで、ホットキャリア特性を良くする
ことを目的として、例えばＴＥＯＳ膜などの絶縁膜２９
を形成する。
ランジスタ及び選択ゲートトランジスタのゲート電極の
側壁を酸化し、酸化膜２０を形成する。次いで、図示は
しないがレジスト膜を形成し、このレジスト膜に、フォ
トリソグラフィ法を用いてメモリセル部に対応した開口
部を開口する。次いで、レジスト膜をマスクとして、ｎ
型不純物、例えばリン（Ｐ）を、メモリセルトランジス
タ及び選択ゲートトランジスタのソース／ドレイン拡散
層領域が形成される領域にイオン注入し、メモリセルト
ランジスタ及び選択ゲートトランジスタのｎ型ソース／
ドレイン拡散層領域２８を形成する。この後、レジスト
膜を除去する。次いで、ホットキャリア特性を良くする
ことを目的として、例えばＴＥＯＳ膜などの絶縁膜２９
を形成する。
【００５３】次に、図２０に示すように、レジスト膜３
０を形成し、このレジスト膜３０に、フォトリソグラフ
ィ法を用いて選択ゲートトランジスタのゲート電極間の
領域に対応した開口部を開口する。次いで、コンタクト
形成の際に、選択ゲートトランジスタのゲート電極とコ
ンタクト埋め込み材とがショートするのを防ぐために、
レジスト膜３０をマスクに、選択ゲートトランジスタの
ゲート電極側壁のＴＥＯＳ膜２９を剥離する。次いで、
レジスト膜３０をマスクに、チャネル（本例ではｐ型ウ
ェル・チャネル領域３）と同じ導電型のｐ型不純物、例
えばボロン（Ｂ）をイオン注入する。なお、このイオン
注入は、選択ゲートトランジスタのゲート電極の下に不
純物を注入するために、図２０中矢印で示すように、角
度をつけて２回行うことが望ましい。その結果、選択ゲ
ートトランジスタのゲート電極間のｐ型シリコン基板１
（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型
ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領
域３１が形成される。このため、対向する選択ゲートト
ランジスタ側のｎ型ソース／ドレイン拡散領域３２の実
効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度
を引いた濃度）は、第１の実施形態と同様に、メモリセ
ルトランジスタ側のｎ型ソース／ドレイン拡散層領域２
８の実効的な不純物濃度よりも薄くなる。
０を形成し、このレジスト膜３０に、フォトリソグラフ
ィ法を用いて選択ゲートトランジスタのゲート電極間の
領域に対応した開口部を開口する。次いで、コンタクト
形成の際に、選択ゲートトランジスタのゲート電極とコ
ンタクト埋め込み材とがショートするのを防ぐために、
レジスト膜３０をマスクに、選択ゲートトランジスタの
ゲート電極側壁のＴＥＯＳ膜２９を剥離する。次いで、
レジスト膜３０をマスクに、チャネル（本例ではｐ型ウ
ェル・チャネル領域３）と同じ導電型のｐ型不純物、例
えばボロン（Ｂ）をイオン注入する。なお、このイオン
注入は、選択ゲートトランジスタのゲート電極の下に不
純物を注入するために、図２０中矢印で示すように、角
度をつけて２回行うことが望ましい。その結果、選択ゲ
ートトランジスタのゲート電極間のｐ型シリコン基板１
（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型
ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領
域３１が形成される。このため、対向する選択ゲートト
ランジスタ側のｎ型ソース／ドレイン拡散領域３２の実
効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度
を引いた濃度）は、第１の実施形態と同様に、メモリセ
ルトランジスタ側のｎ型ソース／ドレイン拡散層領域２
８の実効的な不純物濃度よりも薄くなる。
【００５４】また、ソース／ドレイン方向におけるｐｎ
接合の深さも、対向する選択ゲートトランジスタ側のｎ
型ソース／ドレイン拡散層領域３２の方が、メモリセル
トランジスタ側のｎ型ソース／ドレイン拡散層領域２８
よりも浅くなる。
接合の深さも、対向する選択ゲートトランジスタ側のｎ
型ソース／ドレイン拡散層領域３２の方が、メモリセル
トランジスタ側のｎ型ソース／ドレイン拡散層領域２８
よりも浅くなる。
【００５５】従って、選択ゲートトランジスタのｎ型ソ
ース／ドレイン拡散層領域２８及び３２の形状は非対称
なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェ
ル・チャネル領域３）とゲート絶縁膜４との界面からの
深さが等しい位置（例えば図２０中のＢ−Ｂ’線に沿う
位置）で、ビット線またはソース線に接続されるｎ型ソ
ース／ドレイン拡散層領域３２とゲート電極とが重なり
合う距離が、メモリセルトランジスタに接続されるｎ型
ソース／ドレイン拡散層領域２８とゲート電極とが重な
り合う距離よりも小さくなる。
ース／ドレイン拡散層領域２８及び３２の形状は非対称
なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェ
ル・チャネル領域３）とゲート絶縁膜４との界面からの
深さが等しい位置（例えば図２０中のＢ−Ｂ’線に沿う
位置）で、ビット線またはソース線に接続されるｎ型ソ
ース／ドレイン拡散層領域３２とゲート電極とが重なり
合う距離が、メモリセルトランジスタに接続されるｎ型
ソース／ドレイン拡散層領域２８とゲート電極とが重な
り合う距離よりも小さくなる。
【００５６】このような第２の実施形態に係るＮＡＮＤ
型不揮発性半導体記憶装置においても、図２０中に示す
Ｂ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施
形態の図１５と同様なものになり、第１の実施形態で述
べた効果と同様の効果を得ることができる。
型不揮発性半導体記憶装置においても、図２０中に示す
Ｂ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施
形態の図１５と同様なものになり、第１の実施形態で述
べた効果と同様の効果を得ることができる。
【００５７】さらに本第２の実施形態によれば、ＴＥＯ
Ｓ膜２９剥離のためのレジスト膜３０をマスクとしてイ
オン注入を行う。これによりチャネルよりも不純物濃度
の濃い領域を形成するイオン注入のみを目的としたフォ
トリソグラフィ工程を省略できるので、製造コストを下
げることができる。
Ｓ膜２９剥離のためのレジスト膜３０をマスクとしてイ
オン注入を行う。これによりチャネルよりも不純物濃度
の濃い領域を形成するイオン注入のみを目的としたフォ
トリソグラフィ工程を省略できるので、製造コストを下
げることができる。
【００５８】なお、図２０を参照して説明したイオン注
入は、ＴＥＯＳ膜２９剥離後に行ったが、ＴＥＯＳ膜２
９剥離前に行ってもよい。
入は、ＴＥＯＳ膜２９剥離後に行ったが、ＴＥＯＳ膜２
９剥離前に行ってもよい。
【００５９】次に、図２１に示すように、レジスト膜３
０を除去した後、コンタクト孔開口の際のエッチングス
トッパー材となるシリコン窒化膜３３を形成する。この
後、層間絶縁膜２５を形成する。この後、図示はしない
がレジスト膜を形成し、このレジスト膜に、ビット線ま
たはソース線コンタクト孔に対応した開口部を開口す
る。次いで、レジスト膜をマスクに用いて、層間絶縁膜
２５をエッチング加工し、選択ゲートトランジスタのゲ
ート電極に対して自己整合的にコンタクト孔３４を形成
する。この後、レジスト膜を除去する。次いで、必要に
応じ、コンタクト孔３４を介して、ｐ型シリコン基板１
（本例ではｎ型ソース／ドレイン拡散層３２）にｎ型不
純物をイオン注入し、ｎ型不純物濃度の濃い領域３５を
形成する。
０を除去した後、コンタクト孔開口の際のエッチングス
トッパー材となるシリコン窒化膜３３を形成する。この
後、層間絶縁膜２５を形成する。この後、図示はしない
がレジスト膜を形成し、このレジスト膜に、ビット線ま
たはソース線コンタクト孔に対応した開口部を開口す
る。次いで、レジスト膜をマスクに用いて、層間絶縁膜
２５をエッチング加工し、選択ゲートトランジスタのゲ
ート電極に対して自己整合的にコンタクト孔３４を形成
する。この後、レジスト膜を除去する。次いで、必要に
応じ、コンタクト孔３４を介して、ｐ型シリコン基板１
（本例ではｎ型ソース／ドレイン拡散層３２）にｎ型不
純物をイオン注入し、ｎ型不純物濃度の濃い領域３５を
形成する。
【００６０】この後、図１８を参照して説明したよう
に、コンタクト孔３４内に導電物（コンタクト埋め込み
材）を形成し、一般的に知られた方法により配線層を形
成し、保護膜を形成して、第２の実施形態に係る不揮発
性半導体記憶装置が完成する。
に、コンタクト孔３４内に導電物（コンタクト埋め込み
材）を形成し、一般的に知られた方法により配線層を形
成し、保護膜を形成して、第２の実施形態に係る不揮発
性半導体記憶装置が完成する。
【００６１】（第３の実施形態）本第３の実施形態は、
ビット線またはソース線コンタクト孔が選択ゲートトラ
ンジスタのゲート電極間に自己整合的に形成されている
ＮＡＮＤ型不揮発性半導体記憶装置に関する。そして、
このような装置において、コンタクト孔を介して選択ゲ
ートトランジスタのビット線またはソース線コンタクト
側にチャネルと同じ導電型の不純物を注入することによ
り、選択ゲートトランジスタのカットオフ特性を向上さ
せたものである。以下本第３の実施形態に係る装置をそ
の製造方法とともに説明する。
ビット線またはソース線コンタクト孔が選択ゲートトラ
ンジスタのゲート電極間に自己整合的に形成されている
ＮＡＮＤ型不揮発性半導体記憶装置に関する。そして、
このような装置において、コンタクト孔を介して選択ゲ
ートトランジスタのビット線またはソース線コンタクト
側にチャネルと同じ導電型の不純物を注入することによ
り、選択ゲートトランジスタのカットオフ特性を向上さ
せたものである。以下本第３の実施形態に係る装置をそ
の製造方法とともに説明する。
【００６２】まず、第１の実施形態により説明した方法
により、図８に示した二層ゲート電極まで形成する。
により、図８に示した二層ゲート電極まで形成する。
【００６３】次に、図２２に示すように、メモリセルト
ランジスタ及び選択ゲートトランジスタのゲート電極の
側壁を酸化し、酸化膜２０を形成する。次いで、図示は
しないがレジスト膜を形成し、このレジスト膜に、フォ
トリソグラフィ法を用いてメモリセル部に対応した開口
部を開口する。次いで、レジスト膜をマスクとして、ｎ
型不純物、例えばリン（Ｐ）を、メモリセルトランジス
タ及び選択ゲートトランジスタのソース／ドレイン拡散
層領域が形成される領域にイオン注入し、メモリセルト
ランジスタ及び選択ゲートトランジスタのｎ型ソース／
ドレイン拡散層領域３６を形成する。この後、レジスト
膜を除去する。
ランジスタ及び選択ゲートトランジスタのゲート電極の
側壁を酸化し、酸化膜２０を形成する。次いで、図示は
しないがレジスト膜を形成し、このレジスト膜に、フォ
トリソグラフィ法を用いてメモリセル部に対応した開口
部を開口する。次いで、レジスト膜をマスクとして、ｎ
型不純物、例えばリン（Ｐ）を、メモリセルトランジス
タ及び選択ゲートトランジスタのソース／ドレイン拡散
層領域が形成される領域にイオン注入し、メモリセルト
ランジスタ及び選択ゲートトランジスタのｎ型ソース／
ドレイン拡散層領域３６を形成する。この後、レジスト
膜を除去する。
【００６４】次に、図２３に示すように、コンタクト孔
開口の際のエッチングストッパーとなるシリコン窒化膜
３３を形成した後、層間絶縁膜２５を形成する。
開口の際のエッチングストッパーとなるシリコン窒化膜
３３を形成した後、層間絶縁膜２５を形成する。
【００６５】次に、図２４に示すように、この後、図示
はしないがレジスト膜を形成し、このレジスト膜に、ビ
ット線またはソース線コンタクト孔に対応した開口部を
開口する。次いで、レジスト膜をマスクに用いて、層間
絶縁膜２５をエッチング加工し、選択ゲートトランジス
タのゲート電極に対して自己整合的にコンタクト孔３７
を形成する。この後、レジスト膜を除去する。次いで、
コンタクト孔３７を介して、チャネル（本例ではｐ型ウ
ェル・チャネル領域３）と同じ導電型のｐ型不純物、例
えばボロン（Ｂ）をイオン注入する。なお、このイオン
注入は、選択ゲートトランジスタのゲート電極の下に不
純物を注入するために、図２４中矢印で示すように、角
度をつけて２回行うことが望ましい。その結果、選択ゲ
ートトランジスタのゲート電極間のｐ型シリコン基板１
（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型
ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領
域３８が形成される。このため、対向する選択ゲートト
ランジスタ側のｎ型ソース／ドレイン拡散領域３９の実
効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度
を引いた濃度）は、第１の実施形態と同様に、メモリセ
ルトランジスタ側のｎ型ソース／ドレイン拡散層領域３
６の実効的な不純物濃度よりも薄くなる。
はしないがレジスト膜を形成し、このレジスト膜に、ビ
ット線またはソース線コンタクト孔に対応した開口部を
開口する。次いで、レジスト膜をマスクに用いて、層間
絶縁膜２５をエッチング加工し、選択ゲートトランジス
タのゲート電極に対して自己整合的にコンタクト孔３７
を形成する。この後、レジスト膜を除去する。次いで、
コンタクト孔３７を介して、チャネル（本例ではｐ型ウ
ェル・チャネル領域３）と同じ導電型のｐ型不純物、例
えばボロン（Ｂ）をイオン注入する。なお、このイオン
注入は、選択ゲートトランジスタのゲート電極の下に不
純物を注入するために、図２４中矢印で示すように、角
度をつけて２回行うことが望ましい。その結果、選択ゲ
ートトランジスタのゲート電極間のｐ型シリコン基板１
（本例ではｐ型ウェル・チャネル領域３）内には、ｐ型
ウェル・チャネル領域３よりもｐ型不純物濃度の濃い領
域３８が形成される。このため、対向する選択ゲートト
ランジスタ側のｎ型ソース／ドレイン拡散領域３９の実
効的な不純物濃度（ｎ型不純物濃度からｐ型不純物濃度
を引いた濃度）は、第１の実施形態と同様に、メモリセ
ルトランジスタ側のｎ型ソース／ドレイン拡散層領域３
６の実効的な不純物濃度よりも薄くなる。
【００６６】また、ソース／ドレイン方向におけるｐｎ
接合の深さも、対向する選択ゲートトランジスタ側のｎ
型ソース／ドレイン拡散層領域３９の方が、メモリセル
トランジスタ側のｎ型ソース／ドレイン拡散層領域３６
よりも浅くなる。
接合の深さも、対向する選択ゲートトランジスタ側のｎ
型ソース／ドレイン拡散層領域３９の方が、メモリセル
トランジスタ側のｎ型ソース／ドレイン拡散層領域３６
よりも浅くなる。
【００６７】従って、選択ゲートトランジスタのｎ型ソ
ース／ドレイン拡散層領域３６及び３９の形状は非対称
なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェ
ル・チャネル領域３）とゲート絶縁膜４との界面からの
深さが等しい位置（例えば図２４中のＢ−Ｂ’線に沿う
位置）で、ビット線またはソース線に接続されるｎ型ソ
ース／ドレイン拡散層領域３９とゲート電極とが重なり
合う距離が、メモリセルトランジスタに接続されるｎ型
ソース／ドレイン拡散層領域３６とゲート電極とが重な
り合う距離よりも小さくなる。
ース／ドレイン拡散層領域３６及び３９の形状は非対称
なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェ
ル・チャネル領域３）とゲート絶縁膜４との界面からの
深さが等しい位置（例えば図２４中のＢ−Ｂ’線に沿う
位置）で、ビット線またはソース線に接続されるｎ型ソ
ース／ドレイン拡散層領域３９とゲート電極とが重なり
合う距離が、メモリセルトランジスタに接続されるｎ型
ソース／ドレイン拡散層領域３６とゲート電極とが重な
り合う距離よりも小さくなる。
【００６８】このような第３の実施形態に係るＮＡＮＤ
型不揮発性半導体記憶装置においても、図２４中に示す
Ｂ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施
形態の図１５と同様なものになり、第１の実施形態で述
べた効果と同様の効果を得ることができる。
型不揮発性半導体記憶装置においても、図２４中に示す
Ｂ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施
形態の図１５と同様なものになり、第１の実施形態で述
べた効果と同様の効果を得ることができる。
【００６９】さらに本第３の実施形態によれば、選択ゲ
ートトランジスタのゲート電極に対して自己整合的に形
成されたコンタクト孔を介してイオン注入を行うことに
より、第２の実施形態で説明したようなＴＥＯＳ膜剥離
のためのフォトリソグラフィ工程が無い場合でも、チャ
ネルよりも不純物濃度の濃い領域を形成するイオン注入
のみを目的としたフォトリソグラフィ工程を増加させる
ことなく、選択ゲートトランジスタのカットオフ特性を
向上させることができる。このため、例えば第１の実施
形態に比べて、製造コストを下げることができる。
ートトランジスタのゲート電極に対して自己整合的に形
成されたコンタクト孔を介してイオン注入を行うことに
より、第２の実施形態で説明したようなＴＥＯＳ膜剥離
のためのフォトリソグラフィ工程が無い場合でも、チャ
ネルよりも不純物濃度の濃い領域を形成するイオン注入
のみを目的としたフォトリソグラフィ工程を増加させる
ことなく、選択ゲートトランジスタのカットオフ特性を
向上させることができる。このため、例えば第１の実施
形態に比べて、製造コストを下げることができる。
【００７０】ただし、第２の実施形態で説明したような
ＴＥＯＳ膜剥離のためのフォトリソグラフィ工程が有る
場合でも、本第３の実施形態のように選択ゲートトラン
ジスタのゲート電極に対して、自己整合的に形成された
コンタクト孔を介してイオン注入を行うことも可能であ
る。この場合にも、製造コストを下げられる利点はあ
る。
ＴＥＯＳ膜剥離のためのフォトリソグラフィ工程が有る
場合でも、本第３の実施形態のように選択ゲートトラン
ジスタのゲート電極に対して、自己整合的に形成された
コンタクト孔を介してイオン注入を行うことも可能であ
る。この場合にも、製造コストを下げられる利点はあ
る。
【００７１】次いで、必要に応じ、コンタクト孔３７を
介して、ｐ型シリコン基板１（本例ではｎ型ソース／ド
レイン拡散層３９）にｎ型不純物をイオン注入し、ｎ型
不純物濃度の濃い領域４０を形成する。
介して、ｐ型シリコン基板１（本例ではｎ型ソース／ド
レイン拡散層３９）にｎ型不純物をイオン注入し、ｎ型
不純物濃度の濃い領域４０を形成する。
【００７２】この後、図１８を参照して説明したよう
に、コンタクト孔３７内に導電物（コンタクト埋め込み
材）を形成し、一般的に知られた方法により配線層を形
成し、保護膜を形成して、第３の実施形態に係る不揮発
性半導体記憶装置が完成する。
に、コンタクト孔３７内に導電物（コンタクト埋め込み
材）を形成し、一般的に知られた方法により配線層を形
成し、保護膜を形成して、第３の実施形態に係る不揮発
性半導体記憶装置が完成する。
【００７３】（第４の実施形態）本第４の実施形態で
は、メモリセルトランジスタのゲート電極間に不純物が
注入されず、選択ゲートトランジスタのゲート電極間の
みに不純物が注入されるような角度で、選択ゲートトラ
ンジスタのビット線またはソース線コンタクト側にチャ
ネルと同じ導電型の不純物を注入して、選択ゲートトラ
ンジスタのカットオフ特性を向上させたものである。
は、メモリセルトランジスタのゲート電極間に不純物が
注入されず、選択ゲートトランジスタのゲート電極間の
みに不純物が注入されるような角度で、選択ゲートトラ
ンジスタのビット線またはソース線コンタクト側にチャ
ネルと同じ導電型の不純物を注入して、選択ゲートトラ
ンジスタのカットオフ特性を向上させたものである。
【００７４】まず、第１の実施形態により説明した方法
により、図８に示した二層ゲート電極まで形成する。
により、図８に示した二層ゲート電極まで形成する。
【００７５】次に、図２５に示すように、メモリセルト
ランジスタ及び選択ゲートトランジスタのゲート電極の
側壁を酸化し、酸化膜２０を形成する。次いで、図示は
しないがレジスト膜を形成し、このレジスト膜に、フォ
トリソグラフィ法を用いてメモリセル部に対応した開口
部を開口する。次いで、チャネル（本例ではｐ型ウェル
・チャネル領域３）と同じ導電型のｐ型不純物、例えば
ボロン（Ｂ）をイオン注入する。このときのイオン注入
の角度θは、以下のようになる。
ランジスタ及び選択ゲートトランジスタのゲート電極の
側壁を酸化し、酸化膜２０を形成する。次いで、図示は
しないがレジスト膜を形成し、このレジスト膜に、フォ
トリソグラフィ法を用いてメモリセル部に対応した開口
部を開口する。次いで、チャネル（本例ではｐ型ウェル
・チャネル領域３）と同じ導電型のｐ型不純物、例えば
ボロン（Ｂ）をイオン注入する。このときのイオン注入
の角度θは、以下のようになる。
【００７６】一般に、不揮発性半導体記憶装置におい
て、選択ゲートトランジスタのゲート電極間の距離ｌ
SGTは、ビット線またはソース線とコンタクトさせる必
要性があることから、メモリセルトランジスタのゲート
電極間の距離及びメモリセルトランジスタのゲート電極
と選択ゲートトランジスタのゲート電極との間の距離ｌ
CE LLよりも大きくなっている。このため、図２５に示す
ように、ゲート電極が遮蔽物となって、メモリセルトラ
ンジスタのゲート電極間及びメモリセルトランジスタの
ゲート電極と選択ゲートトランジスタのゲート電極との
間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネ
ル領域３）内に、不純物が注入されない角度θ１が存在
する。同様に、選択ゲートトランジスタのゲート電極間
のｐ型シリコン基板１内に、不純物が注入されない角度
θ２が存在する。従って、イオン注入の角度θを“θ１
＜θ＜θ２”の条件を満たすようにして不純物を注入す
ると、選択ゲートトランジスタのゲート電極間のｐ型シ
リコン基板１内にのみ、不純物を注入することができ
る。
て、選択ゲートトランジスタのゲート電極間の距離ｌ
SGTは、ビット線またはソース線とコンタクトさせる必
要性があることから、メモリセルトランジスタのゲート
電極間の距離及びメモリセルトランジスタのゲート電極
と選択ゲートトランジスタのゲート電極との間の距離ｌ
CE LLよりも大きくなっている。このため、図２５に示す
ように、ゲート電極が遮蔽物となって、メモリセルトラ
ンジスタのゲート電極間及びメモリセルトランジスタの
ゲート電極と選択ゲートトランジスタのゲート電極との
間のｐ型シリコン基板１（本例ではｐ型ウェル・チャネ
ル領域３）内に、不純物が注入されない角度θ１が存在
する。同様に、選択ゲートトランジスタのゲート電極間
のｐ型シリコン基板１内に、不純物が注入されない角度
θ２が存在する。従って、イオン注入の角度θを“θ１
＜θ＜θ２”の条件を満たすようにして不純物を注入す
ると、選択ゲートトランジスタのゲート電極間のｐ型シ
リコン基板１内にのみ、不純物を注入することができ
る。
【００７７】上記角度θ１の具体的規定の一例は、ｐ型
シリコン基板１に対して垂直な直線を、選択ゲートトラ
ンジスタのゲート電極のメモリセルトランジスタ側側壁
最低点を回転中心として回転させたとき、上記直線がメ
モリセルトランジスタのゲート電極に交わる範囲にある
角度である。
シリコン基板１に対して垂直な直線を、選択ゲートトラ
ンジスタのゲート電極のメモリセルトランジスタ側側壁
最低点を回転中心として回転させたとき、上記直線がメ
モリセルトランジスタのゲート電極に交わる範囲にある
角度である。
【００７８】また、上記角度θ２の具体的規定の一例
は、ｐ型シリコン基板１に対して垂直な直線を、選択ゲ
ートトランジスタのゲート電極の対向する選択ゲートト
ランジスタ側側壁最低点を回転中心として回転させたと
き、上記直線が対向する選択ゲートトランジスタのゲー
ト電極に交わらない範囲にある角度である。
は、ｐ型シリコン基板１に対して垂直な直線を、選択ゲ
ートトランジスタのゲート電極の対向する選択ゲートト
ランジスタ側側壁最低点を回転中心として回転させたと
き、上記直線が対向する選択ゲートトランジスタのゲー
ト電極に交わらない範囲にある角度である。
【００７９】なお、このイオン注入は、選択ゲートトラ
ンジスタのゲート電極の下に不純物を注入するために、
図２５中矢印で示すように、“±θ”の角度をつけて２
回行うことが望ましい。その結果、選択ゲートトランジ
スタのゲート電極間のｐ型シリコン基板１内（本例では
ｐ型ウェル・チャネル領域３）には、ｐ型ウェル・チャ
ネル領域３よりもｐ型不純物濃度の濃い領域４１が形成
される。
ンジスタのゲート電極の下に不純物を注入するために、
図２５中矢印で示すように、“±θ”の角度をつけて２
回行うことが望ましい。その結果、選択ゲートトランジ
スタのゲート電極間のｐ型シリコン基板１内（本例では
ｐ型ウェル・チャネル領域３）には、ｐ型ウェル・チャ
ネル領域３よりもｐ型不純物濃度の濃い領域４１が形成
される。
【００８０】次いで、図２６に示すように、引き続きメ
モリセル部に対応した開口部を持つレジスト膜（図示せ
ず）をマスクとして、ｎ型不純物、例えばリン（Ｐ）
を、メモリセルトランジスタ及び選択ゲートトランジス
タのソース／ドレイン拡散層領域が形成される領域にイ
オン注入し、メモリセルトランジスタ及び選択ゲートト
ランジスタのｎ型ソース／ドレイン拡散層領域４２、４
３を形成する。この後、レジスト膜を除去する。
モリセル部に対応した開口部を持つレジスト膜（図示せ
ず）をマスクとして、ｎ型不純物、例えばリン（Ｐ）
を、メモリセルトランジスタ及び選択ゲートトランジス
タのソース／ドレイン拡散層領域が形成される領域にイ
オン注入し、メモリセルトランジスタ及び選択ゲートト
ランジスタのｎ型ソース／ドレイン拡散層領域４２、４
３を形成する。この後、レジスト膜を除去する。
【００８１】このとき、選択ゲートトランジスタのゲー
ト電極間のｐ型シリコン基板１（本実施形態ではｐ型ウ
ェル・チャネル領域３）内には、ｐ型ウェル・チャネル
領域３よりもｐ型不純物濃度の濃い領域４１が形成され
ている。このため、対向する選択ゲートトランジスタ側
のｎ型ソース／ドレイン拡散層領域４３の実効的な不純
物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃
度）は、メモリセルトランジスタ側のｎ型ソース／ドレ
イン拡散層４２の実効的な不純物濃度よりも薄くなる。
ト電極間のｐ型シリコン基板１（本実施形態ではｐ型ウ
ェル・チャネル領域３）内には、ｐ型ウェル・チャネル
領域３よりもｐ型不純物濃度の濃い領域４１が形成され
ている。このため、対向する選択ゲートトランジスタ側
のｎ型ソース／ドレイン拡散層領域４３の実効的な不純
物濃度（ｎ型不純物濃度からｐ型不純物濃度を引いた濃
度）は、メモリセルトランジスタ側のｎ型ソース／ドレ
イン拡散層４２の実効的な不純物濃度よりも薄くなる。
【００８２】また、ソース／ドレイン方向におけるｐｎ
接合の深さも、対向する選択ゲートトランジスタ側のｎ
型ソース／ドレイン拡散層領域４３の方が、メモリセル
トランジスタ側のｎ型ソース／ドレイン拡散層領域４２
よりも浅くなる。
接合の深さも、対向する選択ゲートトランジスタ側のｎ
型ソース／ドレイン拡散層領域４３の方が、メモリセル
トランジスタ側のｎ型ソース／ドレイン拡散層領域４２
よりも浅くなる。
【００８３】従って、選択ゲートトランジスタのｎ型ソ
ース／ドレイン拡散層領域４２及び４３の形状は非対称
なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェ
ル・チャネル領域３）とゲート絶縁膜４との界面からの
深さが等しい位置（例えば図２６中のＢ−Ｂ’線に沿う
位置）で、ビット線またはソース線に接続されるｎ型ソ
ース／ドレイン拡散層領域４３とゲート電極とが重なり
合う距離が、メモリセルトランジスタに接続されるｎ型
ソース／ドレイン拡散層領域４２とゲート電極とが重な
り合う距離よりも小さくなる。
ース／ドレイン拡散層領域４２及び４３の形状は非対称
なものとなり、ｐ型シリコン基板１（本例ではｐ型ウェ
ル・チャネル領域３）とゲート絶縁膜４との界面からの
深さが等しい位置（例えば図２６中のＢ−Ｂ’線に沿う
位置）で、ビット線またはソース線に接続されるｎ型ソ
ース／ドレイン拡散層領域４３とゲート電極とが重なり
合う距離が、メモリセルトランジスタに接続されるｎ型
ソース／ドレイン拡散層領域４２とゲート電極とが重な
り合う距離よりも小さくなる。
【００８４】このような第４の実施形態に係るＮＡＮＤ
型不揮発性半導体記憶装置においても、図２６中に示す
Ｂ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施
形態の図１５と同様なものになり、第１の実施形態で述
べた効果と同様の効果を得ることができる。
型不揮発性半導体記憶装置においても、図２６中に示す
Ｂ−Ｂ’線に沿う位置の不純物濃度分布は、第１の実施
形態の図１５と同様なものになり、第１の実施形態で述
べた効果と同様の効果を得ることができる。
【００８５】さらに本第４の実施形態によれば、イオン
注入の角度θを“θ１＜θ＜θ２”の条件を満たすよう
にして不純物を注入することにより、チャネルよりも不
純物濃度の濃い領域を形成するイオン注入のみを目的と
したフォトリソグラフィ工程を増加させることなく、選
択ゲートトランジスタのカットオフ特性を向上させるこ
とができる。このため、例えば第１の実施形態に比べ
て、製造コストを下げることができる。
注入の角度θを“θ１＜θ＜θ２”の条件を満たすよう
にして不純物を注入することにより、チャネルよりも不
純物濃度の濃い領域を形成するイオン注入のみを目的と
したフォトリソグラフィ工程を増加させることなく、選
択ゲートトランジスタのカットオフ特性を向上させるこ
とができる。このため、例えば第１の実施形態に比べ
て、製造コストを下げることができる。
【００８６】次に、図２７に示すように、層間絶縁膜２
５を形成する。この後、図示はしないがレジスト膜を形
成し、このレジスト膜に、ビット線またはソース線コン
タクト孔に対応した開口部を開口する。次いで、レジス
ト膜をマスクに用いて、層間絶縁膜２５をエッチング加
工し、コンタクト孔２６を形成する。この後、レジスト
膜を除去する。次いで、必要に応じ、コンタクト孔２６
を介して、ｐ型シリコン基板１（本例ではｎ型ソース／
ドレイン拡散層４３）にｎ型不純物をイオン注入し、ｎ
型不純物濃度の濃い領域４４を形成する。
５を形成する。この後、図示はしないがレジスト膜を形
成し、このレジスト膜に、ビット線またはソース線コン
タクト孔に対応した開口部を開口する。次いで、レジス
ト膜をマスクに用いて、層間絶縁膜２５をエッチング加
工し、コンタクト孔２６を形成する。この後、レジスト
膜を除去する。次いで、必要に応じ、コンタクト孔２６
を介して、ｐ型シリコン基板１（本例ではｎ型ソース／
ドレイン拡散層４３）にｎ型不純物をイオン注入し、ｎ
型不純物濃度の濃い領域４４を形成する。
【００８７】この後、図１８を参照して説明したよう
に、コンタクト孔２６内に導電物（コンタクト埋め込み
材）を形成し、一般的に知られた方法により配線層を形
成し、保護膜を形成して、第２の実施形態に係る不揮発
性半導体記憶装置が完成する。
に、コンタクト孔２６内に導電物（コンタクト埋め込み
材）を形成し、一般的に知られた方法により配線層を形
成し、保護膜を形成して、第２の実施形態に係る不揮発
性半導体記憶装置が完成する。
【００８８】なお、本実施形態では、ビット線またはソ
ース線コンタクト孔２６を、選択ゲートトランジスタの
ゲート電極に対して自己整合的に形成していない例を示
しているが、ビット線またはソース線コンタクト孔２６
を、選択ゲートトランジスタのゲート電極に対して自己
整合的に形成することも可能である。
ース線コンタクト孔２６を、選択ゲートトランジスタの
ゲート電極に対して自己整合的に形成していない例を示
しているが、ビット線またはソース線コンタクト孔２６
を、選択ゲートトランジスタのゲート電極に対して自己
整合的に形成することも可能である。
【００８９】また、本実施形態では、選択ゲートトラン
ジスタのゲート電極間に、“θ１＜θ＜θ２”の条件を
満たす角度θでｐ型不純物を、選択ゲートトランジスタ
のゲート電極間にイオン注入してから、ｎ型ソース／ド
レイン拡散層領域４２、４３を形成するｎ型不純物をイ
オン注入しているが、ｎ型ソース／ドレイン拡散層領域
４２、４３を形成するｎ型不純物をイオン注入してか
ら、選択ゲートトランジスタのゲート電極間に、上記角
度θでｐ型不純物をイオン注入しても良い。
ジスタのゲート電極間に、“θ１＜θ＜θ２”の条件を
満たす角度θでｐ型不純物を、選択ゲートトランジスタ
のゲート電極間にイオン注入してから、ｎ型ソース／ド
レイン拡散層領域４２、４３を形成するｎ型不純物をイ
オン注入しているが、ｎ型ソース／ドレイン拡散層領域
４２、４３を形成するｎ型不純物をイオン注入してか
ら、選択ゲートトランジスタのゲート電極間に、上記角
度θでｐ型不純物をイオン注入しても良い。
【００９０】以上、この発明を第１〜第４の実施形態に
より説明したが、この発明は、これら実施形態それぞれ
に限定されるものではなく、その実施に際しては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
より説明したが、この発明は、これら実施形態それぞれ
に限定されるものではなく、その実施に際しては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
【００９１】例えば第１〜第４の実施形態では、ウェル
・チャネル領域３の形成及びゲート絶縁膜４の形成後
に、素子分離領域１７の形成を行っているが、素子分離
領域１７の形成後に、ウェル・チャネル領域３の形成を
行ってもかまわない。
・チャネル領域３の形成及びゲート絶縁膜４の形成後
に、素子分離領域１７の形成を行っているが、素子分離
領域１７の形成後に、ウェル・チャネル領域３の形成を
行ってもかまわない。
【００９２】また、第１〜第４の実施形態では図示して
いないが、一般的に知られた方法を用いて、一般的に知
られた方法を用いてゲート電極に側壁を形成し、ｎ型不
純物を濃くイオン注入することにより、メモリセルトラ
ンジスタ及び選択ゲートトランジスタのｎ型ソース／ド
レイン拡散層領域をＬＤＤ（Lightly Doped Drain）構
造にしても良い。
いないが、一般的に知られた方法を用いて、一般的に知
られた方法を用いてゲート電極に側壁を形成し、ｎ型不
純物を濃くイオン注入することにより、メモリセルトラ
ンジスタ及び選択ゲートトランジスタのｎ型ソース／ド
レイン拡散層領域をＬＤＤ（Lightly Doped Drain）構
造にしても良い。
【００９３】また、第１〜第４の実施形態では、複数の
メモリセルトランジスタを含むメモリセルユニットを持
つ不揮発性半導体記憶装置を例示したが、本発明は、こ
れに限られるものではなく、少なくとも１つのメモリセ
ルトランジスタを含むメモリセルユニットを持つ半導体
記憶装置であれば、上記効果をもって適用可能である。
メモリセルトランジスタを含むメモリセルユニットを持
つ不揮発性半導体記憶装置を例示したが、本発明は、こ
れに限られるものではなく、少なくとも１つのメモリセ
ルトランジスタを含むメモリセルユニットを持つ半導体
記憶装置であれば、上記効果をもって適用可能である。
【００９４】また、上記第１〜第４の実施形態はそれぞ
れ単独、または適宜組み合わせて実施することも、もち
ろん可能である。
れ単独、または適宜組み合わせて実施することも、もち
ろん可能である。
【００９５】さらに上記第１〜第４の実施形態それぞれ
には、種々の段階の発明が含まれており、上記第１〜第
４の実施形態において開示した複数の構成要件の適宜な
組み合わせにより、種々の段階の発明を抽出することも
可能である。
には、種々の段階の発明が含まれており、上記第１〜第
４の実施形態において開示した複数の構成要件の適宜な
組み合わせにより、種々の段階の発明を抽出することも
可能である。
【００９６】
【発明の効果】以上説明したように、この発明によれ
ば、データ書き込み特性、データ保持特性、読み出しス
トレスに対する耐性などのメモリセルトランジスタの様
々な特性と、選択ゲートトランジスタのカットオフ特性
とをともに良好にできる不揮発性半導体記憶装置および
その製造方法を提供できる。
ば、データ書き込み特性、データ保持特性、読み出しス
トレスに対する耐性などのメモリセルトランジスタの様
々な特性と、選択ゲートトランジスタのカットオフ特性
とをともに良好にできる不揮発性半導体記憶装置および
その製造方法を提供できる。
【図１】図１はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図２】図２はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図３】図３はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図４】図４はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図５】図５はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図６】図６はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図７】図７はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置のメモリセル部の一部分を示す平面
図。
性半導体記憶装置のメモリセル部の一部分を示す平面
図。
【図８】図８は図７中のＡ−Ａ’線に沿う断面図。
【図９】図９はこの発明の第１の実施形態に係る不揮発
性半導体記憶装置の一製造工程を示す断面図。
性半導体記憶装置の一製造工程を示す断面図。
【図１０】図１０はこの発明の第１の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図１１】図１１はこの発明の第１の実施形態に係る不
揮発性半導体記憶装置の断面図。
揮発性半導体記憶装置の断面図。
【図１２】図１２は従来の不揮発性半導体記憶装置の断
面図。
面図。
【図１３】図１３はこの発明の第１の実施形態に係る不
揮発性半導体記憶装置の断面図。
揮発性半導体記憶装置の断面図。
【図１４】図１４は従来の不揮発性半導体記憶装置の断
面図。
面図。
【図１５】図１５はこの発明の第１の実施形態に係る不
揮発性半導体記憶装置の不純物濃度分布を示す不純物濃
度分布図。
揮発性半導体記憶装置の不純物濃度分布を示す不純物濃
度分布図。
【図１６】図１６は従来の不揮発性半導体記憶装置の不
純物濃度分布を示す不純物濃度分布図。
純物濃度分布を示す不純物濃度分布図。
【図１７】図１７はこの発明の第１の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図１８】図１８はこの発明の第１の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図１９】図１９はこの発明の第２の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２０】図２０はこの発明の第２の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２１】図２１はこの発明の第２の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２２】図２２はこの発明の第３の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２３】図２３はこの発明の第３の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２４】図２４はこの発明の第３の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２５】図２５はこの発明の第４の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２６】図２６はこの発明の第４の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２７】図２７はこの発明の第４の実施形態に係る不
揮発性半導体記憶装置の一製造工程を示す断面図。
揮発性半導体記憶装置の一製造工程を示す断面図。
【図２８】図２８は従来の半導体記憶装置の断面図。
【符号の説明】 １…ｐ型シリコン基板、 ２…バッファ酸化膜、 ３…ｐ型ウェル・チャネル領域、 ４…ゲート絶縁膜、 ５…ポリシリコン膜、 ６…シリコン窒化膜、 ７…レジスト膜、 ８…ＳＴＩの溝、 ９…薄いシリコン酸化膜、 １０…シリコン酸化膜、 １１…ポリシリコン膜、 １２…スリット、 １３…ＯＮＯ膜、 １４…ポリシリコン／ＷＳｉ積層膜、 １５…シリコン窒化膜、 １６…素子領域、 １７…素子分離領域、 １８…メモリセルトランジスタのゲート電極、 １９…選択ゲートトランジスタのゲート電極、 ２０…酸化膜、 ２１…レジスト膜、 ２２…ｐ型不純物濃度の濃い領域、 ２３…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ２４…ｎ型ソース／ドレイン拡散層領域、 ２５…層間絶縁膜、 ２６…コンタクト孔、 ２７…ｎ型不純物濃度の濃い領域、 ２８…ｎ型ソース／ドレイン拡散層領域、 ２９…ＴＥＯＳ膜などの絶縁膜、 ３０…レジスト膜、 ３１…ｐ型不純物濃度の濃い領域、 ３２…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ３３…シリコン窒化膜、 ３４…自己整合的に形成されたコンタクト孔、 ３５…ｎ型不純物濃度の濃い領域、 ３６…ｎ型ソース／ドレイン拡散層領域、 ３７…自己整合的に形成されたコンタクト孔、 ３８…ｐ型不純物濃度の濃い領域、 ３９…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ４０…ｎ型不純物濃度の濃い領域、 ４１…ｐ型不純物濃度の濃い領域、 ４２…ｎ型ソース/ドレイン拡散層領域、 ４３…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ４４…ｎ型不純物濃度の濃い領域。
レイン拡散層領域、 ２４…ｎ型ソース／ドレイン拡散層領域、 ２５…層間絶縁膜、 ２６…コンタクト孔、 ２７…ｎ型不純物濃度の濃い領域、 ２８…ｎ型ソース／ドレイン拡散層領域、 ２９…ＴＥＯＳ膜などの絶縁膜、 ３０…レジスト膜、 ３１…ｐ型不純物濃度の濃い領域、 ３２…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ３３…シリコン窒化膜、 ３４…自己整合的に形成されたコンタクト孔、 ３５…ｎ型不純物濃度の濃い領域、 ３６…ｎ型ソース／ドレイン拡散層領域、 ３７…自己整合的に形成されたコンタクト孔、 ３８…ｐ型不純物濃度の濃い領域、 ３９…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ４０…ｎ型不純物濃度の濃い領域、 ４１…ｐ型不純物濃度の濃い領域、 ４２…ｎ型ソース/ドレイン拡散層領域、 ４３…ビット線またはソース線に接するｎ型ソース／ド
レイン拡散層領域、 ４４…ｎ型不純物濃度の濃い領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (15)
- 【請求項１】 半導体基板上に形成された、電荷蓄積層
と制御ゲート層との積層構造を有する、少なくとも１つ
のメモリセルトランジスタを含むメモリセルユニット
と、 ソース／ドレイン拡散層領域の一方がビット線またはソ
ース線に接続され、他方が前記メモリセルユニットに接
続された選択ゲートトランジスタとを具備し、 前記選択ゲートトランジスタのゲート電極下で、この選
択ゲートトランジスタのソース拡散層領域の形状とドレ
イン拡散層領域の形状とが、非対称であることを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記半導体基板とゲート絶縁膜との界面
からの深さが等しい位置で、前記ビット線またはソース
線に接続された拡散層領域と前記ゲート電極とが重なり
合う距離が、前記メモリセルユニットに接続された拡散
層領域と前記ゲート電極とが重なり合う距離よりも小さ
いことを特徴とする請求項１に記載の不揮発性半導体記
憶装置。 - 【請求項３】 前記ゲート電極の下で、前記ビット線ま
たはソース線に接続された拡散層領域の最深部が、前記
メモリセルユニットに接続された拡散層領域の最深部よ
りも浅いことを特徴とする請求項１に記載の不揮発性半
導体記憶装置。 - 【請求項４】 前記半導体基板とゲート絶縁膜との界面
からの深さが等しい位置で、前記ビット線またはソース
線に接続された拡散層領域の実効的な不純物濃度が、前
記メモリセルユニットに接続された拡散層領域の実効不
純物濃度よりも薄いことを特徴とする請求項１に記載の
不揮発性半導体記憶装置。 - 【請求項５】 前記半導体基板とゲート絶縁膜との界面
からの深さが等しい位置で、前記メモリセルユニットに
接続された拡散層領域の実効的な不純物濃度が、前記メ
モリセルトランジスタのソース／ドレイン拡散層領域の
実効的な不純物濃度と同じであることを特徴とする請求
項１乃至請求項４いずれか一項に記載の不揮発性半導体
記憶装置。 - 【請求項６】 半導体基板上に形成された、電荷蓄積層
と制御ゲート層との積層構造を有する、少なくとも１つ
のメモリセルトランジスタを含むメモリセルユニット
と、 ソース／ドレイン拡散層領域の一方がビット線またはソ
ース線に接続され、他方が前記メモリセルユニットに接
続された選択ゲートトランジスタとを具備し、 前記半導体基板とゲート絶縁膜との界面からの深さが等
しい位置で、前記選択ゲートトランジスタのソース拡散
層領域とドレイン拡散層領域との間のチャネル領域に、
不純物濃度が異なる領域があることを特徴とする不揮発
性半導体記憶装置。 - 【請求項７】 前記半導体基板とゲート絶縁膜との界面
からの深さが等しい位置で、前記ビット線またはソース
線に接続された拡散層領域に接するチャネル領域の不純
物濃度が、前記メモリセルユニットに接続された拡散層
領域に接するチャネル領域の不純物濃度よりも濃いこと
を特徴とする請求項６に記載の不揮発性半導体記憶装
置。 - 【請求項８】 前記半導体基板とゲート絶縁膜との界面
からの深さが等しい位置で、前記メモリセルユニットに
接続された拡散層領域に接するチャネル領域の不純物濃
度が、前記メモリセルトランジスタのソース／ドレイン
拡散層領域に接するチャネル領域の不純物濃度と同じで
あることを特徴とする請求項６及び請求項７いずれかに
記載の不揮発性半導体記憶装置。 - 【請求項９】 前記ビット線またはソース線を、前記拡
散層領域に接続させるコンタクトが、前記選択ゲートト
ランジスタのゲート電極に対して、自己整合的に形成さ
れていることを特徴とする請求項１乃至請求項８いずれ
か一項に記載の不揮発性半導体記憶装置。 - 【請求項１０】 前記メモリセルトランジスタのゲート
電極の側壁、及び前記選択ゲートトランジスタのゲート
電極の前記メモリセルに対向する側には、第１の絶縁膜
と、この第１の絶縁膜上に形成された第２の絶縁膜と、
この第２の絶縁膜上に形成された第３の絶縁膜とが積層
されており、前記選択ゲートトランジスタのゲート電極
の、ビット線またはソース線を接続するためのコンタク
トに対向する側には、前記第１の絶縁膜と、この第１の
絶縁膜上に形成された前記第３の絶縁膜とが積層されて
いる構造を有することを特徴とする請求項１乃至請求項
９いずれか一項に記載の不揮発性半導体記憶装置。 - 【請求項１１】 半導体基板上に、第１導電型のチャネ
ル領域を有するメモリセルトランジスタ及び選択ゲート
トランジスタのゲート電極を形成する工程と、 前記選択ゲートトランジスタのゲート電極の、前記メモ
リセルトランジスタに対向する側とは反対側に開口を持
つマスクを形成する工程と、 前記マスクの開口を介して前記半導体基板に第１導電型
の不純物を注入する工程とを具備することを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項１２】 半導体基板上に、第１導電型のチャネ
ル領域を有するメモリセルトランジスタ及び選択ゲート
トランジスタのゲート電極を形成する工程と、 前記メモリセルトランジスタ及び前記選択ゲートトラン
ジスタのゲート電極の側壁に第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜上に、第２の絶縁膜を形成する工程
と、 前記選択ゲートトランジスタのゲート電極の、前記メモ
リセルトランジスタに対向する側とは反対側に開口を持
つマスクを形成する工程と、 前記マスクの開口を介して前記第２の絶縁膜を除去する
工程と、 前記マスクの開口を介して前記半導体基板に第１導電型
の不純物を注入する工程とを具備することを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板上に、第１導電型のチャネ
ル領域を有するメモリセルトランジスタ及び選択ゲート
トランジスタのゲート電極を形成する工程と、 前記選択ゲートトランジスタのソース／ドレイン拡散層
領域に、前記選択ゲートトランジスタのゲート電極に対
して自己整合的にコンタクト孔を開口する工程と、 前記コンタクト孔を介して前記半導体基板に第１導電型
の不純物を注入する工程とを具備することを特徴とする
不揮発性半導体記憶装置の製造方法。 - 【請求項１４】 前記不純物の注入は、前記選択ゲート
トランジスタのゲート電極下のチャネル領域に不純物が
注入されるように角度をつけて行われることを特徴とす
る請求項１１乃至請求項１３いずれか一項に記載の不揮
発性半導体記憶装置の製造方法。 - 【請求項１５】 半導体基板上に、第１導電型のチャネ
ル領域を有するメモリセルトランジスタ及び選択ゲート
トランジスタのゲート電極を、前記選択ゲートトランジ
スタのゲート電極間のスペースを、前記メモリセルのト
ランジスタのゲート電極と前記選択ゲートトランジスタ
のゲート電極間のスペースよりも広くして形成する工程
と、 前記半導体基板に第１導電型の不純物を、前記メモリセ
ルトランジスタのゲート電極と選択ゲートトランジスタ
のゲート電極との間には注入されず、前記選択ゲートト
ランジスタのゲート電極間に注入される角度で注入する
工程とを具備することを特徴とする不揮発性半導体記憶
装置の製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP2001023973A JP4309070B2 (ja) | 2001-01-31 | 2001-01-31 | 不揮発性半導体記憶装置およびその製造方法 |
| US10/058,343 US6835987B2 (en) | 2001-01-31 | 2002-01-30 | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
| US10/942,013 US6949794B2 (en) | 2001-01-31 | 2004-09-16 | Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures |
| US11/225,094 US7122869B2 (en) | 2001-01-31 | 2005-09-14 | Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions |
| US11/538,944 US7274075B2 (en) | 2001-01-31 | 2006-10-05 | Nonvolatile semiconductor memory device having pair of selection transistors with different source and drain impurity concentrations and with different channel dopant concentrations |
| US11/857,934 US7737508B2 (en) | 2001-01-31 | 2007-09-19 | Non-volatile semiconductor memory device and method of manufacturing the same |
| US12/779,357 US8338252B2 (en) | 2001-01-31 | 2010-05-13 | Non-volatile semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001023973A JP4309070B2 (ja) | 2001-01-31 | 2001-01-31 | 不揮発性半導体記憶装置およびその製造方法 |
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|---|---|
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