KR100275735B1 - 노아형 플래쉬 메모리장치의 제조방법 - Google Patents

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Abstract

본 발명은 실리콘 기판 상의 비트라인과 워드라인이 직교하는 영역에 형성되고 소오스 및 드레인을 구비한 복수개의 단위 셀과, 상기 비트라인에 연결된 단위 셀의 드레인을 노출하는 비트라인 콘택 영역과, 상기 워드라인을 노출하는 워드라인 콘택 영역을 갖는 셀 어레이부와, 상기 셀 어레이부의 주변에 상기 실리콘 기판을 노출하는 액티브 콘택 영역 및 게이트를 노출하는 게이트 콘택 영역을 갖는 주변회로부를 포함하는 노아형 플래쉬 메모리 장치의 제조방법에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역은 상기 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역과 다른 마스크를 사용하여 따로 따로 형성한다. 본 발명의 셀 어레이부의 비트라인 콘택 영역은 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역과 따로 따로 형성함으로써 식각 손실없이 안정되게 콘택 영역들을 형성할 수 있다.

Description

노아형 플래쉬 메모리 장치의 제조방법
본 발명은 플래쉬 메모리 장치의 제조방법에 관한 것으로, 특히 노아형(NOR)형 플래쉬(flash) 메모리 장치의 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 장치의 종류에는 여러 가지가 있다. 그들중 RAM(random access memory)종류의 메모리 장치는 전원공급이 중단되면 기억된 정보가 소멸되는 특성을 갖는 반면, ROM(read only memory)종류의 메모리 장치는 외부로부터 전원공급이 중단되어도 기억된 정보를 그대로 유지하는 특성을 갖는다. 따라서 이러한 ROM 종류의 메모리 장치는 불휘발성 기억장치라 불린다. 이들 불휘발성 기억장치중 전기적으로 정보를 소멸시키거나 기입(프로그램) 할 수 있는 플래쉬 메모리 장치는 컴퓨터 및 메모리 카드 등에 널리 사용된다. 상기 플래쉬 메모리 장치는 크게 노아(NOR)형 플래쉬 메모리 장치와 낸드형(NAND) 플래쉬 메모리 장치로 대별할 수 있다. 여기서, 종래의 노아형 플래쉬 메모리 장치를 설명한다.
도 1은 종래의 노아형 플래쉬 메모리 장치의 셀 어레이의 일부 레이아웃도이고, 도 2는 도 1의 II-II에 따른 노아형 플래쉬 메모리 장치의 단위 셀의 단면도이다.
구체적으로, 도 1은 종래의 노아형 플래쉬 메모리 장치는 비트라인(Bit Line :B/L)과 워드라인(Word Line: W/L)이 직교하는 영역에 플로팅 게이트(7)와 컨트롤 게이트(11)의 적층 구조로 된 단위 셀이 형성되어 있고, 두 개의 단위 셀이 하나의 비트라인 콘택(13)으로 비트라인과 연결된다. 그리고, 상기 워드라인과 평행한 액티브 소오스 영역(15)을 비트라인과 평행한 소오스 라인(Source Line: S/L)이 공통 소오스 콘택(17)을 통하여 연결된다. 상기 액티브 소오스 영역(15)은 기판(1)에 불순물을 주입하여 형성하는 불순물 영역으로 구성된다. 그리고, 도 2의 종래의 노아형 플래쉬 메모리 장치의 단위 셀은 소오스 영역(3a)및 드레인 영역(3b)이 형성된 반도체 기판 위에 터널 산화막(5)을 개제하여 형성된 플로팅 게이트(7)와, 상기 플로팅 게이트(7) 상에 형성된 절연막(9)과 상기 절연막(9) 상에 형성된 컨트롤 게이트(11)로 구성된다.
이상과 같은 종래의 노아형 플래쉬 메모리 장치는 액티브 소오스 영역(15)을 16 내지 32비트마다 공통 소오스 콘택 영역(17)을 통하여 소오스 라인과 연결하기 때문에 셀 면적이 축소되어 액티브 소오스 영역의 액티브 폭(도 1의 t)이 감소할 경우 액티브 소오스 영역(15)의 저항이 증가하여 셀 프로그램시 발생되는 수백 ㎂의 전류를 빠른 시간내에 방전(discharge)시킬 수 없는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 액티브 소오스 영역의 저항을 감소시키고 셀어레이부 및 주변회로부의 콘택 영역 형성시 공정을 단순화하면서 식각손상을 줄일 수 있는 노아형 플래쉬 메모리 장치의 제조방법을 제공하는 데 있다.
도 1은 종래의 노아형 플래쉬 메모리 장치의 셀 어레이의 일부 레이아웃도이다.
도 2는 도 1의 Ⅱ-Ⅱ에 따른 노아형 플래쉬 메모리 장치의 단위 셀의 단면도이다.
도 3은 본 발명에 의한 노아형 플래쉬 메모리 장치의 셀 어레이부 및 주변회로부의 레이아웃도이다.
도 4 내지 도 12는 본 발명에 의하여 셀 어레이부와 주변회로부를 갖는 노아형 플래쉬 메모리 장치의 제조방법을 설명하기 위하여 도 2의 Ⅳ-Ⅳ에 따라 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 기판 상의 비트라인과 워드라인이 직교하는 영역에 형성되고 소오스 및 드레인을 구비한 복수개의 단위 셀과, 상기 비트라인에 연결된 단위 셀의 드레인을 노출하는 비트라인 콘택 영역과, 상기 워드라인을 노출하는 워드라인 콘택 영역을 갖는 셀 어레이부와, 상기 셀 어레이부의 주변에 상기 실리콘 기판을 노출하는 액티브 콘택 영역 및 게이트를 노출하는 게이트 콘택 영역을 갖는 부변회로부를 포함하는 노아형 플래쉬 메모리 장치의 제조방법에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역은 상기 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역과 다른 마스크를 사용하여 따로 따로 형성한다.
상기 셀 어레이부의 비트라인 콘택 영역은 플러그 이온주입되어 있으며, 상기 셀 어레이부의 비트라인 콘택 영역, 워드라인 콘택 영역과 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역에는 금속 플러그가 형성되어 있다.
또한, 본 발명은 실리콘 기판 상의 비트라인과 워드라인이 직교하는 영역에 형성되고 소오스 및 드레인을 구비한 복수개의 단위 셀과, 상기 비트라인에 연결된 단위 셀의 드레인을 노출하는 비트라인 콘택 영역과, 상기 워드라인을 노출하는 워드라인 콘택 영역을 갖는 셀 어레이부를 포함하는 노아형 플래쉬 메모리 장치의 제조방법에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역은 상기 셀 어레이부의 워드라인 콘택 영역과 다른 마스크를 사용하여 따로 따로 형성한다.
상기 셀 어레이부의 비트라인 콘택 영역은 플러그 이온주입되어 있으며, 상기 셀 어레이부의 비트라인 콘택 영역 및 워드라인 콘택 영역에는 금속 플러그가 형성되어 있다.
본 발명은 셀 어레이부의 비트라인 콘택부분을 형성한 후, 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역을 형성함으로 식각 손실없이 안정되게 콘택 영역들을 형성할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3은 본 발명에 의한 노아형 플래쉬 메모리 장치의 셀 어레이부 및 주변회로부의 레이아웃도이다.
구체적으로, 본 발명의 노아형 플래쉬 메모리 장치의 셀 어레이부(cell array region)는 비트라인(Bit Line :B/L)과 워드라인(Word Line: W/L)이 직교하는 액티브 영역(31)에 플로팅 게이트(floating gate: 21)와 컨트롤 게이트(control gate; 23, 워드라인 역할을 함)의 적층 구조로 된 단위 셀(unit cell)이 형성되어 있고, 두 개의 단위 셀이 하나의 비트라인 콘택(bit line contact; 25)을 통하여 비트라인과 연결된다. 그리고, 비트라인과 평행한 소오스 라인(Source Line: S/L)이 공통 소오스 콘택(common source contact; 27) 및 소오스 콘택(source contact; 29)을 통하여 실리콘 기판 상에 형성되는 소오스 영역과 연결된다.
특히, 본 발명의 노아형 플래쉬 메모리 장치는 셀의 소오스 콘택 영역(29)에 형성된 금속 플러그(미도시), 예컨대 텅스텐 플러그로 연결하기 때문에 종래와 다르게 저항의 증가를 방지하여 셀 프로그램시 발생되는 수백 ㎂의 전류를 빠른 시간내에 방전(discharge)시킬 수 있다. 그리고, 본 발명의 노아형 플래쉬 메모리 장치의 셀 어레이부에서는 워드라인이 워드라인 콘택 영역(35)에 형성된 금속플러그(미도시)를 통하여 금속층(33)과 연결된다.
그리고, 본 발명의 플래쉬 메모리 장치의 주변회로부(periphery region)에서 액티브 영역(31)은 액티브 콘택 영역(active contact region; 37)에 형성된 금속 플러그(미도시)를 통하여 금속층(33)이 연결되며, 게이트(39)는 게이트 콘택 영역(gate contact region; 41)에 형성된 금속플러그(미도시)를 통하여 금속층(33)이 연결되는 구조이다. 도 3에서, 참조번호 43은 금속층, 비트라인, 소오스 라인과 연결되는 비아 콘택(via contact)을 나타낸다.
특히, 본 발명의 노아형 플래쉬 메모리 장치는 셀 어레이부의 비트라인 콘택 영역(25)과 소오스 콘택 영역(29)은 상기 셀 어레이부의 워드라인 콘택 영역(35), 주변회로부의 액티브 콘택 영역(37) 및 게이트 콘택 영역(41)과 다른 마스크를 사용하여 따로 따로 형성한다.
도 4 내지 도 12는 본 발명에 의하여 셀 어레이부와 주변회로부를 갖는 노아형 플래쉬 메모리 장치의 제조방법을 설명하기 위하여 도 2의 IV-IV에 따라 도시한 단면도들이다.
도 4를 참조하면, 실리콘 기판(51) 상에 액티브 영역을 한정하기 위해 필드 산화막(53)을 형성한다. 이어서, 상기 필드 산화막(53) 및 액티브 영역이 형성된 실리콘 기판 상에 터널산화막(55)을 100Å의 두께로 형성한 후, 상기 터널 산화막 (55) 상에 플로팅 게이트용으로 제1 폴리실리콘막(57)을 형성한다. 다음에, 상기 제1 폴리실리콘막(57)에 전도성을 주기 위해 불순물을 도핑한다. 상기 불순물 도핑은 POCL3가스를 이용할 수도 있고, N형 불순물, 예컨대 P나 As를 이온주입할 수 도 있다.
다음에, 상기 제1 폴리실리콘막(57)을 패터닝하여 셀 어레이부 내의 액티브 영역(도 3의 31)과 인접한 필드산화막(53)의 일부를 덮고 비트라인 방향으로 신장되면서 이웃한 제1 폴리실리콘막 패턴과 워드라인 방향으로 분리되도록 한다. 도 4에 도시된 단면도는 도 3의 비트라인 방향으로 절단하였기 때문에 제1 폴리실리콘막의 패터닝은 도시되지 않았다.
도 5를 참조하면, 상기 제1 폴리실리콘막이 형성된 실리콘 기판의 전면에 절연막으로 ONO막(산화막-질화막-산화막:58)을 각각 60/80/40Å의 두께로 형성한다. 다음에, 상기 ONO막(58) 및 제1 폴리실리콘막(57)이 형성된 실리콘 기판(51) 상에 상기 주변회로부를 노출하는 제1 포토레지스트 패턴(59)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(59)을 식각마스크로 상기 주변회로부의 ONO막(58), 제1 폴리실리콘막(57) 및 터널산화막(55)을 식각하여 제거한다.
도 6을 참조하면, 식각마스크로 사용된 제1 포토레지스트 패턴(59)을 제거한다. 이어서, 주변회로부에 게이트 산화막(61)을 형성시킨 후 셀 어레이부 및 주변회로부에 컨트롤 게이트용으로 제2 폴리실리콘막(63) 및 텅스텐 실리사이드막(65)을 형성한다. 다음에, 상기 텅스텐 실리사이드막(65) 상에 사진공정의 난반사를 방지하기 위하여 반사방지막(anti-reflection layer; 67)으로 SiON막질을 증착한 후, 상기 반사방지막(67) 상에 질화막(69)을 2000∼4000Å의 두께로 형성한다.
본 실시예에서는 질화막(69)을 사용하였으나, 질화막과 산화막의 이중막 또는 산질화막을 이용할 수 도 있다. 상기 질화막(69)은 셀어레이 내의 자기정렬콘택 형성을 위하여 수행하는 층간절연막의 건식식각시 질화막(69)의 식각속도가 산화막에 비해 느리므로 게이트가 노출되지 않도록 하는 식각 스토퍼(etching stopper)의 역할을 한다.
도 7을 참조하면, 상기 주변회로부를 덮도록 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 셀 어레이부의 질화막(69), 반사방지막(67), 텅스텐 실리사이드막(65), 제2 폴리실리콘막(63), 절연막(58) 및 제1 폴리실리콘막(57)을 사진식각공정을 이용하여 패터닝한다. 이렇게 되면, 실리콘 기판(51)의 셀 어레이부에는 제1 폴리실리콘막 패턴으로 구성된 플로팅 게이트(57a), 절연막 패턴(58a), 텅스텐 실리사이드(65a)와 제2 폴리실리콘막 패턴(63a)으로 형성된 컨트롤 게이트, 반사방지막 패턴(67a) 및 질화막 패턴(69a)이 형성됨으로서 스택 게이트 셀(stack gate cell)이 완성된다.
다음에, 상기 셀어레이부를 덮도록 포토레지스트 패턴(도시 안됨)을 형성한 후 상기 주변회로부의 질화막(69), 반사방지막(67), 텅스텐 실리사이드(65) 및 제2 폴리실리콘막(63)을 사진식각공정으로 패턴닝한다. 이렇게 되면, 실리콘 기판(51)의 주변회로부에는 질화막 패턴(69a), 반사방지막 패턴(67a), 제2 폴리실리콘막 패턴(63a) 및 텅스텐 실리사이드(65a)로 구성된 게이트가 형성됨으로써 게이트 (gate)이 완성된다.
다음에, 셀 어레이부의 소오스(71) 및 드레인(73)과, 주변회로부의 N 또는 P 모스 트랜지스터의 소오스(77) 및 드레인(75) 형성을 위하여 이온주입를 실시한다. 본 실시예에서, 상기 소오스 및 드레인용 이온주입을 후공정의 스페이서 형성 전에 수행하였으나, 각 접합 영역의 구조에 따라 스페이서 형성 후에 수행하여도 무방하다.
도 8을 참조하면, 상기 스택 게이트 셀 및 게이트 셀의 양측벽에 질화막으로 스페이서(79)를 형성한다. 상기 스페이서(79)는 스택 게이트 셀 및 게이트가 형성된 실리콘 기판(51)의 전면에 질화막을 500∼1000Å의 두께로 형성한 후 에치백하여 형성한다. 이어서, 상기 스페이서(79)가 형성된 실리콘 기판(51)의 전면에 상기 스택 게이트 셀 및 게이트를 충분히 덮도록 제1 층간절연막(81)을 형성한다. 상기 제1 층간절연막(81)은 고온산화막(high temperature oxide)과 BPSG막을 각각 500∼1000Å, 4000∼6000Å으로 형성한 후 800℃ 이상에서 10∼20분간 리플로우(reflow)하여 형성한다. 상기 제1 층간절연막(81) 상에 상기 셀 어레이부의 비트라인 콘택 영역(bit line contact region)과 소오스 콘택 영역(source contact region)을 한정하는 제2 포토레지스트 패턴(83)을 형성한다.
도 9를 참조하면, 상기 제2 포토레지스트 패턴(83)을 식각마스크로 셀 어레이부의 제1 층간절연막(81)을 이방성 식각하여 비트라인 콘택 영역(85)과 소오스 콘택 부분(87)을 노출시킨다. 이때, 스택 게이트를 감싸는 질화막(69a) 및 스페이서(79)가 식각 스톱퍼(etch stopper)의 역할을 하여 상기 스페이서에 얼라인 되는 셀프 얼라인 콘택 공정을 이용하기 때문에 축소된 디자인룰 하에서도 비트 라인 콘택과 소오스 콘택을 용이하게 형성할 수 있다.
다음에, 상기 제2 포토레지스트 패턴(83)을 다시 이온주입마스크로 상기 비트라인 콘택 영역(85)과 소오스 콘택 영역(87)에 비소나 인을 5E13∼1E14/cm2의 도즈로 플러그(plug) 이온주입을 실시한다. 상기 플러그 이온주입은 플래쉬 메모리 장치가 고집적화됨에 따라 비트라인 콘택 영역 및 소오스 콘택과 소오스 및 드레인 영역의 불순물 영역을 잘 오버랩시켜 콘택저항을 줄이기 위하여 수행한다.
도 10을 참조하면, 상기 제2 포토레지스트 패턴(83)을 제거한 후, 다시 제1 층간절연막(81)이 형성된 실리콘 기판의 전면에 포토레지스트막을 형성한 후 패터닝하여 상기 셀 어레이부의 필드산화막 상의 스택 게이트 셀의 상부, 주변회로부의 드레인 영역 및 주변회로부의 게이트의 표면을 노출하도록 제3 포토레지스트 패턴(89)을 형성한다.
이어서, 상기 제3 포토레지스트 패턴(89)을 식각마스크로 상기 셀 어레이부와 주변회로부의 제1 층간절연막(81), 질화막 패턴(69a), 반사방지막 패턴(67a)을 식각한다. 이렇게 되면, 워드라인 콘택 영역(91), 액티브 콘택 영역(93) 및 게이트 콘택 영역(95)이 마련된다.
특히, 본 발명의 노아형 플래쉬 메모리 장치의 제조방법은 워드라인 콘택 영역(91), 액티브 콘택 영역(93) 및 게이트 콘택 영역(95)의 식각깊이가 비슷하고 산화막과 질화막 간의 식각선택비가 우수하지 않아도 되므로 앞서의 높은 단차를 갖는 구조물에 적용된 셀프 얼라인 콘택 공정과 구별하여 진행하므로 과식각(over etch)에 의하여 발생하는 식각 손상(damage)를 줄일 수 있다.
다시 말하면, 비트라인 콘택 영역, 소오스 콘택 영역, 워드라인 콘택 영역, 액티브 콘택 영역 및 게이트 콘택 영역을 하나의 사진식각공정을 이용하여 형성할 경우, 셀 어레이부가 주변회로부보다 단차가 심하여 셀어레이부의 비트라인 콘택이나 소오스 콘택 영역을 기준으로 식각할 경우 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역이 과도하게 식각되어 주변회로부의 소오스 및 드레인이 심하게 식각되거나 게이트가 완전히 제거되는 등의 식각 손상이 발생할 수 있으나, 본 발명은 이를 억제할 수 있다.
도 11을 참조하면, 상기 제3 포토레지스트 패턴(89)을 제거한 후 상기 셀 어레이부의 비트라인 콘택 영역(85), 소오스 콘택 영역(87), 워드라인 콘택 영역(91)과 주변회로부의 액티브 콘택 영역(93), 게이트 콘택 영역(95)을 매립하도록 금속 플러그막(97)으로 형성한다. 특히, 본 발명의 노아형 플래쉬 메모리 장치는 상기 소오스 콘택 영역을 금속막으로 형성하여 인접셀간의 소오스 영역을 연결하기 때문에 도 3에 설명한 바와 같이 저항을 줄일 수 있다. 본 실시예에서, 상기 금속 플러그막은 텅스텐막으로 형성한다. 다음에, 상기 제1 층간절연막(81) 상에 상기 금속 플러그막(97)을 노출하는 비아홀(98)을 갖는 제2 층간절연막(99)을 형성한다.
도 12를 참조하면, 상기 비아홀에 금속막, 예컨대 알루미늄막을 형성한 후 패터닝하여 금속막 패턴(100)함으로써 본 발명의 노아형 플래쉬 메모리 장치를 완성한다.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.
상술한 바와 같이 본 발명의 노아형 플래쉬 메모리 장치의 제조방법에 의하면, 셀 어레이부의 소오스 영역을 금속막으로 연결하여 저항을 감소시킨다. 그리고, 셀 어레이부의 비트라인 콘택 영역과 소오스 콘택 영역을 셀프얼라인 콘택 공정으로 형성하여 디자인룰이 감소되더라도 효과적으로 콘택 영역을 형성할 수 있다. 또한, 셀 어레이부의 비트라인 콘택 영역과 소오스 콘택 영역을 형성한 후, 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역을 형성함으로 식각 손실없이 안정되게 콘택 영역들을 형성할 수 있다.

Claims (12)

  1. 터널 산화막, 플로팅 게이트, 절연막, 컨트롤 게이트 및 식각스토퍼가 순차적으로 형성된 스택 게이트와 게이트 산화막, 게이트 및 식각스토퍼가 순차적으로 형성된 게이트를 각각 실리콘 기판의 셀 어레이부 및 주변회로부에 복수개 형성하는 단계;
    상기 스택 게이트가 형성된 실리콘 기판의 전면에 불순물을 주입하여 소오스 및 드레인 영역을 형성하는 단계;
    상기 스택 게이트와 게이트 셀의 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 스택 게이트 및 게이트를 충분히 덮도록 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 상기 스택 게이트 사이를 한정하도록 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각마스크로 상기 제1 층간절연막을 식각하여 상기 스페이서에 셀프 얼라인 되는 비트라인 콘택 영역 및 소오스 콘택 영역을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    비트라인 콘택 영역 및 워드라인 콘택 영역이 형성된 실리콘 기판의 전면에 포토레지스트막을 도포한 후 패터닝하여 상기 셀 어레이부의 필드 산화막 상에 형성된 스택 게이트와 주변회로부의 액티브 영역 및 게이트를 한정하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 마스크로 상기 제1 층간절연막 및 식각스토퍼를 식각하여 상기 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역을 동시에 형성하는 단계; 및
    상기 비트라인 콘택 영역, 소오스 콘택 영역, 워드라인 콘택 영역, 액티브 콘택 영역 및 게이트 콘택 영역에 금속 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 포토레지스트 패턴을 제거하는 단계전에 상기 비트라인 콘택 영역 및 소오스 콘택 영역에 플러그 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  3. 제1항에 있어서, 상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  4. 제1항에 있어서, 상기 금속 플러그는 텅스텐으로 형성하는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  5. 제1항에 있어서, 상기 금속 플러그를 형성하는 단계 후에, 상기 금속 플러그를 노출하는 비아홀을 갖는 제2 층간절연막을 형성하는 단계와, 상기 비아홀에 금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  6. 실리콘 기판 상의 비트라인과 워드라인이 직교하는 영역에 형성되고 소오스 및 드레인을 구비한 복수개의 단위 셀과, 상기 비트라인에 연결된 단위 셀의 드레인을 노출하는 비트라인 콘택 영역과, 상기 워드라인을 노출하는 워드라인 콘택 영역을 갖는 셀 어레이부와, 상기 셀 어레이부의 주변에 상기 실리콘 기판을 노출하는 액티브 콘택 영역 및 게이트를 노출하는 게이트 콘택 영역을 갖는 주변회로부를 포함하는 노아형 플래쉬 메모리 장치의 제조방법에 있어서,
    상기 셀 어레이부의 비트라인 콘택 영역은 상기 셀 어레이부의 워드라인 콘택 영역, 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역과 다른 마스크를 사용하여 따로 따로 형성하는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역은 플러그 이온주입되어 있는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  8. 제6항에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역, 워드라인 콘택 영역과 주변회로부의 액티브 콘택 영역 및 게이트 콘택 영역에는 금속 플러그가 형성되어 있는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  9. 실리콘 기판 상의 비트라인과 워드라인이 직교하는 영역에 형성되고 소오스 및 드레인을 구비한 복수개의 단위 셀과, 상기 비트라인에 연결된 단위 셀의 드레인을 노출하는 비트라인 콘택 영역과, 상기 워드라인을 노출하는 워드라인 콘택 영역을 갖는 셀 어레이부를 포함하는 노아형 플래쉬 메모리 장치의 제조방법에 있어서,
    상기 셀 어레이부의 비트라인 콘택 영역은 상기 셀 어레이부의 워드라인 콘택 영역과 다른 마스크를 사용하여 따로 따로 형성하는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역은 플러그이온주입되어 있는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  11. 제9항에 있어서, 상기 셀 어레이부의 비트라인 콘택 영역 및 워드라인 콘택 영역에는 금속 플러그가 형성되어 있는 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
  12. 제1항에 있어서, 상기 식각 스토퍼는 질화막, 질화막과 산화막의 이중막 또는 산질화막인 것을 특징으로 하는 노아형 플래쉬 메모리 장치의 제조방법.
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