KR19990015794A - 불휘발성 메모리 장치 및 그 제조 방법 - Google Patents

불휘발성 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR19990015794A
KR19990015794A KR1019970038102A KR19970038102A KR19990015794A KR 19990015794 A KR19990015794 A KR 19990015794A KR 1019970038102 A KR1019970038102 A KR 1019970038102A KR 19970038102 A KR19970038102 A KR 19970038102A KR 19990015794 A KR19990015794 A KR 19990015794A
Authority
KR
South Korea
Prior art keywords
gate
transistor
insulating layer
separation distance
substrate
Prior art date
Application number
KR1019970038102A
Other languages
English (en)
Inventor
최정달
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970038102A priority Critical patent/KR19990015794A/ko
Publication of KR19990015794A publication Critical patent/KR19990015794A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

불휘발성 메모리 장치 및 그 제조 방법이 개시되어 있다. 상기 불휘발성 메모리 장치는, 반도체 기판의 상부에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와 상기 제1 게이트를 사이에 두고 상기 기판의 표면에 형성된 제1 소오스 및 드레인 영역으로 이루어진 제1 선택 트랜지스터; 상기 기판의 상부에 제2 게이트 절연막을 개재하여 형성된 제2 게이트와 상기 제2 게이트를 사이에 두고 상기 기판의 표면에 형성된 제2 소오스 및 드레인 영역으로 이루어진 제2 선택 트랜지스터; 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트에 층간 절연막을 개재하여 형성된 컨트롤 게이트로 이루어진 다수의 메모리 셀 트랜지스터를 구비하며, 상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께보다 얇게 형성된다. 게이트 유도 장벽 저하에 의해 제2 선택 트랜지스터의 드레인 내압 특성이 열화되는 것을 방지할 수 있으며, 메모리 셀과 선택 트랜지스터의 경계 부분에서 미스얼라인 허용차를 제거할 수 있다.

Description

불휘발성 메모리 장치 및 그 제조 방법
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 데이터를 저장하는 다수의 메모리 셀 트랜지스터와 상기 메모리 셀 트랜지스터를 선택하는 선택 트랜지스터(select transistor)를 구비하는 NAND형 플래쉬 EEPROM(flash electrically erasable and programmable read only memory; flash EEPROM) 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 플래쉬 EEPROM에 대한 수요가 늘고 있다. 플래쉬 EEPROM 소자는 회로 보드(board)로 부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 ㎲에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
플래쉬 EEPROM 소자에 있어서, 데이터를 저장하는 메모리 셀은 반도체 기판의 상부에 터널 산화막(tunnel oxide)을 개재하여 형성된 플로팅 게이트(floating gate)층과 상기 플로팅 게이트의 상부에 층간 절연막을 개재하여 형성된 컨트롤 게이트(control gate)가 적층된 게이트 구조를 갖는다.
플래쉬 EEPROM 소자를 회로적 관점에서 살펴보면, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형과 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다. NOR형 플래쉬 EEPROM 소자는 터널 산화막을 통해 채널 열전자(channel hot electron)를 플로팅 게이트로 주입함으로써 셀을 프로그래밍하는 반면, NAND형 플래쉬 EEPROM 소자는 선택 트랜지스터의 문턱 전압(threshold voltage)이 양의 값 또는 음의 값을 갖는지에 따라 메모리 셀의 상태가 결정된다. 따라서, 선택 트랜지스터가 없으면 비선택된 셀 트랜지스터로 원하지 않는 전류가 흘러 오동작을 유발하게 된다. 즉, 소거 동작 동안 플로팅 게이트가 과도하게 방전되는 과도 소거가 일어나면 상기 과도 소거된 셀의 문턱 전압이 음의 값이 되어 상기 셀이 컨트롤 게이트에 인가된 읽기(read) 전압에 의해 선택되지 않더라도 전류가 흐르게 되어 오동작을 유발하게 된다. 따라서, 선택 트랜지스터를 메모리 셀 트랜지스터에 직렬 연결하여 사용하게 되면, 읽기 동작시 비선택된 셀에서의 선택 트랜지스터에 0V를 인가하여 상기 셀에 정상적으로 오프(OFF)인 영역을 형성시켜 줌으로써, 과도 소거에 의한 셀의 오동작을 방지할 수 있다.
도 1은 통상적인 NAND형 플래쉬 EEPROM 셀의 회로도이고, 도 2는 상기 셀의 평면도이다(참조 문헌: Symp. VLSI Technology Dig. Tech. 1990, pp129∼130, A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM).
도 1 및 도 2를 참조하면, 종래의 NAND형 플래쉬 EEPROM 소자는 하나의 n+액티브(19)를 공통으로 하여 스트링 선택 라인(SSL-1, SSL-2)을 게이트로 하는 두 개의 선택 트랜지스터(14,15 또는 16,17) 사이에 워드라인(W/L1, W/L2, …, W/Ln)을 게이트로 하는 다수의 셀 트랜지스터가 직렬로 연결되어 하나의 스트링(string)을 구성한다. 상기 스트링은 비트라인(B/L)에 다수개 병렬로 연결되어 하나의 블록(block)을 구성하고, 상기 블록은 비트라인 콘택(18)을 중심으로 대칭적으로 배치되어 있다. 상기 두 개의 선택 트랜지스터에 있어서, 제1 선택 트랜지스터(14,15)의 드레인에 비트라인(B/L)이 연결되고 제2 선택 트랜지스터(16,17)의 소오스에 공통 소오스 라인(CSL)이 연결된다.
도 3은 도 2의 y-y' 선을 따라 절단한 셀의 단면도이다. 여기서, 참조 부호 100은 p형 기판, 101은 n형 웰, 102는 p형 웰, 110은 게이트 산화막, 120은 터널 산화막, 130은 플로팅 게이트, 140은 층간 절연막, 150은 컨트롤 게이트, 160은 n+소오스/드레인, 170은 평탄화막, 그리고 180은 비트라인을 각각 나타낸다.
도 3을 참조하면, 선택 트랜지스터(14,15,16,17)는 데이터를 저장하는 플로팅 게이트(130)가 필요없는 트랜지스터이므로, 셀 어레이 내의 소자분리 영역 상부에서 버팅 콘택(butting contact)을 통해 상기 플로팅 게이트(130)와 컨트롤 게이트(150)를 금속선으로 연결한다. 따라서, 상기 선택 트랜지스터(14,15,16,17)는 전기적으로는 1층의 게이트(150)를 갖는 모스 트랜지스터로서 동작하게 된다.
각각의 메모리 셀 트랜지스터는 프로그램 및 소거 동작시 터널링 전류가 잘 일어나도록 하기 위하여 반도체 기판(100)과 플로팅 게이트(130) 사이에 10nm 이하의 아주 얇은 터널 산화막(120)을 형성한다. 또한, 프로그램하기 전에 모든 셀은 워드라인에 0V를, p형 웰(102)에 20V 정도의 고전압을 인가하여 플로팅 게이트(130)에서 전자가 방출되어 음의 문턱 전압(약 -3V)을 갖도록 한다. 그리고 비트라인에 0V를 인가함으로써 플로팅 게이트(130)로 전자가 주입되게 하여 양의 문턱 전압을 갖도록 한다. 만약 비트라인에 인가된 전압이 7V로 높으면, 플로팅 게이트(130)로 전자가 주입되지 않아 초기에 소거된 음의 문턱 전압 상태로 그대로 유지됨으로써 메모리 셀의 동작 상태가 결정된다.
따라서, 제2 선택 트랜지스터(16,17)는 프로그램 동작 동안 특정한 메모리 셀의 플로팅 게이트(130)로 전자가 주입되지 않도록 하기 위하여, 특정 비트라인에 인가된 프로그램 금지(program inhibit) 전압(약 7V)을 패스시켜 줄 수 있도록 그 게이트에 7V 이상의 높은 전압을 인가하여야 한다. 또한, 또다른 특정 메모리 셀의 플로팅 게이트(130)로 전자를 주입하기 위하여 또다른 비트라인에 인가된 0V에 의해 선택 트랜지스터(14,15,16,17)의 게이트로 터널링 전류가 흐르지 않도록 상기 선택 트랜지스터의 게이트 산화막(110)은 셀 트랜지스터의 터널 산화막(120)보다 두껍게 형성되어야 한다.
그러므로, 메모리 셀의 터널 산화막(120)과 선택 트랜지스터(14,15,16,17)의 두꺼운 게이트 산화막(110)은 포토마스크(90)를 이용한 사진 공정을 통하여 형성되는데, 이때 후속하는 게이트 형성을 위한 사진 공정과의 미스얼라인 마진이 필요하게 된다. 따라서, 메모리 셀과 선택 트랜지스터(14,15,16,17)의 경계 부분에는 미스얼라인 허용차(tolerance) 때문에 그 이격 거리 a가 메모리 셀의 게이트들 간의 이격 거리 b 보다 크게 형성하여야 하므로 셀 어레이의 면적이 커지게 되는 단점이 있다.
상술한 문제점을 해결하기 위한 종래의 다른 방법이 미합중국 특허 공보 제5,589,699호에 개시되어 있는데, 이를 도 4를 참조하여 설명하면 다음과 같다.
도 4에서, 참조 부호 200은 p형 기판, 201은 n형 웰, 202는 p형 웰, 210은 터널 산화막, 220은 플로팅 게이트, 230은 층간 절연막, 240은 컨트롤 게이트, 250은 n+소오스/드레인, 260은 평탄화막, 그리고 270은 비트라인을 각각 나타낸다.
도 4를 참조하면, 상기한 종래의 다른 방법에 의한 NAND형 플래쉬 EEPROM 소자에서는 제1 및 제2 선택 트랜지스터(25,26)의 구조를 플로팅 게이트(220)와 터널 산화막(210)을 갖는 셀 트랜지스터(27)와 동일하게 만든다. 따라서, 메모리 셀과 선택 트랜지스터(25,26)의 경계 부분에서 미스얼라인 허용차를 제거하여 그 게이트들 사이의 이격 거리 c를 셀 트랜지스터의 게이트들 사이의 이격 거리 c와 동일하게 함으로써 셀 어레이의 면적이 커지는 것을 방지한다.
도 5는 도 4의 A 부분을 확대 도시한 단면도이다.
도 5를 참조하면, 상술한 종래 방법에서는 제1 및 제2 선택 트랜지스터(25,26)의 게이트 산화막을 셀 트랜지스터(27)의 터널 산화막(210)으로 형성한다. 따라서, 프로그램 동작시 게이트(240)에 0V가 인가되고 드레인(250)에 프로그램 금지 전압인 7V가 인가되는 제2 선택 트랜지스터(26)의 경우, 게이트 유도 장벽 저하(gate induced barrier lowering) 현상에 의해 p형 웰(202)로 기판 누설 전류가 증가하게 된다. 그 결과, 비트라인(270)에 인가된 프로그램 금지 전압이 감소하거나 0V가 됨으로써, 플로팅 게이트(220)로 전자가 주입되지 않아야 할 셀의 플로팅 게이트(220)로 전자가 주입되어 오동작이 유발된다. 또한, 선택 트랜지스터(26)의 플로팅 게이트(220)로 터널링 전류가 흐르게 되어 그 문턱 전압이 시간이 증가할수록 점점 증가하게 됨으로써, 읽기 동작시 셀 전류가 감소하여 오동작이 유발된다.
따라서, 본 발명의 목적은 제2 선택 트랜지스터의 게이트 유도 장벽 저하 현상으로 인하여 프로그램 금지 전압이 감소되는 것을 방지할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 메모리 셀과 선택 트랜지스터의 경계 부분에서 미스얼라인 허용차를 제거하여 셀 어레이의 면적 증가를 방지할 수 있는 불휘발성 메모리 장치를 제공하는데 있다.
본 발명의 또다른 목적은 상기 불휘발성 메모리 장치를 제조하는데 특히 적합한 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1은 종래의 NAND형 플래쉬 EEPROM 셀의 회로도이다.
도 2는 도 1에 도시한 셀의 평면도이다.
도 3은 도 2의 y-y' 선을 따라 절단한 셀의 단면도이다.
도 4는 종래의 다른 방법에 의한 NAND형 플래쉬 EEPROM 셀의 단면도이다.
도 5는 도 4의 A 부분을 확대 도시한 단면도이다.
도 6은 본 발명에 의한 NAND형 플래쉬 EEPROM 셀의 평면도이다.
도 7은 도 6의 y-y' 선을 따라 절단한 셀의 단면도이다.
도 8a 내지 도 8d는 도 7에 도시한 NAND형 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
320,330,340,350 : 메모리 셀 트랜지스터
300 : 제1 선택 트랜지스터 360 : 제2 선택 트랜지스터
370,380,870 : 비트라인 375 : 비트라인 콘택
390 : 공통 소오스 라인 400,800 : n+소오스/드레인
700 : p형 기판 701 : n형 웰
707 : p형 웰 710 : 제1 게이트 산화막
720 : 제2 게이트 산화막 730 : 터널 산화막
910 : 층간 절연막 930 : 플로팅 게이트
950 : 컨트롤 게이트 970 : 평탄화막
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와 상기 제1 게이트를 사이에 두고 상기 기판의 표면에 형성된 제1 소오스 및 드레인 영역으로 이루어진 제1 선택 트랜지스터; 상기 기판의 상부에 제2 게이트 절연막을 개재하여 형성된 제2 게이트와 상기 제2 게이트를 사이에 두고 상기 기판의 표면에 형성된 제2 소오스 및 드레인 영역으로 이루어진 제2 선택 트랜지스터; 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트에 층간 절연막을 개재하여 형성된 컨트롤 게이트로 이루어진 다수의 메모리 셀 트랜지스터를 구비하며, 상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께보다 얇게 형성된 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
상기 제1 게이트 절연막의 두께는 상기 터널 산화막의 두께와 동일하며, 바람직하게는 상기 제1 게이트 절연막의 두께는 70∼100Å 정도이고 상기 제2 게이트 절연막의 두께는 200∼300Å 정도이다.
바람직하게는, 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터는 인핸스먼트형(enhancement type)이다.
상기 제1 선택 트랜지스터의 제1 드레인 영역에 연결된 비트라인, 및 상기 제2 선택 트랜지스터의 제2 소오스 영역에 연결된 공통 소오스 라인을 더 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와 상기 제1 게이트를 사이에 두고 상기 기판의 표면에 형성된 제1 소오스 및 드레인 영역으로 이루어진 제1 선택 트랜지스터; 상기 기판의 상부에 제2 게이트 절연막을 개재하여 형성된 제2 게이트와 상기 제2 게이트를 사이에 두고 상기 기판의 표면에 형성된 제2 소오스 및 드레인 영역으로 이루어진 제2 선택 트랜지스터; 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트에 층간 절연막을 개재하여 형성된 컨트롤 게이트로 이루어진 다수의 메모리 셀 트랜지스터를 구비하며, 상기 제1 게이트와 제1 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제1 이격 거리가 상기 제2 게이트와 제2 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제2 이격 거리보다 작은 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.
바람직하게는, 상기 제1 이격 거리가 상기 제2 이격 거리보다 0.1∼0.2μm 정도 작으며, 상기 제1 이격 거리는 상기 메모리 셀 트랜지스터의 게이트들 사이의 제3 이격 거리와 동일하다.
상기 또다른 목적을 달성하기 위하여 본 발명은, 비트라인에 연결되는 제1 선택 트랜지스터와 공통 소오스 라인에 연결되는 제2 선택 트랜지스터 사이에 다수의 메모리 셀 트랜지스터들이 직렬 연결된 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 상기 제2 선택 트랜지스터의 제2 게이트 절연막을 형성하는 단계; 포토마스크를 이용한 사진 공정으로 상기 제2 선택 트랜지스터가 형성될 영역을 제외한 영역을 오픈시키는 단계; 상기 오픈된 영역의 제2 게이트 절연막을 식각한 후, 상기 메모리 셀 트랜지스터 및 제1 선택 트랜지스터의 제1 게이트 절연막을 상기 제2 게이트 절연막의 두께보다 얇게 형성하는 단계; 상기 포토마스크를 제거하고, 결과물의 전면에 제1 도전층, 층간 절연막 및 제2 도전층을 순차적으로 형성하는 단계; 및 상기 제2 도전층, 층간 절연막 및 제1 도전층을 패터닝하여 상기 메모리 셀 트랜지스터와 제1 및 제2 선택 트랜지스터의 게이트를 형성하며, 상기 제1 선택 트랜지스터의 게이트와 제1 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제1 이격 거리가 상기 제2 선택 트랜지스터의 게이트와 제2 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제2 이격 거리보다 작도록 배치하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명은 게이트 유도 장벽 저하에 의해 제2 선택 트랜지스터의 드레인 내압(breakdown) 특성이 열화되는 것을 방지하기 위하여 제2 선택 트랜지스터의 제2 게이트 절연막을 두껍게 형성하며, 프로그램 동작시 게이트에 Vcc 이상의 전압이 인가되는 제1 선택 트랜지스터의 제1 게이트 절연막은 상기 제2 게이트 절연막보다 얇게 형성하거나 셀 트랜지스터의 터널 산화막과 동일하게 형성한다.
또한, 제1 선택 트랜지스터의 제1 게이트와 상기 제1 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트 사이의 제1 이격 거리를 제2 선택 트랜지스터의 제2 게이트와 상기 제2 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트 사이의 제2 이격 거리보다 적게 하거나 셀 트랜지스터의 게이트들 사이의 제3 이격 거리와 동일하게 함으로써, 메모리 셀과 제1 선택 트랜지스터의 경계 부분에서의 미스얼라인 허용차에 의한 셀 어레이의 면적 증가를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 6은 본 발명에 의한 NAND형 플래쉬 EEPROM 셀의 평면도이다.
도 6을 참조하면, 본 발명에 의한 NAND형 플래쉬 EEPROM 소자는 하나의 n+액티브(390)를 공통으로 하여 스트링 선택 라인(SSL-1, SSL-2)을 게이트로 하는 두 개의 선택 트랜지스터(300,360) 사이에 워드라인(W/L1, W/L2, …, W/Ln)을 게이트로 하는 다수의 셀 트랜지스터(310,320,…,350)가 직렬로 연결되어 하나의 스트링을 구성한다. 상기 스트링은 비트라인(B/L; 370,380)에 다수개 병렬로 연결되어 하나의 블록을 구성하고, 상기 블록은 비트라인 콘택(375)을 중심으로 대칭적으로 배치되어 있다. 상기 두 개의 선택 트랜지스터에 있어서, 제1 선택 트랜지스터(300)의 드레인에 비트라인(B/L)이 연결되고 제2 선택 트랜지스터(360)의 소오스에 공통 소오스 라인(CSL)이 연결된다. 상기 선택 트랜지스터(300,360)는 데이터를 저장하는 플로팅 게이트가 필요없는 트랜지스터이므로, 셀 어레이 내의 소자분리 영역 상부에서 버팅 콘택을 통해 상기 플로팅 게이트와 컨트롤 게이트를 금속선으로 연결한다. 따라서, 상기 선택 트랜지스터(300,360)는 전기적으로는 1층의 게이트를 갖는 모스 트랜지스터로서 동작하게 된다. 이때, 상기 제1 선택 트랜지스터(300)와 제2 선택 트랜지스터(360)는 모두 인핸스먼트형으로 형성된다.
또한, 본 발명에 의한 NAND형 플래쉬 EEPROM 셀에서는 제1 선택 트랜지스터의 제1 게이트(300)와 상기 제1 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트(310) 사이의 제1 이격 거리 d를 제2 선택 트랜지스터의 제2 게이트(360)와 상기 제2 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트(350) 사이의 제2 이격 거리 f 보다 적게 하거나 셀 트랜지스터의 게이트들(320,330) 사이의 제3 이격 거리 e와 동일하게 배치된다.
도 7은 도 6의 y-y' 선을 따라 절단한 셀의 단면도이다. 여기서, 참조 부호 700은 p형 기판, 701은 n형 웰, 702는 p형 웰, 710은 제1 게이트 산화막, 720은 터널 산화막, 730은 제2 게이트 산화막, 800은 n+소오스/드레인, 910은 층간 절연막, 930은 플로팅 게이트, 950은 컨트롤 게이트, 970은 평탄화막, 그리고 870은 비트라인을 각각 나타낸다.
도 7을 참조하면, 본 발명의 NAND형 플래쉬 EEPROM 셀에 의하면, 각각의 메모리 셀 트랜지스터는 프로그램 및 소거 동작시 터널링 전류가 잘 일어나도록 하기 위하여 반도체 기판(700)과 플로팅 게이트(930) 사이에 10nm 이하의 아주 얇은 터널 산화막(720)을 형성한다. 또한, 프로그램하기 전에 모든 셀은 워드라인에 0V를, p형 웰(707)에 20V 정도의 고전압을, 그리고 비트라인에 0V를 인가함으로써 플로팅 게이트(930)로 전자가 주입되게 하여 양의 문턱 전압을 갖도록 한다. 만약 비트라인에 인가된 전압이 7V로 높으면, 플로팅 게이트(930)로 전자가 주입되지 않아 초기에 소거된 음의 문턱 전압 상태로 그대로 유지됨으로써 메모리 셀의 동작 상태가 결정된다.
또한, 본 발명의 NAND형 플래쉬 EEPROM 셀에 의하면, 제1 선택 트랜지스터의 제1 게이트 절연막(710)의 두께가 제2 선택 트랜지스터의 제2 게이트 절연막(730)의 두께보다 얇게 형성된다. 또한, 상기 제1 게이트 절연막(710)은 메모리 셀 트랜지스터의 터널 산화막(720)의 두께와 동일하다.
도 8a 내지 도 8d는 본 발명에 의한 NAND형 플래쉬 EEPROM 셀의 제조 방법을 설명하기 위한 단면도들이다.
도 8a는 제2 게이트 산화막(730)을 형성하는 단계를 도시한다. p형 반도체 기판(700)의 표면에 사진 및 이온주입 공정을 사용하여 n형 불순물을 주입한 후 고온 열처리를 통해 상기 n형 불순물을 원하는 깊이까지 확산시킴으로써 n형 웰(701)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 n형 웰(701)을 제외한 기판 표면 및 상기 n형 웰(701) 내의 셀 어레이 영역에 p형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 p형 웰(707)을 형성한다. 통상적으로, 주변회로부의 PMOS 트랜지스터가 형성되어질 웰을 p형 웰(도시하지 않음)이라 칭하고, 상기 n형 웰(701) 내의 셀 어레이 영역에 형성되어질 웰을 포켓 p형 웰(pocket p-well)(707)이라 칭한다.
이어서, 소자분리 특성을 강화시키기 위하여 사진 및 이온주입 공정을 통해 필드 산화막이 형성되어질 기판(700)의 표면에 채널 스토퍼(channel stopper)용 불순물 이온을 주입한 후, 통상의 소자분리 공정을 실시하여 상기 기판(700)의 상부에 필드 산화막(도시하지 않음)을 형성하여 기판(700)을 액티브 영역과 필드 영역으로 구분한다. 다음에, 상기 액티브 영역과 필드 영역의 경계 부분에 생긴 옥시나이트라이드(oxynitride)막을 제거하기 위하여 희생 산화막을 형성한 후, 습식 식각 공정으로 상기 희생 산화막을 모두 제거한다.
이어서, 상기 결과물의 전면에 200∼300Å 정도의 두께로 제2 선택 트랜지스터의 제2 게이트 산화막(730)을 성장시킨다.
도 8b는 터널 산화막(720)을 형성하는 단계를 도시한다. 상기와 같이 제2 게이트 산화막(730)을 형성한 후, 도 6에 도시한 포토마스크(900)를 이용한 사진 공정을 실시하여 상기 제2 선택 트랜지스터 영역을 제외한 영역을 오픈시킨다. 이어서, 오픈된 영역의 제2 게이트 산화막(730)을 식각한 후, 메모리 셀 트랜지스터의 터널 산화막(720)과 제1 선택 트랜지스터의 제1 게이트 산화막(710)을 70∼100Å 정도의 두께로 성장시킨다.
도 8c는 플로팅 게이트(930) 및 층간 절연막(910)을 형성하는 단계를 도시한다. 상기와 같이 터널 산화막(720) 및 제1 게이트 산화막(710)을 형성한 후, 결과물의 전면에 플로팅 게이트로 사용될 제1 도전층(930)으로, 예컨대 폴리실리콘층을 증착한 후 POCl3을 침적하여 상기 제1 도전층(930)에 5가 이온을 도핑시킨다. 이어서, 상기 제1 도전층(930)의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위한 층간 절연막(910)으로서, 예컨대 ONO(oxide/nitride/oxide)막을 증착한다.
도 8d는 셀 트랜지스터 및 선택 트랜지스터의 게이트를 형성하는 단계를 도시한다. 상기와 같이 층간 절연막(910)을 형성한 후, 상기 층간 절연막(910)의 상부에 컨트롤 게이트로 사용될 제2 도전층으로서, 예컨대 불순물이 도핑된 폴리실리콘층, 또는 불순물이 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix)층의 적층막을 증착한다. 이어서, 사진식각 공정을 통해 상기 제2 도전층, 층간 절연막(910) 및 제1 도전층을 연속적으로 이방성 식각함으로써, 메모리 셀 트랜지스터의 플로팅 게이트(930)와 컨트롤 게이트(950)를 형성한다. 이와 동시에, 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트(950)를 형성한다. 상기 선택 트랜지스터는 제1 도전층과 제2 도전층이 별도의 버팅 콘택에 의해 서로 전기적으로 연결됨으로써 게이트를 구성한다.
여기서, 제1 선택 트랜지스터의 제1 게이트와 상기 제1 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트 사이의 제1 이격 거리 d를 메모리 셀 트랜지스터의 게이트들 사이의 제3 이격 거리 e와 동일하게 배치함으로써, 메모리 셀과 제1 선택 트랜지스터의 경계 부분에서 게이트의 미스얼라인 허용차에 대한 요구성이 제거된다. 또한, 제2 선택 트랜지스터의 제2 게이트와 상기 제2 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트 사이의 제2 이격 거리 f는 메모리 셀 트랜지스터의 게이트들 사이의 제3 이격 거리 e 보다 크게 배치하며, 바람직하게는 0.1∼0.2μm 정도로 크게 배치한다.
이어서, 상기와 같이 메모리 셀 트랜지스터 및 선택 트랜지스터의 게이트들을 형성한 후, 도 7에 도시된 바와 같이 결과물의 전면에 예컨대 고온 산화막(high temperature oxide; HTO)을 증착한 후 그 위에 BPSG(borophosposilicate glass)막을 도포하고 이를 리플로우시킴으로써 평탄화막(970)을 형성한다. 다음에, 사진식각 공정으로 통해 상기 평탄화막(970)을 식각하여 제1 선택 트랜지스터의 n+드레인 영역(800)을 노출시키는 비트라인 콘택(도 6의 375 참조)을 형성한다. 상기 비트라인 콘택이 형성된 결과물의 상부에 도전층, 예컨대 불순물이 도핑된 다결정실리콘층과 텅스텐 실리사이드층(WSix)을 적층한 후 이를 사진식각 공정으로 패터닝함으로써, 상기 제1 선택 트랜지스터의 n+드레인 영역(800)에 전기적으로 연결되는 비트라인(870)을 형성한다.
상술한 바와 같이 본 발명에 따른 NAND형 플래쉬 EEPROM 소자에 의하면, 게이트 유도 장벽 저하에 의해 제2 선택 트랜지스터의 드레인 내압 특성이 열화되는 것을 방지하기 위하여 제2 선택 트랜지스터의 제2 게이트 절연막을 두껍게 형성하며, 프로그램 동작시 게이트에 Vcc 이상의 전압이 인가되는 제1 선택 트랜지스터의 제1 게이트 절연막은 상기 제2 게이트 절연막보다 얇게 형성하거나 셀 트랜지스터의 터널 산화막과 동일하게 형성한다.
또한, 제1 선택 트랜지스터의 제1 게이트와 상기 제1 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트 사이의 제1 이격 거리를 제2 선택 트랜지스터의 제2 게이트와 상기 제2 선택 트랜지스터에 가장 인접한 셀 트랜지스터의 게이트 사이의 제2 이격 거리보다 적게 하거나 셀 트랜지스터의 게이트들 사이의 제3 이격 거리와 동일하게 함으로써, 메모리 셀과 제1 선택 트랜지스터의 경계 부분에서의 미스얼라인 허용차에 의한 셀 어레이의 면적 증가를 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 반도체 기판의 상부에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와 상기 제1 게이트를 사이에 두고 상기 기판의 표면에 형성된 제1 소오스 및 드레인 영역으로 이루어진 제1 선택 트랜지스터;
    상기 기판의 상부에 제2 게이트 절연막을 개재하여 형성된 제2 게이트와 상기 제2 게이트를 사이에 두고 상기 기판의 표면에 형성된 제2 소오스 및 드레인 영역으로 이루어진 제2 선택 트랜지스터;
    상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트에 층간 절연막을 개재하여 형성된 컨트롤 게이트로 이루어진 다수의 메모리 셀 트랜지스터를 구비하며,
    상기 제1 게이트 절연막의 두께가 상기 제2 게이트 절연막의 두께보다 얇게 형성된 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제1 게이트 절연막의 두께는 상기 터널 산화막의 두께와 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터는 인핸스먼트형인 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 제1 게이트 절연막의 두께는 70∼100Å 정도이고, 상기 제2 게이트 절연막의 두께는 200∼300Å 정도인 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제1 선택 트랜지스터의 제1 드레인 영역에 연결된 비트라인, 및 상기 제2 선택 트랜지스터의 제2 소오스 영역에 연결된 공통 소오스 라인을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 반도체 기판의 상부에 제1 게이트 절연막을 개재하여 형성된 제1 게이트와 상기 제1 게이트를 사이에 두고 상기 기판의 표면에 형성된 제1 소오스 및 드레인 영역으로 이루어진 제1 선택 트랜지스터;
    상기 기판의 상부에 제2 게이트 절연막을 개재하여 형성된 제2 게이트와 상기 제2 게이트를 사이에 두고 상기 기판의 표면에 형성된 제2 소오스 및 드레인 영역으로 이루어진 제2 선택 트랜지스터;
    상기 제1 선택 트랜지스터와 제2 선택 트랜지스터의 사이에 직렬 연결되고, 상기 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트에 층간 절연막을 개재하여 형성된 컨트롤 게이트로 이루어진 다수의 메모리 셀 트랜지스터를 구비하며,
    상기 제1 게이트와 제1 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제1 이격 거리가 상기 제2 게이트와 제2 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제2 이격 거리보다 작은 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제6항에 있어서, 상기 제1 이격 거리가 상기 제2 이격 거리보다 0.1∼0.2μm 정도 작은 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제6항에 있어서, 상기 제1 이격 거리는 상기 메모리 셀 트랜지스터의 게이트들 사이의 제3 이격 거리와 동일한 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 제6항에 있어서, 상기 제1 선택 트랜지스터와 제2 선택 트랜지스터는 인핸스먼트형인 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제6항에 있어서, 상기 제1 선택 트랜지스터의 제1 드레인 영역에 연결된 비트라인, 및 상기 제2 선택 트랜지스터의 제2 소오스 영역에 연결된 공통 소오스 라인을 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 비트라인에 연결되는 제1 선택 트랜지스터와 공통 소오스 라인에 연결되는 제2 선택 트랜지스터 사이에 다수의 메모리 셀 트랜지스터들이 직렬 연결된 불휘발성 메모리 장치의 제조 방법에 있어서,
    반도체 기판의 상부에 상기 제2 선택 트랜지스터의 제2 게이트 절연막을 형성하는 단계;
    포토마스크를 이용한 사진 공정으로 상기 제2 선택 트랜지스터가 형성될 영역을 제외한 영역을 오픈시키는 단계;
    상기 오픈된 영역의 제2 게이트 절연막을 식각한 후, 상기 메모리 셀 트랜지스터 및 제1 선택 트랜지스터의 제1 게이트 절연막을 상기 제2 게이트 절연막의 두께보다 얇게 형성하는 단계;
    상기 포토마스크를 제거하고, 결과물의 전면에 제1 도전층, 층간 절연막 및 제2 도전층을 순차적으로 형성하는 단계; 및
    상기 제2 도전층, 층간 절연막 및 제1 도전층을 패터닝하여 상기 메모리 셀 트랜지스터와 제1 및 제2 선택 트랜지스터의 게이트를 형성하며, 상기 제1 선택 트랜지스터의 게이트와 제1 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제1 이격 거리가 상기 제2 선택 트랜지스터의 게이트와 제2 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터의 게이트 사이의 제2 이격 거리보다 작도록 배치하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제1 게이트 절연막의 두께는 70∼100Å 정도이고, 상기 제2 게이트 절연막의 두께는 200∼300Å 정도인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  13. 제11항에 있어서, 상기 제1 이격 거리는 상기 제2 이격 거리보다 0.1∼0.2μm 정도 작도록 배치하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  14. 제11항에 있어서, 상기 제1 이격 거리는 상기 메모리 셀 트랜지스터의 게이트들 사이의 제3 이격 거리와 동일하게 배치하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
KR1019970038102A 1997-08-09 1997-08-09 불휘발성 메모리 장치 및 그 제조 방법 KR19990015794A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970038102A KR19990015794A (ko) 1997-08-09 1997-08-09 불휘발성 메모리 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970038102A KR19990015794A (ko) 1997-08-09 1997-08-09 불휘발성 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR19990015794A true KR19990015794A (ko) 1999-03-05

Family

ID=65999987

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970038102A KR19990015794A (ko) 1997-08-09 1997-08-09 불휘발성 메모리 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR19990015794A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7283393B2 (en) 2005-07-12 2007-10-16 Samsung Electronics Co., Ltd. NAND flash memory device and method of fabricating the same
KR100880338B1 (ko) * 2006-12-04 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR101005147B1 (ko) * 2004-05-15 2011-01-04 주식회사 하이닉스반도체 낸드 플래시 메모리 구조

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005147B1 (ko) * 2004-05-15 2011-01-04 주식회사 하이닉스반도체 낸드 플래시 메모리 구조
US7283393B2 (en) 2005-07-12 2007-10-16 Samsung Electronics Co., Ltd. NAND flash memory device and method of fabricating the same
KR100880338B1 (ko) * 2006-12-04 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
US7781275B2 (en) 2006-12-04 2010-08-24 Hynix Semiconductor Inc. Method of manufacturing a flash memory device

Similar Documents

Publication Publication Date Title
US5943262A (en) Non-volatile memory device and method for operating and fabricating the same
JP3625661B2 (ja) 不揮発性メモリ装置及びその動作方法
KR100304710B1 (ko) 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자
US7122869B2 (en) Nonvolatile semiconductor memory device in which selection transistors and memory transistors have different impurity concentration distributions
JP4065310B2 (ja) セルフアラインソース工程を用いる不揮発性メモリ装置の製造方法
US5150179A (en) Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same
US6114724A (en) Nonvolatile semiconductor memory cell with select gate
KR100298546B1 (ko) 반도체집적회로장치및그제조방법
US20050162926A1 (en) Split-gate type nonvolatile memory devices and methods for fabricating the same
US20060076607A1 (en) Non-volatile memory and method of fabricating same
US5726470A (en) Nonvolatile semiconductor memory device and method of fabrication of the same
KR0161403B1 (ko) 반도체 메모리장치 및 그 제조방법
US5338956A (en) Electrically erasable and programmable read only memory having a thin film transferring transistor over a floating gate memory transistor
KR100275735B1 (ko) 노아형 플래쉬 메모리장치의 제조방법
KR19980055726A (ko) 플래쉬 메모리 소자 및 이를 이용한 프로그램, 소거 및 독출방법
KR19990015794A (ko) 불휘발성 메모리 장치 및 그 제조 방법
JP2002231832A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100475092B1 (ko) 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법
KR19990031224A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR100247225B1 (ko) 불휘발성 메모리 장치의 제조 방법
KR19990012155A (ko) 불휘발성 메모리 장치 및 그 제조방법
KR100247226B1 (ko) 불휘발성 메모리 장치 및 그 제조방법
JPH118367A (ja) 不揮発性半導体記憶装置及びその製造方法
KR19990030937A (ko) 불휘발성 메모리 장치 및 그 제조 방법
KR960026771A (ko) 비휘발성 메모리 소자 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid